JP2003124322A - 容量性溶着スイッチ - Google Patents
容量性溶着スイッチInfo
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- JP2003124322A JP2003124322A JP2002193281A JP2002193281A JP2003124322A JP 2003124322 A JP2003124322 A JP 2003124322A JP 2002193281 A JP2002193281 A JP 2002193281A JP 2002193281 A JP2002193281 A JP 2002193281A JP 2003124322 A JP2003124322 A JP 2003124322A
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Abstract
(57)【要約】
【課題】 短絡を容易に行うことができ、半導体集積回
路装置に用いることにより、Ｖcc−ＧＮＤ間に流れる貫
通電流をなくし、消費電流を少なくすることができる容
量性溶着スイッチを得ることを目的とする。 【解決手段】 半導体基板上に形成された第１の導電パ
ターン１０ａ及び第２の導電パターン１０ｂと、第１及
び第２の導電パターン間に配置された誘電体膜１１とを
有する容量性溶着スイッチにおいて、第１の導電パター
ンにレーザビームが照射された場合、第１の導電パター
ンと第２の導電パターンとの間が導通状態になるように
している。
路装置に用いることにより、Ｖcc−ＧＮＤ間に流れる貫
通電流をなくし、消費電流を少なくすることができる容
量性溶着スイッチを得ることを目的とする。 【解決手段】 半導体基板上に形成された第１の導電パ
ターン１０ａ及び第２の導電パターン１０ｂと、第１及
び第２の導電パターン間に配置された誘電体膜１１とを
有する容量性溶着スイッチにおいて、第１の導電パター
ンにレーザビームが照射された場合、第１の導電パター
ンと第２の導電パターンとの間が導通状態になるように
している。
Description
【０００１】
【産業上の利用分野】本発明は、容量性溶着スイッチに
関し、特に、冗長性を与えて高い耐欠陥性を持つように
した半導体メモリ装置に用いられるものに関する。
関し、特に、冗長性を与えて高い耐欠陥性を持つように
した半導体メモリ装置に用いられるものに関する。
【０００２】
【従来の技術】近年、半導体メモリ装置の大容量化が急
速に進み、数メガビットもの大きな容量の半導体メモリ
装置が製品化されている。このように半導体メモリ装置
が大容量化されると、その中の一部に欠陥があった場合
に、そのチップを不良品とすると、生産性が非常に悪化
する。そこで、このような場合の救済手段として、欠陥
部分が選択されたときに、代替用のメモリ、つまり冗長
メモリセルが選択されるようにし、半導体メモリ装置に
冗長性を与えて、生産性の向上を計ることが行なわれて
いる。
速に進み、数メガビットもの大きな容量の半導体メモリ
装置が製品化されている。このように半導体メモリ装置
が大容量化されると、その中の一部に欠陥があった場合
に、そのチップを不良品とすると、生産性が非常に悪化
する。そこで、このような場合の救済手段として、欠陥
部分が選択されたときに、代替用のメモリ、つまり冗長
メモリセルが選択されるようにし、半導体メモリ装置に
冗長性を与えて、生産性の向上を計ることが行なわれて
いる。
【０００３】次に、半導体メモリ装置に冗長性を与える
冗長構成について説明する。図３は冗長構成の概略を示
すブロック図である。図３において、１ａ，１ｂ，１
ｃ，１ｄは冗長選択回路、２ａ，２ｂ，２ｃ，２ｄはメ
モリセルアレーで、１〜５１２は行（以下ワードライン
という。）を示している。ＳＸ１，ＳＸ２は冗長メモリ
セルアレーの行（以下ダミーワードラインという。）を
示している。３ａ，３ｂ，３ｃ，３ｄは冗長デコーダ、
４ａ，４ｂ，４ｃ，４ｄはデコーダである。図４〜図７
はブロック図の内部回路を示す回路図で、図４は冗長デ
コーダ選択回路を示す回路図、図５は冗長デコーダ回路
（１）を示す回路図、図６は冗長デコーダ回路（２）を
示す回路図、図７はデコーダ回路を示す回路図である。
なお、ブロック図において、１ａ，１ｂ，１ｃ，１ｄ及
び３ａ，３ｂ，３ｃ，３ｄは、それぞれ冗長デコーダ選
択回路、冗長デコーダ回路（１），（２）を簡略化して
示している。３ａ，３ｂ，３ｃ，３ｄに関しては、ブロ
ック選択信号Ｂを入力すると言うことで、別に表記して
いる。同様にして、４ａ，４ｂ，４ｃ，４ｄをデコーダ
回路として、簡略化して示してある。
冗長構成について説明する。図３は冗長構成の概略を示
すブロック図である。図３において、１ａ，１ｂ，１
ｃ，１ｄは冗長選択回路、２ａ，２ｂ，２ｃ，２ｄはメ
モリセルアレーで、１〜５１２は行（以下ワードライン
という。）を示している。ＳＸ１，ＳＸ２は冗長メモリ
セルアレーの行（以下ダミーワードラインという。）を
示している。３ａ，３ｂ，３ｃ，３ｄは冗長デコーダ、
４ａ，４ｂ，４ｃ，４ｄはデコーダである。図４〜図７
はブロック図の内部回路を示す回路図で、図４は冗長デ
コーダ選択回路を示す回路図、図５は冗長デコーダ回路
（１）を示す回路図、図６は冗長デコーダ回路（２）を
示す回路図、図７はデコーダ回路を示す回路図である。
なお、ブロック図において、１ａ，１ｂ，１ｃ，１ｄ及
び３ａ，３ｂ，３ｃ，３ｄは、それぞれ冗長デコーダ選
択回路、冗長デコーダ回路（１），（２）を簡略化して
示している。３ａ，３ｂ，３ｃ，３ｄに関しては、ブロ
ック選択信号Ｂを入力すると言うことで、別に表記して
いる。同様にして、４ａ，４ｂ，４ｃ，４ｄをデコーダ
回路として、簡略化して示してある。
【０００４】以下、図４〜図７を用いて説明する。冗長
デコーダ選択回路は、冗長を使用しない冗長非選択時、
つまり溶断スイッチ素子である冗長フューズ素子（以
下、単にフューズ素子と記す）Ｆを切断していない時に
出力信号Ｒｘとしてハイレベル（以下、Ｈという）の信
号を出力し、また、冗長を使用する冗長選択時、つまり
フューズ素子Ｆを切断した時に出力信号Ｒｘとしてロウ
レベル（以下、Ｌという）の信号を出力する。なお、フ
ューズ素子の切断は例えばレーザビームの照射によって
行なう。冗長デコーダ回路（１）は欠陥のある番地の記
憶回路である。冗長非選択時には、冗長デコーダ選択回
路の出力信号ＲｘがＨとなるので、アドレスの信号Ａに
Ｈ，Ｌどちらかが入力されていても出力信号ＲｍにはＨ
を出力する。冗長選択時には冗長デコーダ選択回路の出
力信号ＲｘがＬとなり、アドレスの信号Ａで指定されて
いる番地が選択されて出力信号ＲｍにＬを出力する。冗
長デコーダ回路（２）は、冗長非選択時は冗長デコーダ
選択回路の出力信号ＲｘがＨである為、冗長デコーダ回
路（１）の出力ＲｍもＨとなるので、冗長デコーダ３ａ
〜３ｄの出力はＬとなる。従って、冗長メモリセルアレ
ーのダミーワードラインは選択されない。冗長選択時は
冗長デコーダ選択回路の出力信号ＲｘがＬとなり、ま
た、冗長デコーダ回路（１）の出力信号ＲｍにＬが出力
されるので、３ａ〜３ｄのうち選択された冗長デコーダ
の出力はＨとなり冗長メモリセルアレーのダミーワード
ラインが選択される。通常のデコーダ回路は、アドレス
信号Ａとコントロール信号Ｄで選択された場所とブロッ
ク選択信号Ｂで選択された場所の一致によりメモリセル
アレーのワードラインを決定している。
デコーダ選択回路は、冗長を使用しない冗長非選択時、
つまり溶断スイッチ素子である冗長フューズ素子（以
下、単にフューズ素子と記す）Ｆを切断していない時に
出力信号Ｒｘとしてハイレベル（以下、Ｈという）の信
号を出力し、また、冗長を使用する冗長選択時、つまり
フューズ素子Ｆを切断した時に出力信号Ｒｘとしてロウ
レベル（以下、Ｌという）の信号を出力する。なお、フ
ューズ素子の切断は例えばレーザビームの照射によって
行なう。冗長デコーダ回路（１）は欠陥のある番地の記
憶回路である。冗長非選択時には、冗長デコーダ選択回
路の出力信号ＲｘがＨとなるので、アドレスの信号Ａに
Ｈ，Ｌどちらかが入力されていても出力信号ＲｍにはＨ
を出力する。冗長選択時には冗長デコーダ選択回路の出
力信号ＲｘがＬとなり、アドレスの信号Ａで指定されて
いる番地が選択されて出力信号ＲｍにＬを出力する。冗
長デコーダ回路（２）は、冗長非選択時は冗長デコーダ
選択回路の出力信号ＲｘがＨである為、冗長デコーダ回
路（１）の出力ＲｍもＨとなるので、冗長デコーダ３ａ
〜３ｄの出力はＬとなる。従って、冗長メモリセルアレ
ーのダミーワードラインは選択されない。冗長選択時は
冗長デコーダ選択回路の出力信号ＲｘがＬとなり、ま
た、冗長デコーダ回路（１）の出力信号ＲｍにＬが出力
されるので、３ａ〜３ｄのうち選択された冗長デコーダ
の出力はＨとなり冗長メモリセルアレーのダミーワード
ラインが選択される。通常のデコーダ回路は、アドレス
信号Ａとコントロール信号Ｄで選択された場所とブロッ
ク選択信号Ｂで選択された場所の一致によりメモリセル
アレーのワードラインを決定している。
【０００５】
【発明が解決しようとする課題】上記のような従来の半
導体集積回路装置では、半導体メモリ装置がアクティブ
の時、つまりチップセレクト信号ＣＳがＬの時で、冗長
非選択時に、冗長デコーダ選択回路１ａ，１ｂ，１ｃ，
１ｄそれぞれのフューズ素子Ｆを通して電源Ｖccと接地
ＧＮＤとの間に貫通電流が流れる。即ち、スイッチング
素子Ｑ1 とフューズ素子Ｆとが直列に接続されたフュー
ズ回路に貫通電流が流れる。それにともなって消費電流
がふえ、特に大容量化したＲＡＭ等においてはフューズ
素子Ｆの数も多大化し、平均動作時電源電流も大きくな
ってきている為、貫通電流が無視できなくなってきてい
るという問題があった。
導体集積回路装置では、半導体メモリ装置がアクティブ
の時、つまりチップセレクト信号ＣＳがＬの時で、冗長
非選択時に、冗長デコーダ選択回路１ａ，１ｂ，１ｃ，
１ｄそれぞれのフューズ素子Ｆを通して電源Ｖccと接地
ＧＮＤとの間に貫通電流が流れる。即ち、スイッチング
素子Ｑ1 とフューズ素子Ｆとが直列に接続されたフュー
ズ回路に貫通電流が流れる。それにともなって消費電流
がふえ、特に大容量化したＲＡＭ等においてはフューズ
素子Ｆの数も多大化し、平均動作時電源電流も大きくな
ってきている為、貫通電流が無視できなくなってきてい
るという問題があった。
【０００６】本発明は、かかる問題点を解決するために
なされたもので、短絡を容易に行うことができ、半導体
集積回路装置に用いることにより、Ｖcc−ＧＮＤ間に流
れる貫通電流をなくし、消費電流を少なくすることがで
きる容量性溶着スイッチを得ることを目的とする。
なされたもので、短絡を容易に行うことができ、半導体
集積回路装置に用いることにより、Ｖcc−ＧＮＤ間に流
れる貫通電流をなくし、消費電流を少なくすることがで
きる容量性溶着スイッチを得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る容量性溶着
スイッチは、半導体基板上に形成された第１の導電パタ
ーン及び第２の導電パターンと、前記第１及び第２の導
電パターン間に配置された誘電体膜とを有する容量性溶
着スイッチにおいて、前記第１の導電パターンにレーザ
ビームが照射された場合、前記第１の導電パターンと前
記第２の導電パターンとの間が導通状態になるものであ
る。
スイッチは、半導体基板上に形成された第１の導電パタ
ーン及び第２の導電パターンと、前記第１及び第２の導
電パターン間に配置された誘電体膜とを有する容量性溶
着スイッチにおいて、前記第１の導電パターンにレーザ
ビームが照射された場合、前記第１の導電パターンと前
記第２の導電パターンとの間が導通状態になるものであ
る。
【０００８】
【作用】本発明においては、半導体基板上に形成された
第１の導電パターンにレーザビームが照射されることに
より、第１の導電パターンと第２の導電パターンとの間
が導通状態になる。
第１の導電パターンにレーザビームが照射されることに
より、第１の導電パターンと第２の導電パターンとの間
が導通状態になる。
【０００９】
【実施例】図１は本発明の一実施例における冗長デコー
ダ選択回路を示す回路図である。ＣＦは通常はコンデン
サとして作用し、二つの電極の一方にレーザビームを照
射して二つの電極間に物理的損傷を与えて短絡させるこ
とにより導通が得られるスイッチ素子である。この明細
書ではこの素子ＣＦを容量性溶着スイッチ素子と称する
ことにする。図２は容量性溶着スイッチ素子（以下、ス
イッチ素子と略記する）ＣＦを説明する説明図で、
（ａ）は平面図、（ｂ）は側面図である。スイッチ素子
ＣＦは、図２に示すように所定の配線材、例えばアルミ
ニウムやポリシリコン１０ａ，１０ｂによりチップ上に
形成する。１１は層間膜である。矢印１２はレーザビー
ムの照射方向及び位置を示している。なお、冗長構成は
図３のブロック図に示す構成と同じである。また、冗長
デコーダ回路（１）、冗長デコーダ回路（２）及びデコ
ーダ回路の回路構成は図５、図６及び図７に示す回路図
と同じである。
ダ選択回路を示す回路図である。ＣＦは通常はコンデン
サとして作用し、二つの電極の一方にレーザビームを照
射して二つの電極間に物理的損傷を与えて短絡させるこ
とにより導通が得られるスイッチ素子である。この明細
書ではこの素子ＣＦを容量性溶着スイッチ素子と称する
ことにする。図２は容量性溶着スイッチ素子（以下、ス
イッチ素子と略記する）ＣＦを説明する説明図で、
（ａ）は平面図、（ｂ）は側面図である。スイッチ素子
ＣＦは、図２に示すように所定の配線材、例えばアルミ
ニウムやポリシリコン１０ａ，１０ｂによりチップ上に
形成する。１１は層間膜である。矢印１２はレーザビー
ムの照射方向及び位置を示している。なお、冗長構成は
図３のブロック図に示す構成と同じである。また、冗長
デコーダ回路（１）、冗長デコーダ回路（２）及びデコ
ーダ回路の回路構成は図５、図６及び図７に示す回路図
と同じである。
【００１０】次に、動作を説明する。冗長デコーダ選択
回路は、冗長非選択時、つまり溶断スイッチ素子である
フューズ素子Ｆを切断していない時に、出力信号Ｒｘと
してＨの信号を出力する。また、冗長選択時は、フュー
ズ素子Ｆを切断すると共にスイッチ素子ＣＦを短絡させ
ると出力信号ＲｘとしてＬの信号が出力される。冗長デ
コーダ回路（１）、冗長デコーダ回路（２）及びデコー
ダ回路の動作は前述の従来例と同じである。
回路は、冗長非選択時、つまり溶断スイッチ素子である
フューズ素子Ｆを切断していない時に、出力信号Ｒｘと
してＨの信号を出力する。また、冗長選択時は、フュー
ズ素子Ｆを切断すると共にスイッチ素子ＣＦを短絡させ
ると出力信号ＲｘとしてＬの信号が出力される。冗長デ
コーダ回路（１）、冗長デコーダ回路（２）及びデコー
ダ回路の動作は前述の従来例と同じである。
【００１１】上記実施例は、フューズ素子Ｆとスイッチ
素子ＣＦとが直列に接続されたフューズ回路を電源と接
地との間に設け、冗長選択時はフューズ素子Ｆを溶断す
ると共にスイッチ素子ＣＦを短絡するようにしたから、
冗長非選択時はスイッチ素子がコンデンサとして作用
し、電源Ｖcc−接地ＧＮＤ間に貫通電流が流れない。従
って、消費電流が従来例のものより少なくなる。
素子ＣＦとが直列に接続されたフューズ回路を電源と接
地との間に設け、冗長選択時はフューズ素子Ｆを溶断す
ると共にスイッチ素子ＣＦを短絡するようにしたから、
冗長非選択時はスイッチ素子がコンデンサとして作用
し、電源Ｖcc−接地ＧＮＤ間に貫通電流が流れない。従
って、消費電流が従来例のものより少なくなる。
【００１２】また、上記実施例の冗長デコーダ選択回
路、つまり図１のものと図４に示す従来例とを比べる
と、トランジスタＱ1 がスイッチ素子ＣＦと置き換えら
れている。また、図４に示すトランジスタＱ2 はノード
Ｅのデータを保持しておくために必要なものであるが、
図１ではスイッチ素子ＣＦによってノードＥがコントロ
ールできる。従って、トランジスタＱ2 は不要となる。
また、上記実施例ではチップセレクト信号ＣＳが不要で
あるから回路構成が簡単になる。
路、つまり図１のものと図４に示す従来例とを比べる
と、トランジスタＱ1 がスイッチ素子ＣＦと置き換えら
れている。また、図４に示すトランジスタＱ2 はノード
Ｅのデータを保持しておくために必要なものであるが、
図１ではスイッチ素子ＣＦによってノードＥがコントロ
ールできる。従って、トランジスタＱ2 は不要となる。
また、上記実施例ではチップセレクト信号ＣＳが不要で
あるから回路構成が簡単になる。
【００１３】
【発明の効果】本発明は以上説明したとおり、半導体基
板上に形成された第１の導電パターンにレーザビームが
照射されることにより、第１の導電パターンと第２の導
電パターンとの間が導通状態になるようにしたので、容
量性溶着スイッチの短絡を容易に行うことができる。ま
た、半導体集積回路装置におけるフューズ回路のフュー
ズ素子に容量性溶着スイッチを直列に接続し、そのフュ
ーズ回路を電源と接地との間に設けることにより、冗長
非選択時は容量性溶着スイッチがコンデンサとして作用
し、電源と接地との間に貫通電流が流れないため、半導
体メモリの容量が大きくなっても、その消費電流を少な
くできる。
板上に形成された第１の導電パターンにレーザビームが
照射されることにより、第１の導電パターンと第２の導
電パターンとの間が導通状態になるようにしたので、容
量性溶着スイッチの短絡を容易に行うことができる。ま
た、半導体集積回路装置におけるフューズ回路のフュー
ズ素子に容量性溶着スイッチを直列に接続し、そのフュ
ーズ回路を電源と接地との間に設けることにより、冗長
非選択時は容量性溶着スイッチがコンデンサとして作用
し、電源と接地との間に貫通電流が流れないため、半導
体メモリの容量が大きくなっても、その消費電流を少な
くできる。
【図１】本発明の一実施例の冗長デコーダ選択回路の回
路図である。
路図である。
【図２】容量性溶着スイッチ素子の説明図である。
【図３】冗長構成の概略を示すブロック図である。
【図４】従来の冗長デコーダ選択回路を示す回路図であ
る。
る。
【図５】冗長デコーダ回路（１）を示す回路図である。
【図６】冗長デコーダ回路（２）を示す回路図である。
【図７】デコーダ回路を示す回路図である。
ＣＦ 容量性溶着スイッチ素子
Ｆ フューズ素子
フロントページの続き
Ｆターム(参考） 5F064 CC23 FF02 FF27 FF30 FF32
FF36 FF42
5F083 AD00 BS00 CR12 CR17 GA05
JA32 JA36 LA05 ZA10
5L106 AA08 CC04 CC12 CC13 GG05
Claims (4)
- 【請求項１】 半導体基板上に形成された第１の導電パ
ターン及び第２の導電パターンと、前記第１及び第２の
導電パターン間に配置された誘電体膜とを有する容量性
溶着スイッチにおいて、 前記第１の導電パターンにレーザビームが照射された場
合、前記第１の導電パターンと前記第２の導電パターン
との間が導通状態になることを特徴とする容量性溶着ス
イッチ。 - 【請求項２】 前記第１の導電パターン及び第２の導電
パターンはアルミニウム又はポリシリコンにより形成さ
れていることを特徴とする請求項１記載の容量性溶着ス
イッチ。 - 【請求項３】 前記第１の導電パターンの前記レーザビ
ームが照射される部分は、前記第１の導電パターンの他
の部分に比べ幅広に形成されていることを特徴とする請
求項１又は２記載の容量性溶着スイッチ。 - 【請求項４】 前記第１の導電パターンの前記レーザビ
ームが照射される部分に対向する前記第２の導電パター
ンの部分は、前記第２の導電パターンの他の部分に比べ
幅広に形成されていることを特徴とする請求項３記載の
容量性溶着スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193281A JP2003124322A (ja) | 2002-07-02 | 2002-07-02 | 容量性溶着スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193281A JP2003124322A (ja) | 2002-07-02 | 2002-07-02 | 容量性溶着スイッチ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31383193A Division JP3350828B2 (ja) | 1993-12-14 | 1993-12-14 | 容量性溶着スイッチ及びそれを用いた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003124322A true JP2003124322A (ja) | 2003-04-25 |
Family
ID=19195557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002193281A Pending JP2003124322A (ja) | 2002-07-02 | 2002-07-02 | 容量性溶着スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003124322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004507A (ja) * | 2004-06-16 | 2006-01-05 | Ricoh Co Ltd | リペア信号発生回路 |
-
2002
- 2002-07-02 JP JP2002193281A patent/JP2003124322A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004507A (ja) * | 2004-06-16 | 2006-01-05 | Ricoh Co Ltd | リペア信号発生回路 |
| JP4510531B2 (ja) * | 2004-06-16 | 2010-07-28 | 株式会社リコー | リペア信号発生回路 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061121 |