JP2003124322A - 容量性溶着スイッチ - Google Patents

容量性溶着スイッチ

Info

Publication number
JP2003124322A
JP2003124322A JP2002193281A JP2002193281A JP2003124322A JP 2003124322 A JP2003124322 A JP 2003124322A JP 2002193281 A JP2002193281 A JP 2002193281A JP 2002193281 A JP2002193281 A JP 2002193281A JP 2003124322 A JP2003124322 A JP 2003124322A
Authority
JP
Japan
Prior art keywords
conductive pattern
circuit
capacitive
redundancy
redundant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002193281A
Other languages
English (en)
Inventor
Hiroyuki Hashiguchi
博幸 橋口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Oki Micro Design Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Oki Micro Design Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Oki Micro Design Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2002193281A priority Critical patent/JP2003124322A/ja
Publication of JP2003124322A publication Critical patent/JP2003124322A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 短絡を容易に行うことができ、半導体集積回
路装置に用いることにより、Vcc−GND間に流れる貫
通電流をなくし、消費電流を少なくすることができる容
量性溶着スイッチを得ることを目的とする。 【解決手段】 半導体基板上に形成された第1の導電パ
ターン10a及び第2の導電パターン10bと、第1及
び第2の導電パターン間に配置された誘電体膜11とを
有する容量性溶着スイッチにおいて、第1の導電パター
ンにレーザビームが照射された場合、第1の導電パター
ンと第2の導電パターンとの間が導通状態になるように
している。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、容量性溶着スイッチに
関し、特に、冗長性を与えて高い耐欠陥性を持つように
した半導体メモリ装置に用いられるものに関する。
【0002】
【従来の技術】近年、半導体メモリ装置の大容量化が急
速に進み、数メガビットもの大きな容量の半導体メモリ
装置が製品化されている。このように半導体メモリ装置
が大容量化されると、その中の一部に欠陥があった場合
に、そのチップを不良品とすると、生産性が非常に悪化
する。そこで、このような場合の救済手段として、欠陥
部分が選択されたときに、代替用のメモリ、つまり冗長
メモリセルが選択されるようにし、半導体メモリ装置に
冗長性を与えて、生産性の向上を計ることが行なわれて
いる。
【0003】次に、半導体メモリ装置に冗長性を与える
冗長構成について説明する。図3は冗長構成の概略を示
すブロック図である。図3において、1a,1b,1
c,1dは冗長選択回路、2a,2b,2c,2dはメ
モリセルアレーで、1〜512は行(以下ワードライン
という。)を示している。SX1,SX2は冗長メモリ
セルアレーの行(以下ダミーワードラインという。)を
示している。3a,3b,3c,3dは冗長デコーダ、
4a,4b,4c,4dはデコーダである。図4〜図7
はブロック図の内部回路を示す回路図で、図4は冗長デ
コーダ選択回路を示す回路図、図5は冗長デコーダ回路
(1)を示す回路図、図6は冗長デコーダ回路(2)を
示す回路図、図7はデコーダ回路を示す回路図である。
なお、ブロック図において、1a,1b,1c,1d及
び3a,3b,3c,3dは、それぞれ冗長デコーダ選
択回路、冗長デコーダ回路(1),(2)を簡略化して
示している。3a,3b,3c,3dに関しては、ブロ
ック選択信号Bを入力すると言うことで、別に表記して
いる。同様にして、4a,4b,4c,4dをデコーダ
回路として、簡略化して示してある。
【0004】以下、図4〜図7を用いて説明する。冗長
デコーダ選択回路は、冗長を使用しない冗長非選択時、
つまり溶断スイッチ素子である冗長フューズ素子(以
下、単にフューズ素子と記す)Fを切断していない時に
出力信号Rxとしてハイレベル(以下、Hという)の信
号を出力し、また、冗長を使用する冗長選択時、つまり
フューズ素子Fを切断した時に出力信号Rxとしてロウ
レベル(以下、Lという)の信号を出力する。なお、フ
ューズ素子の切断は例えばレーザビームの照射によって
行なう。冗長デコーダ回路(1)は欠陥のある番地の記
憶回路である。冗長非選択時には、冗長デコーダ選択回
路の出力信号RxがHとなるので、アドレスの信号Aに
H,Lどちらかが入力されていても出力信号RmにはH
を出力する。冗長選択時には冗長デコーダ選択回路の出
力信号RxがLとなり、アドレスの信号Aで指定されて
いる番地が選択されて出力信号RmにLを出力する。冗
長デコーダ回路(2)は、冗長非選択時は冗長デコーダ
選択回路の出力信号RxがHである為、冗長デコーダ回
路(1)の出力RmもHとなるので、冗長デコーダ3a
〜3dの出力はLとなる。従って、冗長メモリセルアレ
ーのダミーワードラインは選択されない。冗長選択時は
冗長デコーダ選択回路の出力信号RxがLとなり、ま
た、冗長デコーダ回路(1)の出力信号RmにLが出力
されるので、3a〜3dのうち選択された冗長デコーダ
の出力はHとなり冗長メモリセルアレーのダミーワード
ラインが選択される。通常のデコーダ回路は、アドレス
信号Aとコントロール信号Dで選択された場所とブロッ
ク選択信号Bで選択された場所の一致によりメモリセル
アレーのワードラインを決定している。
【0005】
【発明が解決しようとする課題】上記のような従来の半
導体集積回路装置では、半導体メモリ装置がアクティブ
の時、つまりチップセレクト信号CSがLの時で、冗長
非選択時に、冗長デコーダ選択回路1a,1b,1c,
1dそれぞれのフューズ素子Fを通して電源Vccと接地
GNDとの間に貫通電流が流れる。即ち、スイッチング
素子Q1 とフューズ素子Fとが直列に接続されたフュー
ズ回路に貫通電流が流れる。それにともなって消費電流
がふえ、特に大容量化したRAM等においてはフューズ
素子Fの数も多大化し、平均動作時電源電流も大きくな
ってきている為、貫通電流が無視できなくなってきてい
るという問題があった。
【0006】本発明は、かかる問題点を解決するために
なされたもので、短絡を容易に行うことができ、半導体
集積回路装置に用いることにより、Vcc−GND間に流
れる貫通電流をなくし、消費電流を少なくすることがで
きる容量性溶着スイッチを得ることを目的とする。
【0007】
【課題を解決するための手段】本発明に係る容量性溶着
スイッチは、半導体基板上に形成された第1の導電パタ
ーン及び第2の導電パターンと、前記第1及び第2の導
電パターン間に配置された誘電体膜とを有する容量性溶
着スイッチにおいて、前記第1の導電パターンにレーザ
ビームが照射された場合、前記第1の導電パターンと前
記第2の導電パターンとの間が導通状態になるものであ
る。
【0008】
【作用】本発明においては、半導体基板上に形成された
第1の導電パターンにレーザビームが照射されることに
より、第1の導電パターンと第2の導電パターンとの間
が導通状態になる。
【0009】
【実施例】図1は本発明の一実施例における冗長デコー
ダ選択回路を示す回路図である。CFは通常はコンデン
サとして作用し、二つの電極の一方にレーザビームを照
射して二つの電極間に物理的損傷を与えて短絡させるこ
とにより導通が得られるスイッチ素子である。この明細
書ではこの素子CFを容量性溶着スイッチ素子と称する
ことにする。図2は容量性溶着スイッチ素子(以下、ス
イッチ素子と略記する)CFを説明する説明図で、
(a)は平面図、(b)は側面図である。スイッチ素子
CFは、図2に示すように所定の配線材、例えばアルミ
ニウムやポリシリコン10a,10bによりチップ上に
形成する。11は層間膜である。矢印12はレーザビー
ムの照射方向及び位置を示している。なお、冗長構成は
図3のブロック図に示す構成と同じである。また、冗長
デコーダ回路(1)、冗長デコーダ回路(2)及びデコ
ーダ回路の回路構成は図5、図6及び図7に示す回路図
と同じである。
【0010】次に、動作を説明する。冗長デコーダ選択
回路は、冗長非選択時、つまり溶断スイッチ素子である
フューズ素子Fを切断していない時に、出力信号Rxと
してHの信号を出力する。また、冗長選択時は、フュー
ズ素子Fを切断すると共にスイッチ素子CFを短絡させ
ると出力信号RxとしてLの信号が出力される。冗長デ
コーダ回路(1)、冗長デコーダ回路(2)及びデコー
ダ回路の動作は前述の従来例と同じである。
【0011】上記実施例は、フューズ素子Fとスイッチ
素子CFとが直列に接続されたフューズ回路を電源と接
地との間に設け、冗長選択時はフューズ素子Fを溶断す
ると共にスイッチ素子CFを短絡するようにしたから、
冗長非選択時はスイッチ素子がコンデンサとして作用
し、電源Vcc−接地GND間に貫通電流が流れない。従
って、消費電流が従来例のものより少なくなる。
【0012】また、上記実施例の冗長デコーダ選択回
路、つまり図1のものと図4に示す従来例とを比べる
と、トランジスタQ1 がスイッチ素子CFと置き換えら
れている。また、図4に示すトランジスタQ2 はノード
Eのデータを保持しておくために必要なものであるが、
図1ではスイッチ素子CFによってノードEがコントロ
ールできる。従って、トランジスタQ2 は不要となる。
また、上記実施例ではチップセレクト信号CSが不要で
あるから回路構成が簡単になる。
【0013】
【発明の効果】本発明は以上説明したとおり、半導体基
板上に形成された第1の導電パターンにレーザビームが
照射されることにより、第1の導電パターンと第2の導
電パターンとの間が導通状態になるようにしたので、容
量性溶着スイッチの短絡を容易に行うことができる。ま
た、半導体集積回路装置におけるフューズ回路のフュー
ズ素子に容量性溶着スイッチを直列に接続し、そのフュ
ーズ回路を電源と接地との間に設けることにより、冗長
非選択時は容量性溶着スイッチがコンデンサとして作用
し、電源と接地との間に貫通電流が流れないため、半導
体メモリの容量が大きくなっても、その消費電流を少な
くできる。
【図面の簡単な説明】
【図1】本発明の一実施例の冗長デコーダ選択回路の回
路図である。
【図2】容量性溶着スイッチ素子の説明図である。
【図3】冗長構成の概略を示すブロック図である。
【図4】従来の冗長デコーダ選択回路を示す回路図であ
る。
【図5】冗長デコーダ回路(1)を示す回路図である。
【図6】冗長デコーダ回路(2)を示す回路図である。
【図7】デコーダ回路を示す回路図である。
【符号の説明】
CF 容量性溶着スイッチ素子 F フューズ素子
フロントページの続き Fターム(参考) 5F064 CC23 FF02 FF27 FF30 FF32 FF36 FF42 5F083 AD00 BS00 CR12 CR17 GA05 JA32 JA36 LA05 ZA10 5L106 AA08 CC04 CC12 CC13 GG05

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成された第1の導電パ
    ターン及び第2の導電パターンと、前記第1及び第2の
    導電パターン間に配置された誘電体膜とを有する容量性
    溶着スイッチにおいて、 前記第1の導電パターンにレーザビームが照射された場
    合、前記第1の導電パターンと前記第2の導電パターン
    との間が導通状態になることを特徴とする容量性溶着ス
    イッチ。
  2. 【請求項2】 前記第1の導電パターン及び第2の導電
    パターンはアルミニウム又はポリシリコンにより形成さ
    れていることを特徴とする請求項1記載の容量性溶着ス
    イッチ。
  3. 【請求項3】 前記第1の導電パターンの前記レーザビ
    ームが照射される部分は、前記第1の導電パターンの他
    の部分に比べ幅広に形成されていることを特徴とする請
    求項1又は2記載の容量性溶着スイッチ。
  4. 【請求項4】 前記第1の導電パターンの前記レーザビ
    ームが照射される部分に対向する前記第2の導電パター
    ンの部分は、前記第2の導電パターンの他の部分に比べ
    幅広に形成されていることを特徴とする請求項3記載の
    容量性溶着スイッチ。
JP2002193281A 2002-07-02 2002-07-02 容量性溶着スイッチ Pending JP2003124322A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002193281A JP2003124322A (ja) 2002-07-02 2002-07-02 容量性溶着スイッチ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002193281A JP2003124322A (ja) 2002-07-02 2002-07-02 容量性溶着スイッチ

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP31383193A Division JP3350828B2 (ja) 1993-12-14 1993-12-14 容量性溶着スイッチ及びそれを用いた半導体集積回路装置

Publications (1)

Publication Number Publication Date
JP2003124322A true JP2003124322A (ja) 2003-04-25

Family

ID=19195557

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002193281A Pending JP2003124322A (ja) 2002-07-02 2002-07-02 容量性溶着スイッチ

Country Status (1)

Country Link
JP (1) JP2003124322A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006004507A (ja) * 2004-06-16 2006-01-05 Ricoh Co Ltd リペア信号発生回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006004507A (ja) * 2004-06-16 2006-01-05 Ricoh Co Ltd リペア信号発生回路
JP4510531B2 (ja) * 2004-06-16 2010-07-28 株式会社リコー リペア信号発生回路

Similar Documents

Publication Publication Date Title
KR100462509B1 (ko) 상전이에 의한 저항치의 변화로 프로그램되는프로그래머블 소자
US6842361B2 (en) Memory cell, memory circuit block, data writing method and data reading method
US20150206595A1 (en) Antifuse array architecture
JPH10275898A (ja) 半導体集積回路装置
US4590388A (en) CMOS spare decoder circuit
US6891743B2 (en) Semiconductor memory device having a capacitive plate to reduce soft errors
US8492798B1 (en) Electrical fuse with sacrificial contact
JP2000150821A (ja) 半導体記憶装置
US20100164604A1 (en) Fuse circuit and layout designing method thereof
US6366503B2 (en) Semiconductor storage device
JP2003124322A (ja) 容量性溶着スイッチ
JP2003196992A (ja) ダイオードが減結合されたセンシング方法および装置
JP6962327B2 (ja) 半導体装置およびそのプログラミング方法
US7683456B2 (en) Semiconductor devices, capacitor antifuses, dynamic random access memories, and cell plate bias connection methods
JP3350828B2 (ja) 容量性溶着スイッチ及びそれを用いた半導体集積回路装置
JP5636794B2 (ja) 半導体装置及びその駆動方法
JP2005093579A (ja) 半導体装置
JP3691749B2 (ja) 半導体メモリ装置
US8217710B2 (en) Fuse for use in high-integrated semiconductor device
JP2006073947A (ja) ヒューズ構造
TW571313B (en) Unit-architecture with implemented limited bank-column-select repairability
JP4376161B2 (ja) 冗長救済回路
JPS63292500A (ja) 半導体記憶装置
US20230377666A1 (en) Mim efuse memory devices and fabrication method thereof
US7805687B2 (en) One-time programmable (OTP) memory cell

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060516

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060822

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061017

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061121