JP2003331573A5 - - Google Patents

Description

実施態様の１つにおいて、図６及び図７を参照すると、メモリ層１２は、下記のように、積層をなすように構成した後で、カスタマイズすることが可能である。まず、１つの組をなすN個のメモリ層１２を入手する（ステップ５０）。メモリ層１２は、同一になるように製造するのが望ましい。N個のメモリ層が、積層体へと構成される（ステップ５２）。各メモリ層１２を積層体へと構成した後（ステップ５２）、１つの組２２をなす（N＋１）個の出力ノード（Ｏ_０、Ｏ_１、Ｏ_２、．．．、Ｏ_Ｎ）のそれぞれが、それぞれの組２２をなすN個の対応するＩ／Ｏライン１８に対して電気接続され、各組２２は、N個のメモリ層１２のそれぞれからの１つのＩ／Ｏライン１８から構成される（ステップ５４）。次に、各層１２をカスタマイズして、１つの組をなすN個の可能性のあるアクセスＩ／Ｏライン１８のうちの１つだけが、共通データライン１６に対する電気通信経路を提供するようにする（ステップ５６）。

Claims (20)

1. N個のメモリ層からなる積層体であって、各メモリ層が、
   共通データラインにそれぞれ結合されているメモリセルのアレイと、
   前記共通データラインにそれぞれ結合されている組をなすN個の入力／出力（Ｉ／Ｏ）ラインとからなり、当該組をなすN個の入力／出力（Ｉ／Ｏ）ラインのうちの１つだけが、前記共通データラインに対する電気通信経路を提供するN個のメモリ層からなる積層体と、
   組をなすN個の電気コネクタであって、それぞれが、出力ノードのそれぞれを、組をなすN個の対応するＩ／Ｏラインのそれぞれに電気接続され、各組をなす対応するＩ／Ｏラインが、前記N個のメモリ層のそれぞれからのＩ／Ｏラインの１つから構成されている組をなすN個の電気コネクタとからなるメモリシステム。
2. 各組をなす対応するＩ／Ｏラインのただ１つのＩ／Ｏラインが、対応する前記メモリ層の前記共通データラインに対する電気通信経路を提供する請求項１記載のメモリシステム。
3. 各メモリ層の前記N個のＩ／Ｏラインの１つが、短絡カスタマイズ素子を含み、各メモリ層の残りの（N−１）個のＩ／Ｏラインの各々が、もとの変更されていないカスタマイズ素子を含む請求項１記載のメモリシステム。
4. 前記カスタマイズ素子の各々が、もともと相対的に大きな電気抵抗によって特徴付けられている素子からなる請求項３記載のメモリシステム。
5. 各メモリ層の前記N個のＩ／Ｏラインの１つが、もとの変更されていないカスタマイズ素子を含み、各メモリ層の残りの（N−１）個のＩ／Ｏラインの各々が、溶断カスタマイズ素子（２６）を含む請求項１記載のメモリシステム。
6. 前記カスタマイズ素子の各々が、もともと相対的に小さな電気抵抗によって特徴付けられている素子からなる請求項５記載のメモリシステム。
7. メモリシステムを製造する方法であって、
   N個のメモリ層を受容するステップと、各メモリ層が、
   共通データラインにそれぞれ結合されているメモリセルのアレイと、
   前記共通データラインにそれぞれ結合されている組をなすN個の入力／出力（Ｉ／Ｏ）ラインとからなり、
   各メモリ層の前記組をなすN個のＩ／Ｏラインのうちの１つだけが、前記共通データラインに対する電気通信経路を提供するように、前記メモリ層のそれぞれをカスタマイズするステップと、
   前記N個のメモリ層を積層体へと構成するステップと、
   組をなすN個の出力ノードのそれぞれを、組をなすN個の対応するＩ／Ｏラインのそれぞれに電気接続し、各組をなす対応するＩ／Ｏラインが、前記N個のメモリ層のそれぞれからのＩ／Ｏラインの１つから構成されるステップとからなる方法。
8. 前記Ｉ／Ｏラインのそれぞれが、相対的に大きな電気抵抗によって特徴付けられているカスタマイズ素子を含み、前記メモリ層をカスタマイズするステップが、前記共通データラインに前記電気通信経路を提供する前記Ｉ／Ｏラインに対応する前記カスタマイズ素子を短絡させることを含む請求項７記載の方法。
9. 前記カスタマイズ素子を短絡させるステップが、前記カスタマイズ素子の両端に電圧を印加することを含む請求項８記載の方法。
10. 前記カスタマイズ素子を短絡するステップがさらに、短絡させる前記カスタマイズ素子を照射することを含み、電圧を印加して、照射されたカスタマイズ素子を介する電気伝導性を高める請求項９記載の方法。
11. 前記カスタマイズ素子を短絡するステップがさらに、電圧が印加されている間に、短絡させる前記カスタマイズ素子の近くに酸化雰囲気を生成することを含む請求項９記載の方法。
12. 前記Ｉ／Ｏラインのそれぞれが、相対的に小さな電気抵抗によって特徴付けられているカスタマイズ素子を含み、メモリ層をカスタマイズするステップが、前記共通データラインに対する前記電気通信経路を提供するＩ／Ｏラインを除く、全てのＩ／Ｏラインの前記カスタマイズ素子を溶断することを含む請求項７記載の方法。
13. 前記カスタマイズ素子を溶断するステップが、前記カスタマイズ素子の両端に電圧を印加することを含む請求項１１記載の方法。
14. 前記カスタマイズ素子を溶断するステップがさらに、溶断させる前記カスタマイズ素子を照射することを含み、電圧を印加して、照射されたカスタマイズ素子を介する電気伝導性を高める請求項１２記載の方法。
15. 前記カスタマイズ素子を溶断するステップがさらに、電圧が印加されている間に、溶断させる前記カスタマイズ素子の近くに酸化雰囲気を生成することを含む請求項１２記載の方法。
16. 前記メモリ層が積層体に構成される前に、前記メモリ層のそれぞれがカスタマイズされる請求項７記載の方法。
17. 前記メモリ層が積層体に構成された後に、前記メモリ層のそれぞれがカスタマイズされる請求項７記載の方法。
18. 前記Ｉ／Ｏラインのそれぞれがカスタマイズ素子を含み、前記メモリ層のそれぞれをカスタマイズするステップが、各メモリ層の選択された部分組をなすカスタマイズ素子を照射して、照射されたカスタマイズ素子を介する電気伝導性を増大させることを含む請求項７に記載の方法。
19. メモリシステムの製造方法であって、
    N個のメモリ層を受容するステップと、各メモリ層が、
    共通データラインにそれぞれ結合されているメモリセルのアレイと、
    前記共通データラインにそれぞれ結合され、それぞれのカスタマイズ素子を含む組をなすN個の入力／出力（Ｉ／Ｏ）ラインとからなり、
    選択された部分組をなすカスタマイズ素子の両端に電圧を印加し、かつ当該カスタマイズ素子を照射することによって、前記メモリ層のそれぞれをカスタマイズし、それによって各メモリ層の前記組をなすN個のＩ／Ｏラインのうちの１つだけが、前記共通データラインに対する電気通信経路を提供するステップとからなる方法。
20. 前記選択された部分組をなすカスタマイズ素子の１つ又はそれより多くのものに対して揺動しながら照射するステップと、
    １つ又はそれより多くの前記選択された部分組をなすカスタマイズ素子の照射によって誘発される電気信号を検知するステップと、
    検知された照射によって誘発された電気信号に基づき、前記選択された部分組をなすカスタマイズ素子の１つ又はそれより多くのものに対する照射をアライメントするステップとをさらに含む請求項１９記載の方法。