JP2003059281A5 - - Google Patents

Claims (19)

1. 第１組の電極及び第２組の電極を有するクロスポイントメモリアレイをアドレス指定するためのアドレス指定回路であって、該第１組の各電極が該第２組の各電極の上方で交差し、及び該第１組及び第２組の電極の各交点に各メモリ素子が形成されるよう構成されている、アドレス指定回路であって、
   第１組のアドレス線、及び該第１組のアドレス線と前記第１組の電極との間に接続された複数の第１のダイオード素子であって、前記第１組の各電極が、該第１のダイオード素子により、前記第１組のアドレス線の一意の各サブセットに接続される、第１組のアドレス線及び複数の第１のダイオード素子と、
   第２組のアドレス線、及び該第２組のアドレス線と前記第２組の電極との間に接続された複数の第２のダイオード素子であって、前記第２組の各電極が、該第２のダイオード素子により、前記第２組のアドレス線の一意の各サブセットに接続される、第２組のアドレス線及び複数の第２のダイオード素子と
   を含む、アドレス指定回路。
2. 前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成されたアドレス電圧印加回路と、該印加された電圧に起因して生じた前記アドレス線内の電流をセンスし、及び該センスされた電流に基づいて前記アレイ内のアドレス指定されたメモリ素子の２値状態を判定する、前記第１組及び第２組のアドレス線に接続されたセンス回路とを含む、請求項１に記載のアドレス指定回路。
3. 前記第１組及び第２組のアドレス線と前記第１組及び第２組の電極とに接続されたメモリ書込回路を含み、該メモリ書込回路が、前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するよう構成され、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、請求項２に記載のアドレス指定回路。
4. 前記第１のダイオード素子が、前記メモリアレイ電極及びアドレス線に対して前記第２のダイオード素子 (124) とは異なる向きに向けられる、請求項３に記載のアドレス指定回路。
5. 前記第１のダイオード素子が、前記第１組の各メモリアレイ電極に接続されたアノードと、前記第１組の各アドレス線に接続されたカソードとを有し、前記第２のダイオード素子が、前記第２組の各メモリアレイ電極に接続されたカソードと、前記第２組の各アドレス線に接続されたアノードとを有する、請求項４に記載のアドレス指定回路。
6. 前記クロスポイントメモリアレイが、前記第１組及び第２組の電極の交点に形成されたダイオードベースのメモリ素子のアレイを含み、前記電極の端部が、それぞれの抵抗素子を介して電源接続に接続される、請求項５に記載のアドレス指定回路。
7. 前記クロスポイントアレイの一部に電源を選択的に供給することが可能となるように前記電源接続が複数の電源ストライピンググループに構成される、請求項６に記載のアドレス指定回路。
8. 請求項１に記載のクロスポイントダイオードメモリアレイ及びアドレス指定回路を含む集積回路。
9. 前記クロスポイントダイオードメモリアレイ及び前記アドレス指定回路が同じ製造プロ セスで形成される、請求項８に記載の集積回路。
10. メモリ回路であって、
    第１組の横断電極及び第２組の横断電極を有し、該第１組及び第２組の電極の交点に各メモリ素子が形成される、クロスポイントメモリアレイであって、前記各メモリ素子が、その２値状態のうちの少なくとも１つの状態でダイオード素子を含む、クロスポイントメモリアレイと、
    アドレス指定回路とを含み、該アドレス指定回路が、
    第１組のアドレス線であって、該第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続を有しており、該第１のダイオード接続が、前記第１組のメモリアレイ電極の各々を前記第１組のアドレス線の一意の各サブセットに接続する、第１組のアドレス線と、
    第２組のアドレス線であって、該第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続を有しており、該第２のダイオード接続が、前記第２組のメモリアレイ電極の各々を前記第２組のアドレス線の一意の各サブセットに接続する、第２組のアドレス線と、
    前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加するよう構成された読出／書込回路であって、該印加した電圧に起因する前記アドレス線内の電流をセンスし、及び該センスした電流に基づいて前記アレイ内のアドレス指定されたメモリ素子の２値状態を判定する、前記第１組及び第２組のアドレス線に接続されたセンス回路を含む、読出／書込回路と
    を含む、メモリ回路。
11. 前記読出／書込回路が更に、前記第１組及び第２組のアドレス線と前記第１組及び第２組の電極とに接続されたメモリ書込回路を含み、該メモリ書込回路が、前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加するよう構成され、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、請求項１０に記載のメモリ回路。
12. 前記第１のダイオード接続の前記ダイオード素子が、前記メモリアレイ電極及びアドレス線に対して前記第２のダイオード接続の前記ダイオード素子とは異なる向きに向けられる、請求項１１に記載のメモリ回路。
13. 前記メモリアレイ電極の端部が、各抵抗素子を介して電源接続に接続され、該電源接続が、前記クロスポイントアレイの一部に電源を選択的に供給することを可能にするよう複数の電源ストライピンググループに構成される、請求項１１に記載のメモリ回路。
14. 前記第１のダイオード接続が、前記第１のアドレス線と前記第１のメモリアレイ電極との交点に形成され、前記第２のダイオード接続が、前記第２のアドレス線と前記第２のメモリアレイ電極との交点に形成される、請求項１１に記載のメモリ回路。
15. 請求項１１に記載の少なくとも１つのメモリ回路を有する集積回路。
16. 前記メモリアレイ及びアドレス指定回路が同じ製造プロセスで形成される、請求項１５に記載の集積回路。
17. 誘電体基板表面上に形成される、請求項１５に記載の集積回路。
18. 第１組及び第２組のアドレス線により第１組及び第２組の電極を有するクロスポイントメモリアレイからデータを読み出すための方法であって、
    前記第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続を形成し、該第１のダイオード接続が、前記第１組の各メモリアレイ電極を前記第１組のアドレス線の一意の各サブセットに接続し、
    前記第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続を形成し、該第２のダイオード接続が、前記第２組の各メモリアレイ電極を前記第２組のアドレス線の一意の各サブセットに接続し、
    前記第１組及び第２組のアドレス線の選択されたサブセットに所定の電圧を印加し、該印加した電圧に起因する前記アドレス線内の電流をセンスし、該センスした電流に基づいて前記アレイ内のアドレス指定されたメモリ素子の２値状態を判定する、
    という各ステップを含む方法。
19. 第１組及び第２組のアドレス線により第１組及び第２組の電極を有するクロスポイントメモリアレイにデータを書き込むための方法であって、
    前記第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続を形成し、該第１のダイオード接続が、前記第１組の各メモリアレイ電極を前記第１組のアドレス線の一意の各サブセットに接続し、
    前記第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続を形成し、該第２のダイオード接続が、前記第２組の各メモリアレイ電極を前記第２組のアドレス線の一意の各サブセットに接続し、
    前記第１組及び第２組の電極に所定の書込電圧を印加し、及び前記第１組及び第２組のアドレス線の選択されたサブセットに選択電圧を印加し、前記所定の書込電圧が、前記選択されたサブセットにより決定される前記アレイ内のアドレス指定されたメモリ素子の抵抗値の永久的な及び大きな変化を生じさせるのに十分な電圧である、
    という各ステップを含む方法。