JP4822126B2 - 磁気抵抗素子及び磁気ランダムアクセスメモリ - Google Patents
磁気抵抗素子及び磁気ランダムアクセスメモリ Download PDFInfo
- Publication number
- JP4822126B2 JP4822126B2 JP2006532613A JP2006532613A JP4822126B2 JP 4822126 B2 JP4822126 B2 JP 4822126B2 JP 2006532613 A JP2006532613 A JP 2006532613A JP 2006532613 A JP2006532613 A JP 2006532613A JP 4822126 B2 JP4822126 B2 JP 4822126B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- magnetic layer
- magnetic
- magnetization
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Semiconductor Memories (AREA)
Description
また、本発明の他の目的は、書き込み用の磁場により、合成磁化が飽和に近づくのを防ぎ、上層の強磁性層の磁化と下層の強磁性層の磁化とが熱擾乱で入れ替わる可能性を抑制することができる磁気抵抗素子及び磁気ランダムアクセスメモリを提供することにある。
本発明の更に他の目的は、高性能、高信頼性、高歩留りであり、安価な磁気抵抗素子及び磁気ランダムアクセスメモリを提供することにある。
ここで、前記第1磁性層の自発磁化の第1方向と前記第2磁性層の自発磁化の第2方向との成す角は実質的に直角であり、前記第1方向と前記第3磁性層の自発磁化の第3方向との成す角は実質的に二直角であることが好ましい。
また、前記第1磁性層と前記第2磁性層との間の第1結合及び前記第2磁性層と前記第3磁性層との間の第2結合と、前記第1磁性層と前記第3磁性層との間の第3結合とは、競合している。また、前記第1結合及び前記第2結合は非磁性層による反強磁性結合であり、前記第3結合は静磁エネルギーによる反強磁性結合である。
また、前記第1非磁性層と前記第2非磁性層とは、前記第2磁性層の側面で結合して第3非磁性層を形成し、前記第1結合及び前記第2結合は非磁性層による反強磁性結合であり、前記第3結合も非磁性層による反強磁性結合である。
また、前記自由層は、前記第2磁性層の磁化のモーメントの異方性エネルギーが、前記第1磁性層の磁化のモーメントの異方性エネルギー及び前記第3磁性層の磁化のモーメントの異方性エネルギーと比較して小さい。
を具備する。前記複数のメモリセルの各々は、磁気抵抗素子を備え、前記磁気抵抗素子は、自由層と、固定層と、前記自由層と前記固定層との間に介設された非磁性層とを具備している。前記自由層は、第1磁性層と、第2磁性層と、第3磁性層と、前記第1磁性層と前記第2磁性層との間に介設された第1非磁性層と、前記第2磁性層と前記第3磁性層との間に介設された第2非磁性層とを備えている。前記第1磁性層と前記第2磁性層と前記第3磁性層とは、自発磁化がヘリカル構造となるように結合し、前記磁気抵抗素子は、磁化容易軸方向が前記第1方向及び前記第2方向とは異なる。
ここで、前記磁化容易軸方向はと前記第1方向とが成す角は、実質的に45度であることが好ましい。
前記複数の第1配線から選択される選択第1配線と前記複数の第2配線から選択される選択第2配線とに対応する前記メモリセルとしての選択セルについて、書き込み動作は、書き込む記憶情報に基づいて選択される前記選択第1配線及び前記選択第2配線のうちの一方としての第1電流用配線に第1書き込み電流を供給し、次に、他方としての第2電流用配線に第2書き込み電流を供給し、その後、前記第1書き込み電流を停止し、次に、前記第2書き込み電流を停止することで実行されてもよい。代わりに、書き込み動作は、書き込む記憶情報に基づいて選択される前記選択ビット線及び前記選択ワード線のうちの一方としての第1電流用配線に第1書き込み電流を供給し、次に、他方としての第2電流用配線に第2書き込み電流を供給し、その後、前記第1書き込み電流を停止し、次に、前記第2書き込み電流を停止することで実行されてもよい。
ここで、前記磁気抵抗素子は、磁化容易軸方向が前記第1方向及び前記第2方向とは異なり、前記磁化容易軸方向は、前記第1方向とが成す角は、実質的に45度であることが好ましい。
前記第1磁性層の自発磁化の第1方向と前記第2磁性層の自発磁化の第2方向との成す角は実質的に直角であり、前記第1方向と前記第3磁性層の自発磁化の第3方向との成す角は実質的に二直角であることが好ましい。
前記第1磁性層と前記第2磁性層との間の第1結合及び前記第2磁性層と前記第3磁性層との間の第2結合と、前記第1磁性層と前記第3磁性層との間の第3結合とは、競合している。前記第1結合及び前記第2結合は非磁性層による反強磁性結合であり、前記第3結合は静磁エネルギーによる反強磁性結合である。
また、前記第1非磁性層と前記第2非磁性層とは、前記第2磁性層の側面で結合して第3非磁性層を形成し、前記第1結合及び前記第2結合は非磁性層による反強磁性結合であり、前記第3結合も非磁性層による反強磁性結合である。
また、前記自由層は、前記第2磁性層の磁化のモーメントの異方性エネルギーが、前記第1磁性層の磁化のモーメントの異方性エネルギー及び前記第3磁性層の磁化のモーメントの異方性エネルギーと比較して小さい。
ここで、前記磁気抵抗素子は、磁化容易軸方向が前記第1方向及び前記第2方向とは異なり、前記磁化容易軸方向は、前記第1方向とが成す角は、実質的に45度であることが好ましい。
まず、本発明の実施例による磁気抵抗素子を適用した磁気ランダムアクセスメモリの構成について説明する。図5は、本発明の実施例による磁気ランダムアクセスメモリ(MRAM)の構成を示すブロック図である。MRAMは、メモリセルアレイ31、複数の書き込みワード線26、複数の読み出しワード線25、複数のビット線27、X側セレクタ38、X側電流源回路39、X側終端回路40、Y側セレクタ41、Y側電流源回路42、読み出し電流負荷回路43、Y側電流終端回路44及びセンスアンプ45を具備する。
X側セレクタ38で選択された選択読み出しワード線25sと、Y側セレクタで選択された選択ビット線27sとの交点に対応する選択セル10sの磁気抵抗素子5へ、読み出し電流負荷回路43から定電流が供給される。これにより、選択ビット線27sが、磁気抵抗素子5の積層フェリ自由層111の状態に対応した電圧となる。一方、ビット線27rと選択読み出しワード線25sとで選択されるリファレンスセル10rへも、同様に定電流が供給される。こうして、ビット線27rが、所定のリファレンス電圧となる。センスアンプ115は、両電圧の大きさを比較して選択セル10sのデータを判定する。例えば、選択ビット線27sの電圧が、リファレンス電圧よりも大きければデータは“1”、小さければデータは“0”と判定する。
X側セレクタ38で選択された選択書き込みワード線26sと、Y側セレクタで選択された選択ビット線27sとの交点に対応する選択セル10sの磁気抵抗素子5に対して、書き込むデータ(「1」及び「0」のいずれか)に応じて、書き込み電流IBL及び書き込み電流IWLのいずれか一方を先に流し、他方を所定の時間送れて流す。その後、先に流した電流を先に停止し、後に流した電流を後に停止する。その詳細は図12Aから12G又は図13Aから13Gに示されるとおりである。それにより、書き込むデータ(「1」及び「0」のいずれか)に対応するように、磁気抵抗素子5の積層フェリ自由層1の磁化の向きが維持又は回転して、データが書き込まれる。
Claims (15)
- 自由層と、
固定層と
前記自由層と前記固定層との間に介設された非磁性層と
を具備し、
前記自由層は、
第1磁性層と、
第2磁性層と、
第3磁性層と、
前記第1磁性層と前記第2磁性層との間に介設された第1非磁性層と、
前記第2磁性層と前記第3磁性層との間に介設された第2非磁性層と
を備え、
前記第1磁性層と前記第2磁性層は反強磁性結合し、前記第2磁性層と前記第3磁性層は反強磁性結合し、前記第1磁性層と前記第3磁性層は反強磁性結合し、前記第2磁性層の磁化モーメントの異方性エネルギーは、前記第1磁性層と前記第3磁性層の磁化モーメントの異方性エネルギーより小さく、前記第1磁性層と、前記第2磁性層と、前記第3磁性層とは、その磁化方向がらせん状に変化するヘリカル構造となるように磁気的に結合している
磁気抵抗素子。 - 請求項1に記載の磁気抵抗素子において、
前記第1磁性層の自発磁化の第1方向と前記第2磁性層の自発磁化の第2方向との成す角は実質的に直角であり、前記第1方向と前記第3磁性層の自発磁化の第3方向との成す角は実質的に二直角である
磁気抵抗素子。 - 請求項1又は2に記載の磁気抵抗素子において、
前記第1磁性層と前記第2磁性層との間の第1磁気的結合及び前記第2磁性層と前記第3磁性層との間の第2磁気的結合と、前記第1磁性層と前記第3磁性層との間の第3磁気的結合とは、競合している
磁気抵抗素子。 - 請求項2に記載の磁気抵抗素子において、
前記第1非磁性層と前記第2非磁性層とは、前記第2磁性層の側面で結合して第3非磁性層を形成する
磁気抵抗素子。 - 第1方向に延伸する複数の第1配線と、
前記第1方向に実質的に垂直な第2方向に延伸する複数の第2配線と、
前記複数の第1配線と前記複数の第2配線とが交差する位置のそれぞれに対応して設けられた複数のメモリセルと
を具備し、
前記複数のメモリセルの各々は、磁気抵抗素子を備え、
前記磁気抵抗素子は、
自由層と、
固定層と
前記自由層と前記固定層との間に介設された非磁性層と
を具備し、
前記自由層は、
第1磁性層と、
第2磁性層と、
第3磁性層と、
前記第1磁性層と前記第2磁性層との間に介設された第1非磁性層と、
前記第2磁性層と前記第3磁性層との間に介設された第2非磁性層と
を備え、
前記第1磁性層と前記第2磁性層は反強磁性結合し、前記第2磁性層と前記第3磁性層は反強磁性結合し、前記第1磁性層と前記第3磁性層は反強磁性結合し、前記第2磁性層の磁化モーメントの異方性エネルギーは、前記第1磁性層と前記第3磁性層の磁化モーメントの異方性エネルギーより小さく、前記第1磁性層と、前記第2磁性層と、前記第3磁性層とは、その磁化方向がらせん状に変化するヘリカル構造となるように磁気的に結合し、
前記磁気抵抗素子は、磁化容易軸方向が前記第1方向及び前記第2方向とは異なる
磁気ランダムアクセスメモリ。 - 請求項5に記載の磁気ランダムアクセスメモリにおいて、
前記磁化容易軸方向と前記第1方向とが成す角は、実質的に45度である
磁気ランダムアクセスメモリ。 - 請求項5又は6に記載の磁気ランダムアクセスメモリにおいて、
前記複数の第1配線から選択される選択第1配線と前記複数の第2配線から選択される選択第2配線とに対応する前記メモリセルとしての選択セルについて、書き込み動作は、
書き込む記憶情報に基づいて選択される前記選択第1配線及び前記選択第2配線のうちの一方としての第1電流用配線に第1書き込み電流を供給し、次に、他方としての第2電流用配線に第2書き込み電流を供給し、その後、前記第1書き込み電流を停止し、次に、前記第2書き込み電流を停止することで実行される
磁気ランダムアクセスメモリ。 - 請求項5又は6に記載の磁気ランダムアクセスメモリにおいて、
前記複数の第2配線としての複数のビット線から選択される選択ビット線と、前記複数の第1配線としての複数のワード線から選択される選択ワード線とに対応するメモリセルとしての選択セルについて、書き込み動作は、
書き込み記憶情報に基づいて選択される前記選択ビット線及び前記選択ワード線のうちの一方としての第1電流用配線に第1書き込み電流を供給し、次に、他方としての第2電流用配線に第2書き込み電流を供給し、その後、前記第1書き込み電流を停止し、次に、前記第2書き込み電流を停止することで実行される
磁気ランダムアクセスメモリ。 - 第1方向に延伸する第1配線と、
前記第1方向に実質的に直交する第2方向に延伸する第2配線と、
前記第1配線と前記第2配線とが交差する位置に、前記第1配線と前記第2配線との間に設けられ、磁気抵抗素子を具備するメモリセルと、
前記第1配線と前記第2配線に電流をそれぞれ供給する電流供給部と
を具備し、
前記磁気抵抗素子は、
自由層と、
固定層と
前記自由層と前記固定層との間に介設された非磁性層と
を具備し、
前記自由層は、
第1磁性層と、
第2磁性層と、
第3磁性層と、
前記第1磁性層と前記第2磁性層との間に介設された第1非磁性層と、
前記第2磁性層と前記第3磁性層との間に介設された第2非磁性層と
を備え、
前記第1磁性層と前記第2磁性層は反強磁性結合し、前記第2磁性層と前記第3磁性層は反強磁性結合し、前記第1磁性層と前記第3磁性層は反強磁性結合し、前記第2磁性層の磁化モーメントの異方性エネルギーは、前記第1磁性層と前記第3磁性層の磁化モーメントの異方性エネルギーより小さく、前記第1磁性層と、前記第2磁性層と、前記第3磁性層は、その磁化方向がらせん状に変化するヘリカル構造となるように磁気的に結合されていて、
前記電流供給部は、前記メモリセルに書き込まれるデータに従って、前記第1配線と前記第2配線のうちの一方に第1電流の供給を開始し、前記第1電流が供給されている間に前記第1配線と前記第2配線のうちの他方に第2電流に供給を開始し、前記第2電流が供給されている間に前記第1電流の供給を停止し、前記第1電流の供給が停止された後前記第2電流の供給を停止する
磁気ランダムアクセスメモリ。 - 請求項9に記載の磁気ランダムアクセスメモリにおいて、
前記磁気抵抗素子と、磁化容易軸方向が前記第1方向及び前記第2方向とは異なり、
前記磁化容易軸方向と、前記第1方向とが成す角は、実質的に45度である
磁気ランダムアクセスメモリ。 - 請求項10に記載の磁気ランダムアクセスメモリにおいて、
前記第1磁性層の自発磁化の第1方向と前記第2磁性層の自発磁化の第2方向との成す角は実質的に直角であり、前記第1方向と前記第3磁性層の自発磁化の第3方向との成す角は実質的に二直角である
磁気ランダムアクセスメモリ。 - 請求項9乃至11のいずれかに記載の磁気ランダムアクセスメモリにおいて、
前記第1磁性層と前記第2磁性層との間の第1磁気的結合及び前記第2磁性層と前記第3磁性層との間の第2磁気的結合と、前記第1磁性層と前記第3磁性層との間の第3磁気的結合とは、競合している
磁気ランダムアクセスメモリ。 - 請求項11に記載の磁気ランダムアクセスメモリにおいて、
前記第1非磁性層と前記第2非磁性層とは、前記第2磁性層の側面で結合して第3非磁性層を形成する
磁気ランダムアクセスメモリ。 - 第1方向に延伸する第1配線と、
前記第1方向に実質的に直交する第2方向に延伸する第2配線と、
前記第1配線と前記第2配線とが交差する位置に、前記第1配線と前記第2配線との間に設けられ、磁気抵抗素子を具備するメモリセルと、
前記第1配線と前記第2配線に電流を供給することにより前記メモリセルに回転磁場を印加する磁界印加部と
を具備し、
前記磁気抵抗素子は、自由層と、固定層と前記自由層と前記固定層との間に介設された非磁性層とを具備し、
前記自由層は、
第3方向の自発磁化を有する第1磁性層と、
前記第3方向と直交する方向の自発磁化を有し、前記第1磁性層と反強磁性的に結合された第2磁性層と、
前記第3方向と反対方向の自発磁化を有し、前記第1と第2磁性層と反強磁性的に結合された第3磁性層と
を備え、
前記第2磁性層の磁化モーメントの異方性エネルギーは、前記第1磁性層と前記第3磁性層の磁化モーメントの異方性エネルギーより小さく、
前記磁界印加部は、前記メモリセルに書き込まれるデータに従って、時計方向に回転する磁場と反時計方向に回転する磁場との一方を前記メモリセルに印加する
磁気ランダムアクセスメモリ。 - 請求項14に記載の磁気ランダムアクセスメモリにおいて、
前記磁気抵抗素子は、磁化容易軸方向が前記第1方向及び前記第2方向とは異なり、
前記磁化容易軸方向と、前記第1方向とが成す角は、実質的に45度である
磁気ランダムアクセスメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006532613A JP4822126B2 (ja) | 2004-08-26 | 2005-08-26 | 磁気抵抗素子及び磁気ランダムアクセスメモリ |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004247473 | 2004-08-26 | ||
JP2004247473 | 2004-08-26 | ||
JP2006532613A JP4822126B2 (ja) | 2004-08-26 | 2005-08-26 | 磁気抵抗素子及び磁気ランダムアクセスメモリ |
PCT/JP2005/015516 WO2006022367A1 (ja) | 2004-08-26 | 2005-08-26 | 磁気抵抗素子及び磁気ランダムアクセスメモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006022367A1 JPWO2006022367A1 (ja) | 2008-05-08 |
JP4822126B2 true JP4822126B2 (ja) | 2011-11-24 |
Family
ID=35967569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006532613A Active JP4822126B2 (ja) | 2004-08-26 | 2005-08-26 | 磁気抵抗素子及び磁気ランダムアクセスメモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US7813164B2 (ja) |
JP (1) | JP4822126B2 (ja) |
WO (1) | WO2006022367A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5862242B2 (ja) | 2011-11-30 | 2016-02-16 | ソニー株式会社 | 記憶素子、記憶装置 |
JP5987302B2 (ja) * | 2011-11-30 | 2016-09-07 | ソニー株式会社 | 記憶素子、記憶装置 |
US11393495B2 (en) * | 2020-03-26 | 2022-07-19 | Seagate Technology Llc | Reader with a multi-layer synthetic ferrimagnet free layer |
JP2022044399A (ja) * | 2020-09-07 | 2022-03-17 | キオクシア株式会社 | 磁気メモリ |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005505889A (ja) * | 2001-10-16 | 2005-02-24 | モトローラ・インコーポレイテッド | スケーラブルな磁気抵抗ランダム・アクセス記憶素子に書き込むための方法 |
JP2005294376A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 磁気記録素子及び磁気メモリ |
WO2005098953A1 (ja) * | 2004-03-31 | 2005-10-20 | Nec Corporation | 磁化方向制御方法、及びそれを応用したmram |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002151758A (ja) | 2000-11-09 | 2002-05-24 | Hitachi Ltd | 強磁性トンネル磁気抵抗効果素子、磁気メモリ及び磁気抵抗効果型ヘッド |
TW544677B (en) * | 2000-12-26 | 2003-08-01 | Matsushita Electric Ind Co Ltd | Magneto-resistance memory device |
CN1270323C (zh) * | 2001-06-19 | 2006-08-16 | 松下电器产业株式会社 | 磁性存储器的驱动方法 |
JP2004039757A (ja) | 2002-07-01 | 2004-02-05 | Sony Corp | 磁気抵抗効果素子及び磁気メモリ装置 |
JP2004087870A (ja) | 2002-08-28 | 2004-03-18 | Sony Corp | 磁気抵抗効果素子および磁気メモリ装置 |
US7064974B2 (en) * | 2002-09-12 | 2006-06-20 | Nec Corporation | Magnetic random access memory and method for manufacturing the same |
JP2004128237A (ja) | 2002-10-03 | 2004-04-22 | Sony Corp | 磁気抵抗効果素子および磁気メモリ装置 |
US7394626B2 (en) * | 2002-11-01 | 2008-07-01 | Nec Corporation | Magnetoresistance device with a diffusion barrier between a conductor and a magnetoresistance element and method of fabricating the same |
-
2005
- 2005-08-26 JP JP2006532613A patent/JP4822126B2/ja active Active
- 2005-08-26 WO PCT/JP2005/015516 patent/WO2006022367A1/ja active Application Filing
- 2005-08-26 US US11/661,205 patent/US7813164B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005505889A (ja) * | 2001-10-16 | 2005-02-24 | モトローラ・インコーポレイテッド | スケーラブルな磁気抵抗ランダム・アクセス記憶素子に書き込むための方法 |
JP2005294376A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 磁気記録素子及び磁気メモリ |
WO2005098953A1 (ja) * | 2004-03-31 | 2005-10-20 | Nec Corporation | 磁化方向制御方法、及びそれを応用したmram |
Also Published As
Publication number | Publication date |
---|---|
JPWO2006022367A1 (ja) | 2008-05-08 |
WO2006022367A1 (ja) | 2006-03-02 |
US20080094880A1 (en) | 2008-04-24 |
US7813164B2 (en) | 2010-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101086911B1 (ko) | 자기저항 효과 소자와 자기 랜덤 액세스 메모리 | |
JP5206414B2 (ja) | 磁気メモリセルおよび磁気ランダムアクセスメモリ | |
US7869265B2 (en) | Magnetic random access memory and write method of the same | |
KR100604913B1 (ko) | 멀티 비트 셀 어레이 구조를 가지는 마그네틱 램 | |
JP5447596B2 (ja) | 磁気ランダムアクセスメモリ及びその動作方法 | |
JP5982795B2 (ja) | 記憶素子、記憶装置 | |
JP3788964B2 (ja) | 磁気ランダムアクセスメモリ | |
JPWO2019203132A1 (ja) | 磁気抵抗効果素子、磁気メモリ装置並びに磁気メモリ装置の書き込み及び読み出し方法 | |
CN102918649A (zh) | 磁性随机存取存储器设备和生产磁性随机存取存储器设备的方法 | |
JP5146846B2 (ja) | 磁気メモリセル及び磁気ランダムアクセスメモリ | |
JP4822126B2 (ja) | 磁気抵抗素子及び磁気ランダムアクセスメモリ | |
WO2007111318A1 (ja) | 磁気ランダムアクセスメモリ及びその動作方法 | |
JP2008171862A (ja) | 磁気抵抗効果素子及びmram | |
JP2008192711A (ja) | 磁気メモリ | |
US10375698B2 (en) | Memory system | |
JP4492052B2 (ja) | 磁気記憶セルおよび磁気メモリデバイス | |
JP4941649B2 (ja) | メモリセル及び磁気ランダムアクセスメモリ | |
JP2004172156A (ja) | 磁気記憶素子及びその記録方法、並びに磁気記憶装置 | |
JP4581394B2 (ja) | 磁気メモリ | |
WO2004093087A1 (en) | Magnetic memory device | |
JP4665382B2 (ja) | 磁気メモリ | |
JP4720081B2 (ja) | 磁気メモリ | |
JP2013168667A (ja) | 磁気抵抗効果素子及びmram | |
WO2005067052A1 (ja) | 磁気記憶セルおよび磁気メモリデバイス |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080711 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110603 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110722 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110812 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110825 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4822126 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |