JP2003124446A - マルチビット磁気メモリセル - Google Patents
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Abstract
(57)【要約】
【課題】MRAMの記憶密度を増加させること。
【解決手段】磁気メモリセル(10)は、直列に接続された第1お
よび第2の磁気抵抗素子(12,14)を含む。第1および第2の
磁気抵抗素子(12,14)は、異なる保磁力(L1,L2)を有する
センス層(18,24)を有する。磁気ランタ゛ムアクセスメモリ(MRAM)素子(8
12)は、これらのメモリセル(10)のアレイを含むことができる。
よび第2の磁気抵抗素子(12,14)を含む。第1および第2の
磁気抵抗素子(12,14)は、異なる保磁力(L1,L2)を有する
センス層(18,24)を有する。磁気ランタ゛ムアクセスメモリ(MRAM)素子(8
12)は、これらのメモリセル(10)のアレイを含むことができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は情報記憶装置に関す
る。より具体的には、本発明は磁気メモリ素子に関す
る。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（Magnetic
Random Access Memory：ＭＲＡＭ）は、短期および長
期のデータ記憶のために検討されている不揮発性メモリ
である。ＭＲＡＭは、ＤＲＡＭ、ＳＲＡＭおよびフラッ
シュメモリのような短期メモリよりも電力消費が小さ
い。ＭＲＡＭは、ハードドライブのような従来の長期記
憶装置よりも非常に（何オーダかの開きで）高速に読出
しおよび書込み操作を実行することができる。さらに、
ＭＲＡＭ素子は、ハードドライブに比べてコンパクト
で、電力消費が小さい。また、ＭＲＡＭは、超高速プロ
セッサおよびネットワーク装置のような組み込み型の用
途のためにも検討されている。 【０００３】典型的なＭＲＡＭ素子は、メモリセルのア
レイと、メモリセルの行に沿って延在するワード線と、
メモリセルの列に沿って延在するビット線とを含む。各
メモリセルは、ワード線とビット線との交点に配置さ
れ、典型的には、２つの論理状態（「０」および
「１」）を有する１つの磁気メモリ素子（たとえば、磁
気トンネル接合）を含む。 【０００４】 【発明が解決しようとする課題】ＭＲＡＭの記憶密度を
増加させることは、絶え間のない目標である。記憶密度
を増加させることにより、単位面積当たりに格納するこ
とができる情報の量が増加する。 【０００５】 【課題を解決するための手段】本発明の一態様によれ
ば、磁気メモリセルは、直列に接続された第１および第
２の磁気抵抗素子を含む。第１および第２の磁気抵抗素
子は、異なる保磁力を有する第１および第２のセンス層
（sense layer）を有する。本発明の他の態様および利
点は、本発明の原理を一例として示す、添付図面に関連
してなされる、以下の詳細な説明から明らかになるであ
ろう。 【０００６】 【発明の実施の形態】例示のための図面に示されるよう
に、本発明は、直列に接続された第１および第２の磁気
抵抗素子を含むメモリセルにおいて具現化される。これ
らの第１および第２の磁気抵抗素子は、異なる保磁力、
それゆえ異なる書込み点を有するセンス層を備える。し
たがって、書込み操作は、第１および第２の磁気抵抗素
子において選択的に実行され得る。そのようなメモリセ
ルは４つの論理状態を有するので、それは、２つの論理
状態だけを有する従来の１ビットメモリセルよりも多く
のデータを格納することができる。以降の段落では、種
々のタイプの磁気抵抗素子、および種々の保磁力を生成
する種々の方法を説明する。 【０００７】図１は、直列に接続された磁気トンネル接
合１２および１４を含む典型的なマルチビットメモリセ
ル１０を示す。第１の磁気トンネル接合１２は第１のピ
ン留め層（pinned layer）１６と、第１のセンス強磁性
（ＦＭ）層１８と、第１のピン留め層１６と第１のセン
ス層１８との間の第１の絶縁トンネル障壁２０とを含
む。第１のピン留め層１６は、第１のピン留め層１６の
面において向けられる磁化ベクトルＭ０を有する。第１
のピン留め層１６の磁化ベクトルＭ０は、対象となる第
１の範囲内に磁界がかけられている場合であっても、一
方向に保持される。第１のピン留め層１６は、たとえ
ば、単層の硬質磁石、多層の交換磁石（exchange magne
t）または合成の反強磁性体とすることができる。 【０００８】第１のセンス層１８は、ピン留めされてい
ない磁化ベクトルＭ１を有する。代わりに、第１のセン
ス層の磁化ベクトルＭ１は、対象となる第１の範囲内に
磁界がかけられている場合に、２つの方向のいずれかに
向けられ得る。第１の磁気トンネル接合１２の磁化の向
きは、センス層の磁化ベクトルＭ１がピン留め層の磁化
ベクトルＭ０と同じ方向に向けられる場合に平行であ
り、センス層の磁化ベクトルＭ１がピン留め層の磁化ベ
クトルＭ０と反対の方向に向けられる場合に反平行であ
る。 【０００９】第１の絶縁トンネル障壁２０によって、第
１のピン留め層１６と第１のセンス層１８との間に量子
力学的トンネル効果が生じるようになる。このトンネル
現象は電子スピン依存であり、第１の磁気トンネル接合
１２の抵抗が、第１のピン留め層１６および第１のセン
ス層１８の磁化ベクトルＭ０およびＭ１の相対的な向き
の関数になる。たとえば、第１の磁気トンネル接合１２
の抵抗は、磁化の向きが平行である場合には第１の値
（Ｒ１）であり、磁化の向きが反平行である場合には第
２の値（Ｒ１＋ΔＲ１）である。 【００１０】第２の磁気トンネル接合１４は、第２のピ
ン留め層２２と、第２のセンスＦＭ層２４と、第２のピ
ン留め層２２と第２のセンス層２４との間の第２の絶縁
トンネル障壁２６とを含む。第２のピン留め層２２は、
第２のピン留め層２２の面において配向され、対象とな
る第２の範囲内に磁界がかけられている場合であっても
一方向に保持される磁化ベクトルＭ２を有する。第２の
ピン留め層２２は、たとえば単層の硬質磁石、多層の交
換磁石または合成の強磁性体とすることができる。 【００１１】第２のセンス層２４は、対象となる第２の
範囲内に磁界がかけられている場合に、２つの方向のう
ちのいずれかに向けられることができる磁化ベクトルＭ
３を有する。第２の磁気トンネル接合１４の抵抗は、そ
の磁化の向きが平行である場合には第３の値（Ｒ２）で
あり、その磁化の向きが反平行である場合には第４の値
（Ｒ２＋ΔＲ２）である。 【００１２】非磁性の導電性分離層２７が、第１の接合
１２と第２の接合１４との間に配置される。分離層２７
は、第１のトンネル接合１２と第２のトンネル接合１４
との間の磁気的な結合を防ぐ厚みを有するが、それにも
かかわらず、分離層２７によって、トンネル接合１２お
よび１４は電気的に接続されることが可能になる。分離
層２７は、銅、タンタル、金またはルテニウムのような
材料から形成され得る。タンタルの分離層２７は、Ｉｒ
Ｍｎのような化合物から形成される第２のピン留め層２
２のためのシード層（seed layer）としても機能するこ
とができる。 【００１３】第１および第２の磁気トンネル接合１２お
よび１４のセンス層１８および２４は、異なる保磁力を
有する。第１および第２の磁気トンネル接合１２および
１４に対する例示的なヒステリシスループＬ１およびＬ
２が図２に示される。図２に示されるように、第１の磁
気トンネル接合１２は、第２の磁気トンネル接合１４よ
りも大きな保磁力を有する（すなわち、Ｈｃ１＞Ｈ
ｃ２）。それゆえ、対象となる第１の範囲は、対象とな
る第２の範囲よりも大きく、第２のセンス層磁化ベクト
ルＭ３の向きを変化させるよりも、第１のセンス層磁化
ベクトルＭ１の向きを変化させるために、より大きな磁
界が必要とされる。第１および第２の磁気トンネル接合
１２および１４は、入れ子状のヒステリシスループＬ１
およびＬ２に限定されず、また第１のヒステリシスルー
プＬ１が第２のヒステリシスループＬ２より大きな保磁
力を有することにも限定されない。さらに、磁気抵抗素
子１２および１４は、以下に説明されるように、４つの
異なる論理状態が区別されることを可能にする抵抗を備
えなければならない。 【００１４】マルチビットメモリセル１０は、第１の導
体２８と第２の導体３０との間に配置される。磁界を生
成するために、第１および第２の導体２８および３０に
は書込み電流が供給される。その磁界を用いて、磁気ト
ンネル接合１２および１４に書込みが行われる。すなわ
ち、その磁界を用いて、センス層の磁化ベクトルＭ１お
よびＭ３の向きが設定される。書込み電流の大きさは、
磁界の強さを決定し、書込み電流の方向は、センス層の
磁化ベクトルが切り替えられる方向を決定する。 【００１５】論理値は、適当な大きさおよび方向の書込
み電流を第１および第２の導体２８および３０に供給す
ることにより、第１の磁気トンネル接合１２に書き込ま
れ得る。結果として生じる磁界は、対象となる第１の範
囲内にあり、第１のセンス層の磁化ベクトルＭ１を所望
の方向に設定する。第１の磁気トンネル接合１２は、第
２の磁気トンネル接合１４よりも高い保磁力を有するた
め、結果として生じる磁界は、第２のセンス層の磁化ベ
クトルＭ３も、第１のセンス層の磁化ベクトルＭ１と同
じ方向に設定する。 【００１６】適当な大きさおよび方向の書込み電流を第
１および第２の導体２８および３０に供給することによ
り、第２の磁気トンネル接合１４にのみ論理値を書き込
むことができる。結果として生じる磁界は、対象となる
第２の範囲内にあり、第２のセンス層の磁化ベクトルＭ
３を所望の方向に設定する。第２の磁気トンネル接合１
４は、第１の磁気トンネル接合１２よりも低い保磁力を
有するため、結果として生じる磁界は、第１のセンス層
の磁化ベクトルＭ１の向きを変更しない。 【００１７】メモリセル１０の論理状態は、メモリセル
１０にわたって電圧を印加し、メモリセル１０に流れる
センス電流の大きさを求めることにより読み出すことが
できる。センス電流の大きさは、直列接続された接合１
２および１４の全抵抗に比例する。以下の表１は、セン
ス層の磁化ベクトルＭ１およびＭ３の向きが異なる場合
（Ｍ０＝→およびＭ２＝←）の抵抗状態の一例を与え
る。 【００１８】 【表１】 【００１９】第１および第２の磁気トンネル接合１２お
よび１４が同じデルタ抵抗を有する（すなわち、ΔＲ１
＝ΔＲ２）場合には、抵抗状態Ｒ１＋Ｒ２＋ΔＲ２は、
抵抗状態Ｒ１＋ΔＲ１＋Ｒ２と区別することができな
い。デルタ抵抗の差が区別できる場合には、メモリセル
１０は４つの区別可能な論理状態を有する。デルタ抵抗
は、たとえば、異なる厚みの第１および第２の絶縁トン
ネル障壁２０および２６を形成することにより、または
異なる極性を有する異なる材料から第１および第２のセ
ンス層１８および２４を形成することにより異なるよう
にすることができる。 【００２０】異なる保磁力を有する第１および第２のセ
ンス層１８および２４を形成することに関して、多数の
異なる方法が存在する。たとえば、第１および第２のセ
ンス層１８および２４が、異なる形状またはサイズを有
するか、異なる厚みを有するか、または異なる材料から
形成されてもよい。 【００２１】異なる材料から形成された第１および第２
のセンス層を有するマルチビットメモリセル１０が、図
１に示される。典型的なセンス層材料は、以下に限定は
しないが、ＮｉＦｅ、ＮｉＦｅＣｏおよびＣｏＦｅを含
む。第１のセンス層１８がＮｉＦｅＣｏまたはＣｏＦｅ
から形成され、第２のセンス層２４がＮｉＦｅから形成
される場合には、第１のセンス層１８は、第２のセンス
層２４よりも高い保磁力を有する。一般に、コバルトの
割合が高くなると、保磁力が高くなるであろう。 【００２２】図３は、長方形のセンス層の図である。セ
ンス層の高さは文字Ｈによって示され、幅は文字Ｗによ
って示され、厚みは文字Ｔによって示される。一般に、
高さが増加するか、または幅（Ｗ）または厚み（Ｔ）が
減少すると、保磁力が低くなるであろう。 【００２３】異なる厚みを有する第１および第２のセン
ス層１１８および１２４を含むメモリセル１１０が図４
に示される。第１のセンス層１１８の厚みはＴ１によっ
て示され、第２のセンス層１２４の厚みはＴ２によって
示される。Ｔ１＞Ｔ２であり、かつセンス層１１８およ
び１２４が他の点で同じである場合には、第１の磁気ト
ンネル接合１１２のセンス層１１８は、第２の磁気トン
ネル接合１１４のセンス層１２４よりも高い保磁力を有
する。 【００２４】図５は、同じ形状であるが、異なるサイズ
を有する第１および第２の磁気トンネル接合２１２およ
び２１４を示す。図６も、同じ形状であるが異なるサイ
ズを有する第１および第２の磁気トンネル接合３１２お
よび３１４を示す。図７は、異なる形状かつ異なるサイ
ズを有する第１および第２の磁気トンネル接合４１２お
よび４１４を示す。図８は、異なる形状であるが、同じ
サイズを有する第１および第２の磁気トンネル接合５１
２および５１４を示す。異なるサイズは異なる長さおよ
び幅を含んでもよい。 【００２５】磁気接合は、長方形および楕円形に限定さ
れない。たとえば、磁気トンネル接合は正方形、あるい
はダイヤモンド形、平行四辺形、ひし形または任意の対
称もしくは非対称の多角形のような複雑な形状を有する
こともできる。 【００２６】マルチビットメモリセルは、各接合が異な
る形状またはサイズを有することに限定されない。たと
えば、第２の磁気トンネル接合のピン留め層および絶縁
トンネル障壁が、下側にある第１の磁気トンネル接合と
同じ形状およびサイズを有することができるが、第２の
磁気トンネル接合のセンスＦＭ層のみが、異なる形状ま
たはサイズを有する。 【００２７】一般に、第２（上側）の磁気トンネル接合
が、より小さな形状およびサイズを有するであろう。こ
れは製造上の考慮事項に起因しており、以下に説明す
る。 【００２８】第１および第２の磁気トンネル接合のセン
ス層の保磁力は、異なる厚み、異なる形状、異なるサイ
ズおよび異なる材料の任意の組み合わせによって異なる
ようにすることができる。これらの差の大きさは、書込
み磁界の大きさを制御する能力を制限する。 【００２９】図９は、ピン留め層６１６を共有する第１
および第２の磁気トンネル接合６１２および６１４を含
むマルチビットメモリセル６１０を示す。ピン留め層６
１６は、硬質磁石とすることができる。したがって、第
１の磁気トンネル接合６１２は第１のセンス層６１８
と、第１の絶縁トンネル障壁６２０と、共有されるピン
留め層６１６とを含み、第２の磁気トンネル接合６１４
は第２のセンス層６２４と、第２の絶縁トンネル障壁６
２６と、共有されるピン留め層６１６とを含む。第１お
よび第２の磁気トンネル接合６１２および６１４の保磁
力は、異なる厚み、サイズ、形状および材料、またはそ
れらの任意の組み合わせの第１および第２のセンス層６
１８および６２４を形成することにより異なるようにす
ることができる。 【００３０】ピン留め層は任意の特定の設計に限定され
ない。ピン留め層は硬質磁石とすることができる。しか
しながら、より一般的には、各ピン留め層は素子のスタ
ックを含むであろう。たとえば、そのスタックは、１つ
または複数のシード層と、反強磁性（ＡＦ）ピンニング
（pinning）層と、ピン留めＦＭ層とを含むことができ
る。１つまたは複数のシード層は、（１１１）またはＡ
Ｆピンニング層のための他の好適な結晶構造方位を確立
し、ＡＦピンニング層が大きな交換磁界を提供し、その
交換磁界がピン留め層の磁化ベクトルを保持する。シー
ド層は常に必要であるとは限らない。高エネルギー堆積
を用いて、ピン留め層上に交換結合のための組織（text
ure）を形成することができる。 【００３１】交換磁界を形成するための適当な組織を有
するピン留め層は、その対応するセンス層の上側に成長
させることができる。組織形成技術は、磁気抵抗読出し
ヘッドの製造において使用されている。 【００３２】マルチビットメモリセルは２つの磁気抵抗
素子に限定されない。たとえば、マルチビットメモリセ
ルは３つの磁気抵抗素子を備えてもよい。そのようなメ
モリセルは８つの論理状態を有する。 【００３３】磁気抵抗素子は、ピン留めＦＭ層上に堆積
された絶縁トンネル障壁と、絶縁トンネル障壁上に堆積
されたセンスＦＭ層とに限定されない。その順序は異な
ってもよい。 【００３４】図１０は、直列に接続される第１および第
２のセンス層７１８および７２４を有する第１および第
２の磁気トンネル接合７１２および７１４を含むメモリ
セル７１０を示す。第１および第２のセンス層７１８お
よび７２４は、非磁性材料（たとえば、ルテニウム、
銅、アルミニウム）の層７１３によって分離されるが、
その層は２つの磁気抵抗素子７１２および７１４を電気
的に接続する。層７１３は、２つのセンス層７１８およ
び７２４の磁化も切り離す。メモリセル７１０は、タン
タル７１５上に堆積される第１のＩｒＭｎピンニング層
７１６と、ピンニング層７１６上の第１のＮｉＦｅＦＭ
ピン留め層７１９と、第１のピン留め層７１９上に堆積
される第１のＡｌ２Ｏ３絶縁トンネル障壁７２０と、第
１の絶縁トンネル障壁７２０上に堆積される第１のＮｉ
Ｆｅセンス層７１８と、第１のセンス層７１８上に堆積
されるＲｕ層７１３と、Ｒｕ層７１３上に堆積される第
２のＮｉＦｅセンス層７２４と、第２のセンス層７２４
上に堆積される第２のＡｌ２Ｏ３絶縁トンネル障壁７２
６と、第２のトンネル障壁７２６上に堆積される第２の
ＮｉＦｅピン留め層７２２と、第２のピン留め層７２２
上に堆積される第２のＩｒＭｎピンニング層７２８と、
第２のピンニング層７２８上に堆積されるタンタルキャ
ップ層７３０とからなる典型的な構成を有することがで
きる。 【００３５】マルチビットメモリセルは、磁気トンネル
接合に限定されない。巨大磁気抵抗（ＧＭＲ）素子のよ
うな他の磁気抵抗素子を用いることもできる。多数のＧ
ＭＲ素子に基づくマルチビットメモリセルは、上述した
構成のうちの任意の構成を有することができるが、セン
ス層およびピン留め層が、絶縁トンネル障壁の代わり
に、導電性の非磁性金属層によって分離される点が異な
る。センス層およびピン留め層の磁化ベクトルの相対的
な向きは、ＧＭＲ素子の面内抵抗に影響を及ぼす。 【００３６】図１１を参照すると、ＭＲＡＭ素子８１０
は、マルチビットメモリセル８１４からなる抵抗性交点
アレイ８１２を含む。メモリセル８１４は、行および列
に配列され、行はｘ方向に沿って延在し、列はｙ方向に
沿って延在する。ＭＲＡＭ素子８１０の図示を簡略化す
るために、比較的少数のメモリセル８１４のみが示され
る。実際には、任意のサイズのアレイを用いることがで
きる。 【００３７】ワード線８１６として機能するトレース
が、アレイ８１２の一方の側の面にｘ方向に沿って延在
する。ビット線８１８として機能するトレースが、アレ
イ８１２の隣接する側の面にｙ方向に沿って延在する。
アレイ８１２の各行に対して１つのワード線８１６と、
アレイ８１２の各列に対して１つのビット線８１８とが
存在してもよい。各メモリセル８１４は、ワード線とビ
ット線との交点に配置される。ＭＲＡＭ素子８１２は、
読出し操作中に、選択されたメモリセルの抵抗状態をセ
ンシングし、書込み操作中に、選択されたワード線およ
びビット線に書込み電流を供給するための読出し／書込
み回路（図示せず）を含む。 【００３８】アレイ８１２の第１のトンネル接合と第２
のトンネル接合との間の保磁力の差は、それらの切替え
の分布（すなわち、如何に均一に切り替わるか）に依存
するであろう。より大きな分布は、アレイ８１２内の第
１の磁気トンネル接合の平均保磁力（ＨｃＡＶＥ１）
と、アレイ８１２内の第２の磁気トンネル接合の平均保
磁力（ＨｃＡＶＥ２）との間に、より大きな差を必要と
するであろう。たとえば、第１の磁気トンネル接合の平
均保磁力が、ＨｃＡＶＥ１＝７９６Ａ／ｍ（１０Ｏｅ）
であり、３９８Ａ／ｍ（５Ｏｅ）の分布を有し、第２の
磁気トンネル接合の平均保磁力が、ＨｃＡＶＥ２＝１５
９２Ａ／ｍ（２０Ｏｅ）であり、３９８Ａ／ｍ（５Ｏ
ｅ）の分布を有する場合には、いくつかのメモリセル
は、第１の磁気トンネル接合と第２の磁気トンネル接合
との間の区別をすることができないであろう。それゆ
え、第２の磁気トンネル接合に対して、より高い平均保
磁力（Ｈｃ ＡＶＥ２）が用いられることになる。 【００３９】図１２は、異なる材料から形成される磁気
抵抗素子を有するマルチビットメモリセルのアレイを含
むＭＲＡＭ素子の製造を示す。ワード線がウェーハ上に
形成され（９１０）、第１の磁気メモリ層のスタックが
ワード線上に形成される（９１２）。非磁性の導電性分
離層が第１の磁気メモリ層のスタック上に堆積される
（９１４）。 【００４０】第２の磁気メモリ層のスタックが分離層上
に形成される（９１６）。第２のスタックのセンス層
は、第１のスタックのセンス層とは異なる材料から、ま
たは異なる厚みで形成される。 【００４１】第１および第２のスタックがビットにパタ
ーニングされ（９１８）、ビット間の隙間（ギャップ）
が誘電体材料で充填される（９２０）。ビット線が、パ
ターニングされた第２のスタック上に形成される（９２
２）。 【００４２】図１３は、異なるサイズおよび／または形
状の磁気抵抗素子を有するマルチビットメモリセルのア
レイを含むＭＲＡＭ素子の製造を示す。ワード線がウェ
ーハ上に形成され（１０１０）、第１の磁気メモリ層の
スタックがワード線上に形成され（１０１２）、分離層
が第１の磁気メモリ層のスタック上に堆積され（１０１
４）、第２の磁気メモリ層のスタックが分離層上に形成
される（１０１６）。第１のスタックの層は、第２のス
タックの層と同じ組成を有することができる。 【００４３】第１のマスキングステップを用いて、第１
および第２のスタックが第１のサイズおよび／または形
状にパターニングされ（１０１８）、第２のマスキング
ステップを用いて、第２のスタックの少なくともセンス
層が第２のサイズおよび／または形状に再度パターニン
グされる（１０２０）。ビット間の隙間が誘電体材料で
充填され（１０２２）、ビット線がパターニングされた
第２のスタック上に形成される（１０２４）。 【００４４】メモリセルは上述のピン留め層に限定され
ない。別のタイプのメモリセルは、合成のフェリ磁性体
ピン留め層を含んでもよい。このメモリセルの構造は図
１に示されたものと同じであるが、分離層２７がＲｕ、
Ｒｅ、ＲｈまたはＣｕのような材料から形成され、２つ
のピン留め層１６と２２との間の磁気交換結合を可能に
する厚みを有する点が異なる。２つのピン留め層１６お
よび２２の磁化ベクトル間の交換結合は非常に強力であ
る。 【００４５】メモリセルは磁気トンネル接合およびＧＭ
Ｒ素子に限定されない。とてつもなく大きな磁気抵抗
（colossal magneto-resistive：ＣＭＲ）素子のような
他のタイプの磁気メモリ素子を用いてもよい。 【００４６】本発明によるＭＲＡＭ素子は、幅広い応用
形態において使用され得る。たとえば、それらは、コン
ピュータにおいて、ＤＲＡＭ、ＳＤＲＡＭ、フラッシュ
および他の高速短期メモリの代わりに用いることができ
る。それらは、コンピュータ内の長期データ記憶のため
に用いてもよい。ＭＲＡＭ素子は、ハードドライブおよ
び他の従来の長期データ記憶装置より優れた多くの利点
（たとえば、高速、より小さいサイズ）を提供する。本
発明によるＭＲＡＭ素子は、デジタル画像の長期記憶の
ためにデジタルカメラにおいて使用され得る。 【００４７】本発明は、上述および図示された特定の実
施形態に限定されない。代わりに、本発明は特許請求の
範囲にしたがって解釈される。 【００４８】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．直列に接続された第１および第２の磁気抵抗素子
（12、14）を含む磁気メモリセル（10）であって、前記
第１の磁気抵抗素子（12）が第１のセンス層（18）を有
し、前記第２の磁気抵抗素子（14）が第２のセンス層
（24）を有し、前記第１および第２のセンス層（18、2
4）が異なる保磁力（L1、L2）を有する、磁気メモリセ
ル。 ２．前記第１および第２の素子（12、14）が磁気トンネ
ル接合である、上記１に記載のメモリセル。 ３．前記第１の磁気トンネル接合（12）が前記第１のセ
ンス層（18）と第１のピン留め層（16）とを含み、前記
第２の磁気トンネル接合（14）が前記第２のセンス層
（24）と第２のピン留め層（22）とを含む、上記２に記
載のメモリセル。 ４．前記第１および第２の素子（712、714）のセンス層
（718、724）が背中合わせに配置され、前記センス層
（718、724）が非磁性材料の層（713）によって分離さ
れる、上記２に記載のメモリセル。 ５．前記第１および第２の磁気トンネル接合（612、61
4）がピン留め層（616）を共有する、上記２に記載のメ
モリセル。 ６．前記第１および第２の素子のセンス層（412／414、
512／514）が異なる形状を有する、上記１に記載のメモ
リセル。 ７．前記第１および第２の素子のセンス層（212／214、
312／314、412／414）が異なるサイズを有する、上記１
に記載のメモリセル。 ８．前記第１および第２の素子（112、114）のセンス層
（118、124）が異なる厚みを有する、上記１に記載のメ
モリセル。 ９．前記第１および第２の素子（12、14）のセンス層
（18、24）が異なる材料から形成される、上記１に記載
のメモリセル。 １０．前記第１および第２の素子（12、14）が、区別可
能な異なるデルタ抵抗を有し、それにより前記メモリセ
ル（10）が少なくとも４つの区別可能な論理状態を有す
る、上記１に記載のメモリ素子。 【００４９】 【発明の効果】本発明によれば、ＭＲＡＭの記憶密度を
増加させることができ、それにより単位面積当たりに格
納され得る情報の量を増加させることができる。
る。より具体的には、本発明は磁気メモリ素子に関す
る。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（Magnetic
Random Access Memory：ＭＲＡＭ）は、短期および長
期のデータ記憶のために検討されている不揮発性メモリ
である。ＭＲＡＭは、ＤＲＡＭ、ＳＲＡＭおよびフラッ
シュメモリのような短期メモリよりも電力消費が小さ
い。ＭＲＡＭは、ハードドライブのような従来の長期記
憶装置よりも非常に（何オーダかの開きで）高速に読出
しおよび書込み操作を実行することができる。さらに、
ＭＲＡＭ素子は、ハードドライブに比べてコンパクト
で、電力消費が小さい。また、ＭＲＡＭは、超高速プロ
セッサおよびネットワーク装置のような組み込み型の用
途のためにも検討されている。 【０００３】典型的なＭＲＡＭ素子は、メモリセルのア
レイと、メモリセルの行に沿って延在するワード線と、
メモリセルの列に沿って延在するビット線とを含む。各
メモリセルは、ワード線とビット線との交点に配置さ
れ、典型的には、２つの論理状態（「０」および
「１」）を有する１つの磁気メモリ素子（たとえば、磁
気トンネル接合）を含む。 【０００４】 【発明が解決しようとする課題】ＭＲＡＭの記憶密度を
増加させることは、絶え間のない目標である。記憶密度
を増加させることにより、単位面積当たりに格納するこ
とができる情報の量が増加する。 【０００５】 【課題を解決するための手段】本発明の一態様によれ
ば、磁気メモリセルは、直列に接続された第１および第
２の磁気抵抗素子を含む。第１および第２の磁気抵抗素
子は、異なる保磁力を有する第１および第２のセンス層
（sense layer）を有する。本発明の他の態様および利
点は、本発明の原理を一例として示す、添付図面に関連
してなされる、以下の詳細な説明から明らかになるであ
ろう。 【０００６】 【発明の実施の形態】例示のための図面に示されるよう
に、本発明は、直列に接続された第１および第２の磁気
抵抗素子を含むメモリセルにおいて具現化される。これ
らの第１および第２の磁気抵抗素子は、異なる保磁力、
それゆえ異なる書込み点を有するセンス層を備える。し
たがって、書込み操作は、第１および第２の磁気抵抗素
子において選択的に実行され得る。そのようなメモリセ
ルは４つの論理状態を有するので、それは、２つの論理
状態だけを有する従来の１ビットメモリセルよりも多く
のデータを格納することができる。以降の段落では、種
々のタイプの磁気抵抗素子、および種々の保磁力を生成
する種々の方法を説明する。 【０００７】図１は、直列に接続された磁気トンネル接
合１２および１４を含む典型的なマルチビットメモリセ
ル１０を示す。第１の磁気トンネル接合１２は第１のピ
ン留め層（pinned layer）１６と、第１のセンス強磁性
（ＦＭ）層１８と、第１のピン留め層１６と第１のセン
ス層１８との間の第１の絶縁トンネル障壁２０とを含
む。第１のピン留め層１６は、第１のピン留め層１６の
面において向けられる磁化ベクトルＭ０を有する。第１
のピン留め層１６の磁化ベクトルＭ０は、対象となる第
１の範囲内に磁界がかけられている場合であっても、一
方向に保持される。第１のピン留め層１６は、たとえ
ば、単層の硬質磁石、多層の交換磁石（exchange magne
t）または合成の反強磁性体とすることができる。 【０００８】第１のセンス層１８は、ピン留めされてい
ない磁化ベクトルＭ１を有する。代わりに、第１のセン
ス層の磁化ベクトルＭ１は、対象となる第１の範囲内に
磁界がかけられている場合に、２つの方向のいずれかに
向けられ得る。第１の磁気トンネル接合１２の磁化の向
きは、センス層の磁化ベクトルＭ１がピン留め層の磁化
ベクトルＭ０と同じ方向に向けられる場合に平行であ
り、センス層の磁化ベクトルＭ１がピン留め層の磁化ベ
クトルＭ０と反対の方向に向けられる場合に反平行であ
る。 【０００９】第１の絶縁トンネル障壁２０によって、第
１のピン留め層１６と第１のセンス層１８との間に量子
力学的トンネル効果が生じるようになる。このトンネル
現象は電子スピン依存であり、第１の磁気トンネル接合
１２の抵抗が、第１のピン留め層１６および第１のセン
ス層１８の磁化ベクトルＭ０およびＭ１の相対的な向き
の関数になる。たとえば、第１の磁気トンネル接合１２
の抵抗は、磁化の向きが平行である場合には第１の値
（Ｒ１）であり、磁化の向きが反平行である場合には第
２の値（Ｒ１＋ΔＲ１）である。 【００１０】第２の磁気トンネル接合１４は、第２のピ
ン留め層２２と、第２のセンスＦＭ層２４と、第２のピ
ン留め層２２と第２のセンス層２４との間の第２の絶縁
トンネル障壁２６とを含む。第２のピン留め層２２は、
第２のピン留め層２２の面において配向され、対象とな
る第２の範囲内に磁界がかけられている場合であっても
一方向に保持される磁化ベクトルＭ２を有する。第２の
ピン留め層２２は、たとえば単層の硬質磁石、多層の交
換磁石または合成の強磁性体とすることができる。 【００１１】第２のセンス層２４は、対象となる第２の
範囲内に磁界がかけられている場合に、２つの方向のう
ちのいずれかに向けられることができる磁化ベクトルＭ
３を有する。第２の磁気トンネル接合１４の抵抗は、そ
の磁化の向きが平行である場合には第３の値（Ｒ２）で
あり、その磁化の向きが反平行である場合には第４の値
（Ｒ２＋ΔＲ２）である。 【００１２】非磁性の導電性分離層２７が、第１の接合
１２と第２の接合１４との間に配置される。分離層２７
は、第１のトンネル接合１２と第２のトンネル接合１４
との間の磁気的な結合を防ぐ厚みを有するが、それにも
かかわらず、分離層２７によって、トンネル接合１２お
よび１４は電気的に接続されることが可能になる。分離
層２７は、銅、タンタル、金またはルテニウムのような
材料から形成され得る。タンタルの分離層２７は、Ｉｒ
Ｍｎのような化合物から形成される第２のピン留め層２
２のためのシード層（seed layer）としても機能するこ
とができる。 【００１３】第１および第２の磁気トンネル接合１２お
よび１４のセンス層１８および２４は、異なる保磁力を
有する。第１および第２の磁気トンネル接合１２および
１４に対する例示的なヒステリシスループＬ１およびＬ
２が図２に示される。図２に示されるように、第１の磁
気トンネル接合１２は、第２の磁気トンネル接合１４よ
りも大きな保磁力を有する（すなわち、Ｈｃ１＞Ｈ
ｃ２）。それゆえ、対象となる第１の範囲は、対象とな
る第２の範囲よりも大きく、第２のセンス層磁化ベクト
ルＭ３の向きを変化させるよりも、第１のセンス層磁化
ベクトルＭ１の向きを変化させるために、より大きな磁
界が必要とされる。第１および第２の磁気トンネル接合
１２および１４は、入れ子状のヒステリシスループＬ１
およびＬ２に限定されず、また第１のヒステリシスルー
プＬ１が第２のヒステリシスループＬ２より大きな保磁
力を有することにも限定されない。さらに、磁気抵抗素
子１２および１４は、以下に説明されるように、４つの
異なる論理状態が区別されることを可能にする抵抗を備
えなければならない。 【００１４】マルチビットメモリセル１０は、第１の導
体２８と第２の導体３０との間に配置される。磁界を生
成するために、第１および第２の導体２８および３０に
は書込み電流が供給される。その磁界を用いて、磁気ト
ンネル接合１２および１４に書込みが行われる。すなわ
ち、その磁界を用いて、センス層の磁化ベクトルＭ１お
よびＭ３の向きが設定される。書込み電流の大きさは、
磁界の強さを決定し、書込み電流の方向は、センス層の
磁化ベクトルが切り替えられる方向を決定する。 【００１５】論理値は、適当な大きさおよび方向の書込
み電流を第１および第２の導体２８および３０に供給す
ることにより、第１の磁気トンネル接合１２に書き込ま
れ得る。結果として生じる磁界は、対象となる第１の範
囲内にあり、第１のセンス層の磁化ベクトルＭ１を所望
の方向に設定する。第１の磁気トンネル接合１２は、第
２の磁気トンネル接合１４よりも高い保磁力を有するた
め、結果として生じる磁界は、第２のセンス層の磁化ベ
クトルＭ３も、第１のセンス層の磁化ベクトルＭ１と同
じ方向に設定する。 【００１６】適当な大きさおよび方向の書込み電流を第
１および第２の導体２８および３０に供給することによ
り、第２の磁気トンネル接合１４にのみ論理値を書き込
むことができる。結果として生じる磁界は、対象となる
第２の範囲内にあり、第２のセンス層の磁化ベクトルＭ
３を所望の方向に設定する。第２の磁気トンネル接合１
４は、第１の磁気トンネル接合１２よりも低い保磁力を
有するため、結果として生じる磁界は、第１のセンス層
の磁化ベクトルＭ１の向きを変更しない。 【００１７】メモリセル１０の論理状態は、メモリセル
１０にわたって電圧を印加し、メモリセル１０に流れる
センス電流の大きさを求めることにより読み出すことが
できる。センス電流の大きさは、直列接続された接合１
２および１４の全抵抗に比例する。以下の表１は、セン
ス層の磁化ベクトルＭ１およびＭ３の向きが異なる場合
（Ｍ０＝→およびＭ２＝←）の抵抗状態の一例を与え
る。 【００１８】 【表１】 【００１９】第１および第２の磁気トンネル接合１２お
よび１４が同じデルタ抵抗を有する（すなわち、ΔＲ１
＝ΔＲ２）場合には、抵抗状態Ｒ１＋Ｒ２＋ΔＲ２は、
抵抗状態Ｒ１＋ΔＲ１＋Ｒ２と区別することができな
い。デルタ抵抗の差が区別できる場合には、メモリセル
１０は４つの区別可能な論理状態を有する。デルタ抵抗
は、たとえば、異なる厚みの第１および第２の絶縁トン
ネル障壁２０および２６を形成することにより、または
異なる極性を有する異なる材料から第１および第２のセ
ンス層１８および２４を形成することにより異なるよう
にすることができる。 【００２０】異なる保磁力を有する第１および第２のセ
ンス層１８および２４を形成することに関して、多数の
異なる方法が存在する。たとえば、第１および第２のセ
ンス層１８および２４が、異なる形状またはサイズを有
するか、異なる厚みを有するか、または異なる材料から
形成されてもよい。 【００２１】異なる材料から形成された第１および第２
のセンス層を有するマルチビットメモリセル１０が、図
１に示される。典型的なセンス層材料は、以下に限定は
しないが、ＮｉＦｅ、ＮｉＦｅＣｏおよびＣｏＦｅを含
む。第１のセンス層１８がＮｉＦｅＣｏまたはＣｏＦｅ
から形成され、第２のセンス層２４がＮｉＦｅから形成
される場合には、第１のセンス層１８は、第２のセンス
層２４よりも高い保磁力を有する。一般に、コバルトの
割合が高くなると、保磁力が高くなるであろう。 【００２２】図３は、長方形のセンス層の図である。セ
ンス層の高さは文字Ｈによって示され、幅は文字Ｗによ
って示され、厚みは文字Ｔによって示される。一般に、
高さが増加するか、または幅（Ｗ）または厚み（Ｔ）が
減少すると、保磁力が低くなるであろう。 【００２３】異なる厚みを有する第１および第２のセン
ス層１１８および１２４を含むメモリセル１１０が図４
に示される。第１のセンス層１１８の厚みはＴ１によっ
て示され、第２のセンス層１２４の厚みはＴ２によって
示される。Ｔ１＞Ｔ２であり、かつセンス層１１８およ
び１２４が他の点で同じである場合には、第１の磁気ト
ンネル接合１１２のセンス層１１８は、第２の磁気トン
ネル接合１１４のセンス層１２４よりも高い保磁力を有
する。 【００２４】図５は、同じ形状であるが、異なるサイズ
を有する第１および第２の磁気トンネル接合２１２およ
び２１４を示す。図６も、同じ形状であるが異なるサイ
ズを有する第１および第２の磁気トンネル接合３１２お
よび３１４を示す。図７は、異なる形状かつ異なるサイ
ズを有する第１および第２の磁気トンネル接合４１２お
よび４１４を示す。図８は、異なる形状であるが、同じ
サイズを有する第１および第２の磁気トンネル接合５１
２および５１４を示す。異なるサイズは異なる長さおよ
び幅を含んでもよい。 【００２５】磁気接合は、長方形および楕円形に限定さ
れない。たとえば、磁気トンネル接合は正方形、あるい
はダイヤモンド形、平行四辺形、ひし形または任意の対
称もしくは非対称の多角形のような複雑な形状を有する
こともできる。 【００２６】マルチビットメモリセルは、各接合が異な
る形状またはサイズを有することに限定されない。たと
えば、第２の磁気トンネル接合のピン留め層および絶縁
トンネル障壁が、下側にある第１の磁気トンネル接合と
同じ形状およびサイズを有することができるが、第２の
磁気トンネル接合のセンスＦＭ層のみが、異なる形状ま
たはサイズを有する。 【００２７】一般に、第２（上側）の磁気トンネル接合
が、より小さな形状およびサイズを有するであろう。こ
れは製造上の考慮事項に起因しており、以下に説明す
る。 【００２８】第１および第２の磁気トンネル接合のセン
ス層の保磁力は、異なる厚み、異なる形状、異なるサイ
ズおよび異なる材料の任意の組み合わせによって異なる
ようにすることができる。これらの差の大きさは、書込
み磁界の大きさを制御する能力を制限する。 【００２９】図９は、ピン留め層６１６を共有する第１
および第２の磁気トンネル接合６１２および６１４を含
むマルチビットメモリセル６１０を示す。ピン留め層６
１６は、硬質磁石とすることができる。したがって、第
１の磁気トンネル接合６１２は第１のセンス層６１８
と、第１の絶縁トンネル障壁６２０と、共有されるピン
留め層６１６とを含み、第２の磁気トンネル接合６１４
は第２のセンス層６２４と、第２の絶縁トンネル障壁６
２６と、共有されるピン留め層６１６とを含む。第１お
よび第２の磁気トンネル接合６１２および６１４の保磁
力は、異なる厚み、サイズ、形状および材料、またはそ
れらの任意の組み合わせの第１および第２のセンス層６
１８および６２４を形成することにより異なるようにす
ることができる。 【００３０】ピン留め層は任意の特定の設計に限定され
ない。ピン留め層は硬質磁石とすることができる。しか
しながら、より一般的には、各ピン留め層は素子のスタ
ックを含むであろう。たとえば、そのスタックは、１つ
または複数のシード層と、反強磁性（ＡＦ）ピンニング
（pinning）層と、ピン留めＦＭ層とを含むことができ
る。１つまたは複数のシード層は、（１１１）またはＡ
Ｆピンニング層のための他の好適な結晶構造方位を確立
し、ＡＦピンニング層が大きな交換磁界を提供し、その
交換磁界がピン留め層の磁化ベクトルを保持する。シー
ド層は常に必要であるとは限らない。高エネルギー堆積
を用いて、ピン留め層上に交換結合のための組織（text
ure）を形成することができる。 【００３１】交換磁界を形成するための適当な組織を有
するピン留め層は、その対応するセンス層の上側に成長
させることができる。組織形成技術は、磁気抵抗読出し
ヘッドの製造において使用されている。 【００３２】マルチビットメモリセルは２つの磁気抵抗
素子に限定されない。たとえば、マルチビットメモリセ
ルは３つの磁気抵抗素子を備えてもよい。そのようなメ
モリセルは８つの論理状態を有する。 【００３３】磁気抵抗素子は、ピン留めＦＭ層上に堆積
された絶縁トンネル障壁と、絶縁トンネル障壁上に堆積
されたセンスＦＭ層とに限定されない。その順序は異な
ってもよい。 【００３４】図１０は、直列に接続される第１および第
２のセンス層７１８および７２４を有する第１および第
２の磁気トンネル接合７１２および７１４を含むメモリ
セル７１０を示す。第１および第２のセンス層７１８お
よび７２４は、非磁性材料（たとえば、ルテニウム、
銅、アルミニウム）の層７１３によって分離されるが、
その層は２つの磁気抵抗素子７１２および７１４を電気
的に接続する。層７１３は、２つのセンス層７１８およ
び７２４の磁化も切り離す。メモリセル７１０は、タン
タル７１５上に堆積される第１のＩｒＭｎピンニング層
７１６と、ピンニング層７１６上の第１のＮｉＦｅＦＭ
ピン留め層７１９と、第１のピン留め層７１９上に堆積
される第１のＡｌ２Ｏ３絶縁トンネル障壁７２０と、第
１の絶縁トンネル障壁７２０上に堆積される第１のＮｉ
Ｆｅセンス層７１８と、第１のセンス層７１８上に堆積
されるＲｕ層７１３と、Ｒｕ層７１３上に堆積される第
２のＮｉＦｅセンス層７２４と、第２のセンス層７２４
上に堆積される第２のＡｌ２Ｏ３絶縁トンネル障壁７２
６と、第２のトンネル障壁７２６上に堆積される第２の
ＮｉＦｅピン留め層７２２と、第２のピン留め層７２２
上に堆積される第２のＩｒＭｎピンニング層７２８と、
第２のピンニング層７２８上に堆積されるタンタルキャ
ップ層７３０とからなる典型的な構成を有することがで
きる。 【００３５】マルチビットメモリセルは、磁気トンネル
接合に限定されない。巨大磁気抵抗（ＧＭＲ）素子のよ
うな他の磁気抵抗素子を用いることもできる。多数のＧ
ＭＲ素子に基づくマルチビットメモリセルは、上述した
構成のうちの任意の構成を有することができるが、セン
ス層およびピン留め層が、絶縁トンネル障壁の代わり
に、導電性の非磁性金属層によって分離される点が異な
る。センス層およびピン留め層の磁化ベクトルの相対的
な向きは、ＧＭＲ素子の面内抵抗に影響を及ぼす。 【００３６】図１１を参照すると、ＭＲＡＭ素子８１０
は、マルチビットメモリセル８１４からなる抵抗性交点
アレイ８１２を含む。メモリセル８１４は、行および列
に配列され、行はｘ方向に沿って延在し、列はｙ方向に
沿って延在する。ＭＲＡＭ素子８１０の図示を簡略化す
るために、比較的少数のメモリセル８１４のみが示され
る。実際には、任意のサイズのアレイを用いることがで
きる。 【００３７】ワード線８１６として機能するトレース
が、アレイ８１２の一方の側の面にｘ方向に沿って延在
する。ビット線８１８として機能するトレースが、アレ
イ８１２の隣接する側の面にｙ方向に沿って延在する。
アレイ８１２の各行に対して１つのワード線８１６と、
アレイ８１２の各列に対して１つのビット線８１８とが
存在してもよい。各メモリセル８１４は、ワード線とビ
ット線との交点に配置される。ＭＲＡＭ素子８１２は、
読出し操作中に、選択されたメモリセルの抵抗状態をセ
ンシングし、書込み操作中に、選択されたワード線およ
びビット線に書込み電流を供給するための読出し／書込
み回路（図示せず）を含む。 【００３８】アレイ８１２の第１のトンネル接合と第２
のトンネル接合との間の保磁力の差は、それらの切替え
の分布（すなわち、如何に均一に切り替わるか）に依存
するであろう。より大きな分布は、アレイ８１２内の第
１の磁気トンネル接合の平均保磁力（ＨｃＡＶＥ１）
と、アレイ８１２内の第２の磁気トンネル接合の平均保
磁力（ＨｃＡＶＥ２）との間に、より大きな差を必要と
するであろう。たとえば、第１の磁気トンネル接合の平
均保磁力が、ＨｃＡＶＥ１＝７９６Ａ／ｍ（１０Ｏｅ）
であり、３９８Ａ／ｍ（５Ｏｅ）の分布を有し、第２の
磁気トンネル接合の平均保磁力が、ＨｃＡＶＥ２＝１５
９２Ａ／ｍ（２０Ｏｅ）であり、３９８Ａ／ｍ（５Ｏ
ｅ）の分布を有する場合には、いくつかのメモリセル
は、第１の磁気トンネル接合と第２の磁気トンネル接合
との間の区別をすることができないであろう。それゆ
え、第２の磁気トンネル接合に対して、より高い平均保
磁力（Ｈｃ ＡＶＥ２）が用いられることになる。 【００３９】図１２は、異なる材料から形成される磁気
抵抗素子を有するマルチビットメモリセルのアレイを含
むＭＲＡＭ素子の製造を示す。ワード線がウェーハ上に
形成され（９１０）、第１の磁気メモリ層のスタックが
ワード線上に形成される（９１２）。非磁性の導電性分
離層が第１の磁気メモリ層のスタック上に堆積される
（９１４）。 【００４０】第２の磁気メモリ層のスタックが分離層上
に形成される（９１６）。第２のスタックのセンス層
は、第１のスタックのセンス層とは異なる材料から、ま
たは異なる厚みで形成される。 【００４１】第１および第２のスタックがビットにパタ
ーニングされ（９１８）、ビット間の隙間（ギャップ）
が誘電体材料で充填される（９２０）。ビット線が、パ
ターニングされた第２のスタック上に形成される（９２
２）。 【００４２】図１３は、異なるサイズおよび／または形
状の磁気抵抗素子を有するマルチビットメモリセルのア
レイを含むＭＲＡＭ素子の製造を示す。ワード線がウェ
ーハ上に形成され（１０１０）、第１の磁気メモリ層の
スタックがワード線上に形成され（１０１２）、分離層
が第１の磁気メモリ層のスタック上に堆積され（１０１
４）、第２の磁気メモリ層のスタックが分離層上に形成
される（１０１６）。第１のスタックの層は、第２のス
タックの層と同じ組成を有することができる。 【００４３】第１のマスキングステップを用いて、第１
および第２のスタックが第１のサイズおよび／または形
状にパターニングされ（１０１８）、第２のマスキング
ステップを用いて、第２のスタックの少なくともセンス
層が第２のサイズおよび／または形状に再度パターニン
グされる（１０２０）。ビット間の隙間が誘電体材料で
充填され（１０２２）、ビット線がパターニングされた
第２のスタック上に形成される（１０２４）。 【００４４】メモリセルは上述のピン留め層に限定され
ない。別のタイプのメモリセルは、合成のフェリ磁性体
ピン留め層を含んでもよい。このメモリセルの構造は図
１に示されたものと同じであるが、分離層２７がＲｕ、
Ｒｅ、ＲｈまたはＣｕのような材料から形成され、２つ
のピン留め層１６と２２との間の磁気交換結合を可能に
する厚みを有する点が異なる。２つのピン留め層１６お
よび２２の磁化ベクトル間の交換結合は非常に強力であ
る。 【００４５】メモリセルは磁気トンネル接合およびＧＭ
Ｒ素子に限定されない。とてつもなく大きな磁気抵抗
（colossal magneto-resistive：ＣＭＲ）素子のような
他のタイプの磁気メモリ素子を用いてもよい。 【００４６】本発明によるＭＲＡＭ素子は、幅広い応用
形態において使用され得る。たとえば、それらは、コン
ピュータにおいて、ＤＲＡＭ、ＳＤＲＡＭ、フラッシュ
および他の高速短期メモリの代わりに用いることができ
る。それらは、コンピュータ内の長期データ記憶のため
に用いてもよい。ＭＲＡＭ素子は、ハードドライブおよ
び他の従来の長期データ記憶装置より優れた多くの利点
（たとえば、高速、より小さいサイズ）を提供する。本
発明によるＭＲＡＭ素子は、デジタル画像の長期記憶の
ためにデジタルカメラにおいて使用され得る。 【００４７】本発明は、上述および図示された特定の実
施形態に限定されない。代わりに、本発明は特許請求の
範囲にしたがって解釈される。 【００４８】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．直列に接続された第１および第２の磁気抵抗素子
（12、14）を含む磁気メモリセル（10）であって、前記
第１の磁気抵抗素子（12）が第１のセンス層（18）を有
し、前記第２の磁気抵抗素子（14）が第２のセンス層
（24）を有し、前記第１および第２のセンス層（18、2
4）が異なる保磁力（L1、L2）を有する、磁気メモリセ
ル。 ２．前記第１および第２の素子（12、14）が磁気トンネ
ル接合である、上記１に記載のメモリセル。 ３．前記第１の磁気トンネル接合（12）が前記第１のセ
ンス層（18）と第１のピン留め層（16）とを含み、前記
第２の磁気トンネル接合（14）が前記第２のセンス層
（24）と第２のピン留め層（22）とを含む、上記２に記
載のメモリセル。 ４．前記第１および第２の素子（712、714）のセンス層
（718、724）が背中合わせに配置され、前記センス層
（718、724）が非磁性材料の層（713）によって分離さ
れる、上記２に記載のメモリセル。 ５．前記第１および第２の磁気トンネル接合（612、61
4）がピン留め層（616）を共有する、上記２に記載のメ
モリセル。 ６．前記第１および第２の素子のセンス層（412／414、
512／514）が異なる形状を有する、上記１に記載のメモ
リセル。 ７．前記第１および第２の素子のセンス層（212／214、
312／314、412／414）が異なるサイズを有する、上記１
に記載のメモリセル。 ８．前記第１および第２の素子（112、114）のセンス層
（118、124）が異なる厚みを有する、上記１に記載のメ
モリセル。 ９．前記第１および第２の素子（12、14）のセンス層
（18、24）が異なる材料から形成される、上記１に記載
のメモリセル。 １０．前記第１および第２の素子（12、14）が、区別可
能な異なるデルタ抵抗を有し、それにより前記メモリセ
ル（10）が少なくとも４つの区別可能な論理状態を有す
る、上記１に記載のメモリ素子。 【００４９】 【発明の効果】本発明によれば、ＭＲＡＭの記憶密度を
増加させることができ、それにより単位面積当たりに格
納され得る情報の量を増加させることができる。
【図面の簡単な説明】
【図１】本発明によるマルチビットメモリセルの図であ
る。 【図２】マルチビットメモリセルのためのヒステリシス
ループを示す図である。 【図３】典型的なセンス層の図である。 【図４】本発明による他のマルチビットメモリセルの図
である。 【図５】本発明による他のマルチビットメモリセルの図
である。 【図６】本発明による他のマルチビットメモリセルの図
である。 【図７】本発明による他のマルチビットメモリセルの図
である。 【図８】本発明による他のマルチビットメモリセルの図
である。 【図９】本発明による他のマルチビットメモリセルの図
である。 【図１０】本発明による他のマルチビットメモリセルの
図である。 【図１１】マルチビットメモリセルのアレイを含むＭＲ
ＡＭ素子の図である。 【図１２】図１１の素子を製造する方法を示す図であ
る。 【図１３】図１１の素子を製造する別の方法を示す図で
ある。 【符号の説明】 10、110、610、710 マルチビットメモリセル 12、14、212、214、312、314、412、414、512、514、612、614、712、
714 磁気トンネル接合 16、22、616 ピン留め層 18、24、118、124、618、624、718、724 センス強磁性（Ｆ
Ｍ）層 20、26、620、626 絶縁トンネル障壁 27 非磁性の導電性分離層 28、30 導体 713 非磁性材料の層
る。 【図２】マルチビットメモリセルのためのヒステリシス
ループを示す図である。 【図３】典型的なセンス層の図である。 【図４】本発明による他のマルチビットメモリセルの図
である。 【図５】本発明による他のマルチビットメモリセルの図
である。 【図６】本発明による他のマルチビットメモリセルの図
である。 【図７】本発明による他のマルチビットメモリセルの図
である。 【図８】本発明による他のマルチビットメモリセルの図
である。 【図９】本発明による他のマルチビットメモリセルの図
である。 【図１０】本発明による他のマルチビットメモリセルの
図である。 【図１１】マルチビットメモリセルのアレイを含むＭＲ
ＡＭ素子の図である。 【図１２】図１１の素子を製造する方法を示す図であ
る。 【図１３】図１１の素子を製造する別の方法を示す図で
ある。 【符号の説明】 10、110、610、710 マルチビットメモリセル 12、14、212、214、312、314、412、414、512、514、612、614、712、
714 磁気トンネル接合 16、22、616 ピン留め層 18、24、118、124、618、624、718、724 センス強磁性（Ｆ
Ｍ）層 20、26、620、626 絶縁トンネル障壁 27 非磁性の導電性分離層 28、30 導体 713 非磁性材料の層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マノイ・バータッチャヤ
アメリカ合衆国カリフォルニア州95014,
クパチーノ，パーム・アベニュー・22434
Ｆターム(参考） 5F083 FZ10 GA10 JA36 JA37 JA38
JA39 LA12 LA16 ZA21
Claims (1)
- 【特許請求の範囲】 【請求項１】 直列に接続された第１および第２の磁気
抵抗素子（12、14）を含む磁気メモリセル（10）であっ
て、前記第１の磁気抵抗素子（12）が第１のセンス層
（18）を有し、前記第２の磁気抵抗素子（14）が第２の
センス層（24）を有し、前記第１および第２のセンス層
（18、24）が異なる保磁力（L1、L2）を有する、磁気メ
モリセル。
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|---|---|---|---|
| US09/925,755 US6911710B2 (en) | 2000-03-09 | 2001-08-09 | Multi-bit magnetic memory cells |
| US09/925755 | 2001-08-09 |
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|---|---|
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| JP (1) | JP2003124446A (ja) |
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2003
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