KR20030014652A - 자기 메모리 셀 - Google Patents
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- 230000005291 magnetic effect Effects 0.000 title claims abstract description 95
- 230000015654 memory Effects 0.000 title claims abstract description 64
- 239000000463 material Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 12
- 239000000696 magnetic material Substances 0.000 claims 1
- 238000003860 storage Methods 0.000 abstract description 7
- 230000007774 longterm Effects 0.000 abstract description 6
- 230000006403 short-term memory Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 139
- 230000005415 magnetization Effects 0.000 description 28
- 239000013598 vector Substances 0.000 description 23
- 230000004888 barrier function Effects 0.000 description 15
- 230000005294 ferromagnetic effect Effects 0.000 description 9
- 238000000926 separation method Methods 0.000 description 8
- SHMWNGFNWYELHA-UHFFFAOYSA-N iridium manganese Chemical compound [Mn].[Ir] SHMWNGFNWYELHA-UHFFFAOYSA-N 0.000 description 6
- UGKDIUIOSMUOAW-UHFFFAOYSA-N iron nickel Chemical compound [Fe].[Ni] UGKDIUIOSMUOAW-UHFFFAOYSA-N 0.000 description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 5
- 230000005290 antiferromagnetic effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052707 ruthenium Inorganic materials 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000013500 data storage Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- KGWWEXORQXHJJQ-UHFFFAOYSA-N [Fe].[Co].[Ni] Chemical compound [Fe].[Co].[Ni] KGWWEXORQXHJJQ-UHFFFAOYSA-N 0.000 description 2
- FQMNUIZEFUVPNU-UHFFFAOYSA-N cobalt iron Chemical compound [Fe].[Co].[Co] FQMNUIZEFUVPNU-UHFFFAOYSA-N 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052702 rhenium Inorganic materials 0.000 description 1
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
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- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
- H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
- H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
- H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
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- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
- H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
- H01F41/30—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
- H01F41/302—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
- H01F41/305—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling
- H01F41/307—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling insulating or semiconductive spacer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
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- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5615—Multilevel magnetic memory cell using non-magnetic non-conducting interlayer, e.g. MTJ
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5616—Multilevel magnetic memory cell using non-magnetic conducting interlayer, e.g. GMR, SV, PSV
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- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
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Abstract
자기 메모리 셀(10)은 직렬로 연결된 제 1 및 제 2 자기 저항성 장치(12, 14)를 포함한다. 제 1 및 제 2 자기 저항성 장치(12, 14)는 서로 다른 포화보자력(L1, L2)을 가지는 감지층(18, 24)을 갖는다. 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM) 장치(812)는 이들 메모리 셀(10)의 어레이를 포함할 수 있다.
Description
본 출원은 2000년 3월 9일에 출원되어 현재 계류중인 미국 특허 출원 제 09/522,308호의 부분 계속 출원이다.
본 발명은 정보 저장 장치에 관한 것이다. 보다 구체적으로, 본 발명은 자기 메모리 장치에 관한 것이다.
자기 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM)는 단기(short-term) 및 장기(long-term) 데이터 저장을 위한 비휘발성 메모리(non-volatile memory)이다. MRAM은, DRAM이나, SRAM이나, 플래시메모리(flash memory) 등과 같은 단기 저장 메모리보다 전력 소모가 적다. MRAM은 하드 드라이브(hard drive) 등의 통상적 장기 저장 장치보다 훨씬 빠르게 판독과 기록을 수행할 수 있다. 또한, MRAM 장치는 하드 드라이브보다 더 콤팩트(compact)하고 전력 소모가 적다. MRAM은 또한 매우 빠른 프로세서와 네트워크 장비 등의 내장형 애플리케이션(embedded application)용으로 여겨지고 있다.
전형적 MRAM 장치는 메모리 셀 어레이로 이루어지며, 워드 라인(word line)이 메모리 셀의 행(row)을 따라 전개되고, 비트 라인(bit line)이 메모리 셀의 열(column)을 따라 전개된다. 각 메모리 셀은 워드 라인과 비트 라인의 교차점에배치되고, 대개 두 가지 논리 상태('0'과 '1')를 갖는 단일 자기 메모리 장치(예컨대, 자기 터널 접합(magnetic tunnel junction))를 갖추고 있다.
MRAM 저장 밀도를 증가시키려는 시도가 계속되고 있다. 저장 밀도를 증가시키면 유닛 영역 당 저장될 수 있는 정보의 양이 증가한다.
본 발명의 일특징에 따르면, 자기 메모리 셀은 직렬로 연결된 제 1 및 제 2 자기 저항성 장치(magneto-resistive device)를 갖추고 있다. 제 1 및 제 2 장치는 서로 다른 포화보자력(coercivity)을 갖는 제 1 및 제 2 감지층(sense layer)을 포함한다. 본 발명의 또 다른 특징과 이점은, 첨부 도면을 참조하여, 본 발명의 원리를 예로써 설명하고 있는 다음의 상세한 설명으로 명백해질 것이다.
도 1은 본 발명에 따르는 다수 비트 메모리 셀(multi-bit memory cell)을 도시하는 도면,
도 2는 다수 비트 메모리 셀의 히스테리시스 루프(hysteresis loop)를 도시하는 도면,
도 3은 예시적 감지층을 도시하는 도면,
도 4 내지 도 10은 본 발명에 따른 기타 다수 비트 메모리 셀을 도시하는 도면,
도 11은 다수 비트 메모리 셀의 어레이를 포함하는 MRAM 장치를 도시하는 도면,
도 12 및 도 13은 도 11의 장치를 제조하는 서로 다른 방법을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 자기 메모리 셀12, 14 : 자기 저항성 장치
18, 24 : 감지층16, 22 : 핀형층
20 : 절연 터널 장벽27 : 분리층
설명을 위하여 도면에 도시된 바와 같이, 본 발명은 직렬로 연결된 제 1 및 제 2 자기 저항성 장치를 포함하는 메모리 셀로 구현된다. 이들 제 1 및 제 2 자기 저항성 장치는 서로 다른 포화보자력(coercivity)을 가지며 그에 따라 서로 다른 기록 포인트(writing point)를 갖는 감지층을 포함한다. 그러므로 제 1 및 제 2 자기 저항성 장치 상에서 기록 동작이 선택적으로 수행될 수 있다. 그러한 메모리 셀은 4개의 논리 상태를 가지며, 단지 두 개의 논리 상태만을 갖는 통상적 단일 비트 메모리 셀보다 더 많은 데이터를 저장할 수 있다. 다음 문단에서는 서로 다른 포화보자력을 생성하는 다양한 방법뿐만 아니라 서로 다른 타입의 자기 저항성 장치에 관하여 설명한다.
도 1은 직렬로 연결된 자기 터널 접합(12, 14)을 포함하는 예시적 다수 비트 메모리 셀(10)을 도시하고 있다. 제 1 자기 터널 접합(12)은 제 1 핀형층(pinned layer)(16)과, 제 1 감지 강자성(ferromagnetic; FM) 층(18)과, 제 1 핀형층(16) 및 제 1 감지층(18) 사이의 절연 터널 장벽(insulating tunnel barrier)(20)을 포함한다. 제 1 핀형층(16)은 제 1 핀형층(16) 평면에서 방향 설정된 자화 벡터(magnetization vector)(M0)를 갖는다. 제 1 핀형층(16)의 자화 벡터(M0)는, 제 1 관심 범위에 인가된 자기장이 존재하는 경우에도, 한쪽 방향으로 유지된다. 제 1 핀형층(16)은, 예컨대, 단층 경질 자석(single-layer hard magnet)이거나, 다층 변환 자석(multi-layer exchange magnet)이거나, 또는 합성 반강자석(synthetic antiferromagnet)일 수 있다.
제 1 감지층(18)은 핀형이 아닌 자화 벡터(M1)를 갖는다. 그 대신, 제 1 감지층 자화 벡터(M1)는 제 1 관심 범위에 인가된 자기장이 존재하면 두 방향 중 한쪽으로 방향 설정될 수 있다. 제 1 자기 터널 접합(12)의 자화 방향은, 감지층 자화 벡터(M1)가 핀형층 자화 벡터(M0)와 동일한 방향으로 방향 설정되는 경우 평행하고, 감지층 자화 벡터(M1)가 핀형층 자화 벡터(M0)와 반대 방향으로 방향 설정되는 경우 역평행(antiparallel)하다.
제 1 절연 터널 장벽(20)은 제 1 핀형층 및 감지층(16, 18) 사이에 양자 역학적 터널링이 발생할 수 있게 한다. 이러한 터널링 현상은 전자 스핀종속적(electron spin dependent)이고, 제 1 자기 터널 접합(12)의 저항이 제 1 핀형층 및 감지층(16, 18)의 자화 벡터(M0,M1)의 상대적 방향에 대한 함수가 되도록 한다. 예컨대, 제 1 자기 터널 접합(12)은 그 자화 방향이 평행한 경우 제 1 값(R1)이고 그 자화 방향이 역평행한 경우 제 2 값(R1+ΔR1)이다.
제 2 자기 터널 접합(14)은 제 2 핀형층(22)과, 제 2 감지 FM 층(24)과, 제 2 핀형층 및 감지층(22, 24) 사이의 제 2 절연 터널 장벽(26)을 포함한다. 제 2 핀형층(22)은 제 2 핀형층(22)의 평면에서 방향 설정되고, 제 2 관심 영역에 인가된 자기장이 존재하는 경우에도 한쪽 방향으로 유지되는 자화 벡터(M2)를 갖는다. 제 2 핀형층(22)은, 예컨대, 단층 경질 자석이거나, 다층 변환 자석이거나, 또는 합성 반강자석일 수 있다.
제 2 감지층(24)은 제 2 관심 영역에 인가된 자기장이 존재하면 두 방향 중 한 방향으로 방향 설정될 수 있는 자화 벡터(M3)를 갖는다. 제 2 자기 터널 접합(14)의 저항은 그 자화 방향이 평행한 경우 제 3 값(R2)이고 그 자화 방향이 역평행한 경우 제 4 값(R2+ΔR2)이다.
비자기 도전 분리층(non-magnetic conductive separation layer)(27)이 제 1 및 제 2 접합(12, 14)간에 배치된다. 분리층(27)은 제 1 및 제 2 터널 접합(12, 14) 간에 자기 결합(magnetic coupling)이 일어나지 않도록 하는 두께를 가지며, 그 분리층(27)은 또한 그 터널 접합(12, 14)이 전기적으로 연결되도록 한다. 분리층(27)은 구리나, 탄탈룸(tantalum)이나, 금이나, 루테늄(ruthenium)일 수 있다. 탄탈룸 분리층(27)은 또한 이리듐망간(IrMn)과 같은 합성물로 구성된 제 2핀형층(22)을 위한 시드층(seed layer)으로서 기능할 수 있다.
제 1 및 제 2 자기 터널 접합(12, 14)의 감지층(18, 24)은 서로 다른 포화보자력을 갖는다. 제 1 및 제 2 자기 터널 접합(12, 14)을 위한 예시적 히스테리시스 루프(L1, L2)가 도 2에 도시되어 있다. 도 2에 도시된 바와 같이, 제 1 자기 터널 접합(12)은 제 2 자기 터널 접합(14)보다 더 큰 포화보자력을 갖는다(즉, Hc1> Hc1). 그러므로, 제 1 관심 영역은 제 2 관심 영역보다 더 크고, 제 1 감지층 자화 벡터(M1)의 방향을 변경하려면 제 2 감지층 자화 벡터(M3)의 방향을 변경하는 경우보다 더 큰 자기장이 필요하다. 제 1 및 제 2 자기 터널 접합(12, 14)은 히스테리시스 루프(L1, L2)가 중첩되어야 하는 것으로 제한되지 않으며, 제 2 히스테리시스 루프(L2)보다 제 1 히스테리시스 루프(L1)가 더 큰 포화보자력을 가져야하는 것으로 제한되지도 않는다. 또한, 자기 저항성 장치(12, 14)는, 이하에서 설명되는 바와 같이, 4개의 서로 다른 논리 상태가 서로 구별될 수 있게 하는 저항을 가져야만 한다.
다수 비트 메모리 셀(10)이 제 1 및 제 2 도전체(28, 30) 사이에 배치된다. 기록 전류가 제 1 및 제 2 도전체(28, 30)로 공급되어 자기장을 형성한다. 자기장이 이용되어 자기 터널 접합(12, 14)에 대해 기록한다. 즉, 자기장이 이용되어 감지층 자화 벡터(M1, M3)의 방향을 설정한다. 기록 전류의 크기가 자기장 세기를 결정하고, 기록 전류의 방향이 감지층 벡터가 교환되는 방향을 결정한다.
제 1 및 제 2 도전체(28, 30)에 대하여 적절한 크기와 방향을 갖는 기록 전류를 공급함으로써 제 1 자기 터널 접합(12)에 대하여 논리값이 기록될 수 있다. 그 결과 제 1 관심 영역 내부의 자기장은, 제 1 감지층 자화 벡터(M1)를 원하는 방향으로 설정한다. 제 1 자기 터널 접합(12)은 제 2 자기 터널 접합(14)보다 더 높은 포화보자력을 가지므로, 그에 따른 자기장 또한 제 1 감지층 자화 벡터(M1)와 동일한 방향으로 제 2 감지층 자화 벡터(M3)를 설정한다.
제 1 및 제 2 도전체(28, 30)에 대하여 적절한 크기 및 방향의 기록 전류를 공급함으로써 제 2 자기 터널 접합(14)에 대하여만 논리값이 기록될 수 있다. 그 결과 제 2 관심 영역 내의 자기장은, 제 2 감지층 자화 벡터(M3)를 원하는 방향으로 설정한다. 제 2 자기 터널 접합(12)은 제 1 자기 터널 접합(14)보다 더 낮은 포화보자력을 가지므로, 그에 따른 자기장은 제 1 감지층 자화 벡터(M1)의 방향을 변경시키지 않는다.
메모리 셀(10)을 가로질러 전압을 인가하고, 그 메모리 셀(10)을 통하여 흐르는 감지 전류의 크기를 판정함으로써 메모리 셀(10)의 논리 상태가 판독될 수 있다. 감지 전류의 크기는 직렬 연결형 접합(12, 14)의 전체 저항에 비례한다. 다음의 표는 감지층 자화 벡터(M1, M3)의 서로 다른 방향에 대한 저항 상태의 예를 제공한다(M0 = → 그리고 M2 = ←).
제 1 및 제 2 자기 터널 접합(12, 14)이 동일한 델타 저항(즉, ΔR1 = ΔR2)을 갖는다면, 저항 상태(R1+R2+ΔR2)를 저항 상태(R1+ΔR2+R2)와 구별하는 것이 불가능하다. 델타 저항의 차이가 구별 가능한 경우, 메모리 셀(10)은 4개의 구별 가능한 논리 상태를 갖는다. 델타 저항은, 예컨대, 서로 다른 두께로 절연 터널 장벽(20, 26)을 구성하거나, 서로 다른 극성(polarization)을 갖는 서로 다른 물질로 이루어진 제 1 및 제 2 감지층(18, 24)을 구성함으로써, 서로 다르게 구성될 수 있다.
서로 다른 포화보자력을 갖는 제 1 및 제 2 감지층(18, 24)을 구성하는 다양한 많은 수의 방법이 있다. 예컨대, 제 1 및 제 2 감지층(18, 24)이 서로 다른 형상 또는 사이즈를 갖거나, 서로 다른 두께를 가질 수 있으며, 또는 서로 다른 물질로 구성될 수 있다.
서로 다른 물질로 구성된 제 1 및 제 2 감지층을 구비한 다수 비트 메모리 셀(10)이 도 1에 도시되어 있다. 전형적인 감지층 물질은 니켈철(NiFe)과, 니켈철코발트(NiFeCo)와, 코발트철(CoFe)을 포함하되, 이에 제한되는 것은 아니다. 제 1 감지층(18)이 니켈철코발트나 코발트철로 구성되고 제 2 감지층(24)이 니켈철로 구성되는 경우, 제 1 감지층(18)은 제 2 감지층(24)보다 더 높은 포화보자력을 갖는다. 일반적으로, 코발트의 퍼센티지를 증가시키면 포화보자력이 증가할 것이다.
도 3은 장방형 감지층을 도시하고 있다. 감지층의 높이는 문자 H로 표시되고, 폭은 문자 W로 표시되며, 두께는 문자 T로 표시된다. 일반적으로, 높이를 증가시키거나, 폭(W) 또는 두께(T)를 감소시키면 포화보자력이 낮아질 것이다.
서로 다른 두께를 갖는 제 1 및 제 2 감지층(118, 124)을 구비한 메모리 셀(110)이 도 4에 도시되어 있다. 제 1 감지층(118)의 두께는 T1로 표시되고, 제 2 감지층(124)의 두께는 T2로 표시된다. T1 > T2이거나 아니면 감지층(118, 124)이 서로 동일하다면, 제 1 자기 터널 접합(112)의 감지층(118)은 제 2 자기 터널 접합(114)의 감지층(124)보다 더 높은 포화보자력을 갖는다.
도 5는 동일한 형상과 서로 다른 사이즈를 갖는 제 1 및 제 2 자기 터널 접합(212, 214)을 도시하고 있다. 도 6은 또한 동일한 형상과 서로 다른 사이즈를 가지는 제 1 및 제 2 터널 접합(312, 314)을 도시하고 있다. 도 7은 서로 다른 형상과 서로 다른 사이즈를 가지는 제 1 및 제 2 자기 터널 접합(412, 414)을 도시하고 있다. 도 8은 서로 다른 형상과 서로 동일한 사이즈를 가지는 제 1 및 제 2 자기 터널 접합(512, 514)을 도시하고 있다. 사이즈가 서로 다르다는 것은 길이와 폭이 서로 다르다는 것을 의미할 수 있다.
자기 접합이 장방형 형상과 타원형 형상으로 제한되지 않는다. 예컨대, 자기 터널 접합은 정방형 형상이거나, 다이아몬드, 평행사변형, 마름모 또는 임의의 대칭 또는 비대칭 다각형 등의 복합적 형상일 수 있다.
다수 비트 셀은, 각 접합이 서로 다른 형상이나 사이즈를 가져야 하는 것으로 제한되지 않는다. 예컨대, 제 2 자기 터널 접합의 핀형층과 절연 터널 장벽이 아래의 제 1 자기 터널 접합과 동일한 형상 및 사이즈를 가질 수 있으며, 다만 제 2 자기 터널 접합의 감지 FM 층만이 서로 다른 형상이나 사이즈를 갖는다.
일반적으로, 제 2 (상위) 자기 터널은 더 적은 형상과 사이즈를 가질 것이다. 이는 제조 과정에 의한 것으로, 이하에서 설명될 것이다.
제 1 및 제 2 자기 터널 접합의 감지층의 포화보자력은, 서로 다른 두께, 서로 다른 형상, 서로 다른 사이즈, 그리고 서로 다른 물질의 임의 조합으로 서로 다르게 구성될 수 있다. 이들 차이의 크기는 기록 자기장(write field)의 크기를 제어할 수 있는 능력을 제한한다.
도 9는 핀형층(616)을 공유하는 제 1 및 제 2 자기 터널 접합(612, 614)을 구비한 다수 비트 메모리 셀(610)을 도시하고 있다. 핀형층(616)은 경질 자석일 수 있다. 따라서, 제 1 자기 터널 접합(612)은 제 1 감지층(618)과, 제 1 절연 터널 장벽(620)과, 공유 핀형층(616)을 포함하고, 제 2 자기 터널 접합(614)은 제 2 감지층(624)과, 제 2 절연 터널 장벽(626)과, 공유 핀형층(616)을 포함할 수 있다. 제 1 및 제 2 감지층(618, 624)을 서로 다른 두께나, 사이즈나, 형상이나, 물질, 또는 그 임의의 조합으로 구성하여, 제 1 및 제 2 자기 터널 접합(612, 614)의 포화보자력이 다르게 구성될 수 있다.
핀형층은 임의의 특정 설계로 제한되지 않는다. 핀형층은 경질 자석일 수 있다. 그러나, 보다 일반적으로는, 각 핀형층이 소자의 스택으로 이루어질 것이다. 예컨대, 스택은 하나 이상의 시드층과, 반강자성(AF) 핀층(pinning layer)과, 핀형 FM 층을 포함할 수 있다. 시드층 또는 시드층들은 AF 핀층에 대하여 동일하거나 서로 다른 바람직한 결정 구조 방향을 형성하며, AF 핀층은 큰 교환 자기장(exchange field)을 제공하여, 핀형층 자화 벡터를 유지시킨다. 시드층이 항상 필요한 것은 아니다. 고 에너지 증착(high energy deposition) 방법이 이용되어 교환 결합(exchange coupling)을 위해서 핀형층 위에 텍스처(texture)를 생성할 수 있다.
교환 자기장을 생성하는 적절한 텍스처를 갖춘 핀형층이 그 대응 감지층 위에서 성장할 수 있다. 저항성 판독 헤드(magneto-resistive read head)의 제조에서 텍스처링 기법이 이용될 수 있다.
다수 비트 메모리 셀이 두 개의 자기 저항성 장치로 제한되지는 않는다. 예컨대, 다수 비트 메모리 셀은 세 개의 자기 저항성 장치를 포함할 수 있다. 그러한 메모리 셀은 8개의 논리 상태를 갖는다.
자기 저항성 장치는 핀형 FM 층위에 절연 터널 장벽이 증착되고, 절연 터널 장벽 위에 감지 FM 층이 증착되어야 하는 것으로 제한되지 않는다. 그 순서가 다를 수 있다.
도 10은 직렬로 연결된 제 1 및 제 2 감지층(718, 724)을 포함하는 제 1 및 제 2 자기 터널 접합(712, 714)을 구비한 메모리 셀(710)을 도시하고 있다. 제 1 및 제 2 감지층(718, 724)은 비자기 물질(예컨대, 루테늄(ruthenium), 구리, 알루미늄) 층(713)에 의하여 분리되며, 그 비자기 물질 층(713)은 두 개의 자기 저항성장치(712, 714)를 전기적으로 연결한다. 층(713)은 또한 두 개의 감지층(718, 724)의 자화를 완화시킨다. 메모리 셀(710)은 예시적으로, 제 1 이리듐망간(IrMn) 핀층(716)이 탄탈룸(715) 위에 증착되고, 제 1 니켈철(NiFe) FM 핀형층(719)이 핀층(716) 위에 증착되고, 제 1 산화알루미늄(Al2O3) 절연 터널 장벽(720)이 제 1 핀형층(719) 위에 증착되고, 제 1 니켈철 감지층(718)이 제 1 절연 터널 장벽(720) 위에 증착되고, 루테늄층(713)이 제 1 감지층(718) 위에 증착되고, 제 2 니켈철(NiFe) 감지층(724)이 루테늄층(713) 위에 증착되고, 제 2 산화알루미늄(Al2O3) 절연 터널 장벽(726)이 제 2 감지층(724) 위에 증착되고, 제 2 니켈철(NiFe) 핀형층(722)이 제 2 터널 장벽(726) 위에 증착되고, 제 2 이리듐망간(IrMn) 핀층(728)이 제 2 핀형층(722) 위에 증착되고, 탄탈룸 캡(tantalum cap)(730)이 제 2 핀층(728) 위에 증착된 구성을 가질 수 있다.
다수 비트 메모리 셀은 자기 터널 접합으로 제한되지 않는다. 다른 자기 저항성 장치, 예컨대, 거대 자기 저항성 장치(giant magneto-resistive; GMR) 장치가 이용될 수 있다. 다수의 GMR 장치에 근거한 다수 비트 메모리 셀은, 감지층과 핀평층이 절연 터널 장벽 대신에 도전성 비자기 금속층(conductive non-magnetic metallic layer)으로 분리된다는 점을 제외하고는, 전술된 임의의 구성을 가질 수 있다. 감지층과 핀형층 자화 벡터의 상대적 방향은 GMR 장치의 평면 내 저항에 영향을 미친다.
도 11을 참조하면, MRAM 장치(810)는 다수 비트 메모리 셀(814)의 저항성 크로스 포인트 어레이(resistive cross point array)(812)를 포함한다. 메모리 셀(814)은 행과 열로 정렬되는데, 행은 x 방향으로 전개되고 열은 y 방향으로 전개된다. MRAM 장치(810)의 도면을 간단하게 하기 위하여 비교적 적은 수의 메모리 셀(814)만을 도시하고 있다. 실제로, 임의 사이즈의 어레이라도 이용될 수 있다.
워드 라인(816)으로서 기능하는 트레이스는 어레이(812)의 한쪽 측면 상 평면에서 x 방향을 따라 전개된다. 비트 라인(818)으로서 기능하는 트레이스는 어레이(812)의 인접 측면 상 평면에서 y 방향으로 전개된다. 어레이(812)의 각 행마다 하나의 워드 라인(816)이 있을 수 있고 어레이(812)의 각 열마다 하나의 비트 라인(818)이 있을 수 있다. 각 메모리 셀(814)은 워드 라인과 비트 라인의 크로스 포인트에 배치된다. MRAM 장치(812)는 판독 동작 동안 선택된 메모리 셀의 저항 상태를 감지하고 기록 동작 동안 선택된 워드 및 비트 라인으로 기록 전류를 공급하는 판독/기록 회로(read/write circuit)(도시되지 않음)를 포함한다.
어레이(812)의 제 1 및 제 2 터널 접합간 포화보자력 차이는 스위칭 분포(switching distribution)(즉, 얼마나 균일하게 스위칭하는가)에 의존할 것이다. 분포가 클수록 어레이(812) 내의 제 1 자기 터널 접합의 평균 포화보자력(HcAVE1)과 어레이(812) 내의 제 2 자기 터널 접합의 평균 포화보자력(HcAVE2) 간 차이가 더 커질 것이다. 예컨대, 5 Oe의 분포에서 제 1 자기 터널 접합의 평균 포화보자력이 HcAVE1= 10 Oe이고, 5 Oe의 분포에서 제 2 자기 터널 접합의 평균 포화보자력이 HcAVE2= 20 Oe라면, 일부 메모리 셀은 제 1 및 제 2가지 터널 접합간 차이를 구별할 수 없을 것이다. 그러므로, 제 2 자기 터널 접합에 대하여 더 높은 평균 포화보자력(HcAVE2)이 이용될 것이다.
도 12는 서로 다른 물질로 이루어진 자기 저항성 장치를 구비한 다수 비트 메모리 셀을 포함하는 MRAM 장치의 제조 과정을 나타내고 있다. 워드 라인이 웨이퍼(wafer) 상에 형성(910)되고, 제 1 자기 메모리 층 스택이 워드 라인 상에 형성(912)된다. 비자기 도전성 분리층이 자기 메모리 층 스택 상에 증착(914)된다.
제 2 자기 메모리 층 스택이 분리층 상에 형성(916)된다. 제 2 스택의 감지층은 제 1 스택의 감지층과 다른 물질로 구성되고 다른 두께를 갖는다.
제 1 및 제 2 스택은 비트로 패터닝(918)되고, 비트간 갭(gap)은 절연 물질로 충전(920)된다. 패터닝된 제 2 스택 상에 비트 라인이 형성(922)된다.
도 13은 각기 다른 사이즈 및/또는 형상의 자기 저항성 장치를 구비한 다수 비트 메모리 장치를 포함하는 MRAM 장치의 제조 과정을 도시하고 있다. 웨이퍼 상에 워드 라인이 형성(1010)되고, 워드 라인 상에 제 1 자기 메모리 층이 형성(1012)되고, 제 1 자기 메모리 층 상에 분리층이 증착(1014)되고, 분리층 상에 제 2 자기 메모리 층이 형성(1016)된다. 제 1 스택의 층들은 제 2 스택의 층들과 동일한 구성을 가질 수 있다.
첫 번째 마스크 단계는 제 1 및 제 2 스택을 제 1 사이즈 및/또는 형상으로 패터닝(1018)하고, 두 번째 마스크 단계는 적어도 제 2 스택의 감지층을 제 2 사이즈 및/또는 형상으로 재패터닝(1020)한다. 비트간 갭이 절연 물질로 충전(1022)되고, 비트 라인이 패터닝된 제 2 스택 상에 형성(1024)된다.
메모리 셀은 전술된 핀형층으로 제한되지 않는다. 다른 유형의 메모리 셀은 합성 강자성 핀형층을 포함할 수 있다. 이러한 메모리 셀의 구조는 도 1에 도시된 것과 유사하며, 다만 분리층(27)이 루테늄, 레늄(Re), 로듐(Rh), 또는 구리 등의 물질로 이루어지고, 두 핀형층(16, 22)간에 자기 교환 결합을 가능하게 하는 두께를 갖는다는 점이 다르다. 두 핀형층(16, 22)의 자화 벡터간 교환 결합은 매우 강하다.
메모리 셀은 자기 터널 접합 및 GMR 장치로 제한되지 않는다. 다른 유형의 자기 메모리 소자, 예컨대 거대 자기 저항성(colossal magneto-resistive; CMR) 소자 등이 이용될 수 있다.
본 발명에 따른 MRAM 장치는 광범위한 애플리케이션에 이용될 수 있다. 예컨대, DRAM, SDRAM, 플래시, 기타 컴퓨터 내부의 고속 단기 메모리를 대체할 수 있다. 컴퓨터 내에서 장기 데이터 저장을 위하여 이용될 수도 있다. MRAM 장치는 하드 드라이브 및 기타 통상적 장기 데이터 저장 장치에 비하여 많은 이점(예컨대, 더 빠른 속도, 더 작아진 사이즈)을 제공한다. 본 발명에 따른 MRAM 장치는 디지털 이미지의 장기 저장을 위하여 디지털 카메라 내부에서 이용될 수도 있다.
본 발명은 앞서 설명된 특정 실시예로 제한되지 않는다. 다만, 본 발명은다음의 청구범위에 따라서 정의될 뿐이다.
Claims (10)
- 직렬로 연결된 제 1 및 제 2 자기 저항성 장치(magneto-resistive device)(12, 14)를 포함하는 자기 메모리 셀(magnetic memory cell(10)로서,상기 제 1 자기 저항성 장치(12)는 제 1 감지층(sense layer)(18)을 포함하고, 상기 제 2 자기 저항성 장치(14)는 제 2 감지층(14)을 포함하며, 상기 제 1 및 제 2 감지층(18, 24)은 서로 다른 포화보자력(coercivity)(L1, L2)을 가지는자기 메모리 셀(10).
- 제 1 항에 있어서,상기 제 1 및 제 2 장치(12, 14)는 자기 터널 접합(magnetic tunnel junction)인자기 메모리 셀(10).
- 제 2 항에 있어서,상기 제 1 자기 터널 접합(12)은 제 1 감지층(18)과 제 1 핀형층(pinned layer)(16)을 포함하고, 상기 제 2 자기 터널 접합(14)은 제 2 감지층(24)과 제 2 핀형층(22)을 포함하는자기 메모리 셀(10).
- 제 2 항에 있어서,상기 제 1 및 제 2 장치(712, 714)의 상기 감지층(718, 724)은 서로 연속되고, 상기 감지층(718, 724)은 비자기 물질(non-magnetic material)(713)에 의하여 분리되는자기 메모리 셀(10).
- 제 2 항에 있어서,상기 제 1 및 제 2 자기 터널 접합(612, 624)은 핀형층(616)을 공유하는자기 메모리 셀(10).
- 제 1 항에 있어서,상기 제 1 및 제 2 장치에서 상기 감지층(412/414, 512/514)은 서로 다른 형상(shape)을 가지는자기 메모리 셀(10).
- 제 1 항에 있어서,상기 제 1 및 제 2 장치에서 상기 감지층(212/214, 312/314, 412/414)은 서로 다른 사이즈를 가지는자기 메모리 셀(10).
- 제 1 항에 있어서,상기 제 1 및 제 2 장치(112, 114)의 상기 감지층(118, 124)은 서로 다른 두께를 가지는자기 메모리 셀(10).
- 제 1 항에 있어서,상기 제 1 및 제 2 장치(12, 14)에서 상기 감지층(18, 24)은 서로 다른 물질로 이루어진자기 메모리 셀(10).
- 제 1 항에 있어서,상기 제 1 및 제 2 장치(12, 14)는 식별할 수 있을 만큼 서로 다른 델타 저항(delta resistance)을 가지며, 이에 의하여 상기 메모리 셀은 적어도 4개의 식별할 수 있는 논리 상태(logic state)를 가지는자기 메모리 셀(10).
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/925,755 | 2001-08-09 | ||
| US09/925,755 US6911710B2 (en) | 2000-03-09 | 2001-08-09 | Multi-bit magnetic memory cells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030014652A true KR20030014652A (ko) | 2003-02-19 |
| KR100893852B1 KR100893852B1 (ko) | 2009-04-17 |
Family
ID=25452182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020046840A KR100893852B1 (ko) | 2001-08-09 | 2002-08-08 | 자기 메모리 셀 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6911710B2 (ko) |
| EP (1) | EP1286354A1 (ko) |
| JP (1) | JP2003124446A (ko) |
| KR (1) | KR100893852B1 (ko) |
| CN (1) | CN1405777A (ko) |
| TW (1) | TW594725B (ko) |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911710B2 (en) * | 2000-03-09 | 2005-06-28 | Hewlett-Packard Development Company, L.P. | Multi-bit magnetic memory cells |
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- 2002-08-07 EP EP02255521A patent/EP1286354A1/en not_active Withdrawn
- 2002-08-08 JP JP2002231235A patent/JP2003124446A/ja not_active Withdrawn
- 2002-08-08 KR KR1020020046840A patent/KR100893852B1/ko active IP Right Grant
- 2002-08-09 CN CN02128645A patent/CN1405777A/zh active Pending
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- 2003-10-30 US US10/697,172 patent/US6862212B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003124446A (ja) | 2003-04-25 |
| TW594725B (en) | 2004-06-21 |
| US20040090844A1 (en) | 2004-05-13 |
| EP1286354A1 (en) | 2003-02-26 |
| CN1405777A (zh) | 2003-03-26 |
| US20020036331A1 (en) | 2002-03-28 |
| KR100893852B1 (ko) | 2009-04-17 |
| US6862212B2 (en) | 2005-03-01 |
| US6911710B2 (en) | 2005-06-28 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment | ||
| FPAY | Annual fee payment | ||
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