JP2013020694A5 - - Google Patents

Claims (25)

1. 不揮発性メモリ装置の消去方法において、
   複数のメモリセルへ消去電圧を供給する段階と、
   前記複数のメモリセルのワードラインで読出し電圧によって読出し動作を遂行する段階と、
   前記複数のメモリセルのワードラインの少なくとも１つのワードラインで消去検証電圧を利用して消去検証動作を遂行する段階と、を含み、
   前記消去検証電圧は前記読出し電圧より低い消去方法。
2. 前記読出し電圧は各々のワードラインへ印加される１つ又はその以上のレベルを有する電圧を含む請求項１に記載の消去方法。
3. 前記読出し電圧は前記ワードラインへ印加される単一レベルの電圧を含む請求項１に記載の消去方法。
4. 前記消去検証電圧は前記複数のメモリセルの前記ワードラインの対応するワードラインによって可変され、
   前記可変される消去検証電圧は前記読出し電圧より低い請求項１に記載の消去方法。
5. 前記読出し電圧は前記複数のメモリセルのプログラム状態の閾値電圧より高い請求項１に記載の消去方法。
6. 前記複数のメモリセルは少なくとも１つのダミーセル及び１つ又はその以上の通常メモリセルを含み、
   前記読出し動作及び消去検証動作の時に、前記少なくとも１つのダミーセルは前記通常メモリセルへ供給される動作電圧と異なる電圧が供給される請求項１に記載の消去方法。
7. 不揮発性メモリ装置の消去方法において、
   各々複数のメモリセルを有する複数のストリングへ消去電圧を供給する段階と、
   前記複数のストリングのワードラインで読出し電圧によって読出し動作を遂行する段階と、
   前記遂行された読出し動作にしたがって、１つ又はその以上のオフストリングを判別する段階と、
   前記オフストリングを消去検証パスとして処理する段階と、
   前記複数のストリングのワードラインで消去検証電圧によって消去検証動作を遂行する段階と、を含む消去方法。
8. 前記遂行された消去検証動作にしたがって、前記複数のストリングへ調節された消去電圧を供給する段階をさらに含む請求項７に記載の消去方法。
9. 前記複数のストリングは前記読出し動作にしたがって、オフストリング及び非オフストリングと判別され、
   前記消去検証動作は前記オフストリングでビットラインプリチャージ動作が遂行されることを禁止することを含む請求項８に記載の消去方法。
10. 前記オフストリングと非オフストリングとのビットラインへプリチャージ電圧として互に異なる電圧を供給する段階と、
    前記消去検証動作の時に前記複数のストリングのワードラインの各々へ前記消去検証電圧を供給する段階をさらに含む請求項７に記載の消去方法。
11. 前記複数のメモリセルは少なくとも１つのダミーセル及び１つ又はその以上の通常メモリセルを含み、
    前記読出し動作及び前記消去検証動作の時に、前記少なくとも１つのダミーセルは前記通常メモリセルへ供給される動作電圧と異なる電圧が供給される請求項７に記載の消去方法。
12. 基板及び複数のブロックを含み、各ブロックは複数のストリングを含み、各ストリングは複数のメモリセルを含み、前記複数のストリングは前記基板の上に前記基板と垂直になる方向に形成されるメモリセルアレイと、
    前記複数のストリングのワードラインへ読出し電圧を印加して読出し動作を遂行する制御部と、
    前記読出し動作の時に判別される前記複数のストリングの中で１つ又はその以上のオフストリングの情報を格納するページバッファ部と、を含み、
    前記制御部は前記複数のストリングのワードラインの少なくとも１つのワードラインへ消去検証電圧を印加して消去検証動作を遂行し、前記消去検証電圧は前記読出し電圧より低い不揮発性メモリ装置。
13. 前記複数のストリング各々の前記複数のメモリセルは互に異なる大きさを有し、隣接するストリングは特定距離くらい離隔される請求項１２に記載の不揮発性メモリ装置。
14. 前記制御部は前記読出し動作にしたがって、前記ストリングの中で第１オフストリングを判別し、前記消去検証動作にしたがって、第２オフストリングを判別し、
    前記制御部は前記第１及び第２オフストリングで調節された消去電圧によって消去動作を遂行する請求項１２に記載の不揮発性メモリ装置。
15. 前記制御部は前記オフストリング及び非オフストリングを含む前記ストリングで第１消去電圧によって消去動作を遂行した後、前記非オフストリングで消去検証動作を遂行する請求項１２に記載の不揮発性メモリ装置。
16. 前記制御部は前記消去検証動作にしたがって、前記オフストリングで調節された消去電圧にその他の消去動作を遂行する請求項１５に記載の不揮発性メモリ装置。
17. 前記制御部は選択されたストリングが消去フェイルストリングを表すオフストリングであると判別される時、前記消去検証動作にしたがって、前記選択されたストリングでその他の消去動作が遂行されるように制御する請求項１２に記載の不揮発性メモリ装置。
18. メモリシステムの動作方法において、
    基板及び複数のブロックを含み、各ブロックは複数のストリングを含み、各ストリングは複数のメモリセルを含み、前記複数のストリングは前記基板の上に前記基板と垂直になる方向に形成されるメモリセルアレイを含む不揮発性メモリ装置で消去動作を遂行するコマンドを制御器で生成する段階と、
    前記生成されたコマンドにしたがって、前記不揮発性メモリ装置で消去動作を遂行する段階と、を含み、
    前記消去動作は、
    前記複数のストリングで消去動作を遂行する段階と、
    前記複数のストリングのワードラインへ読出し電圧を印加して読出し動作を遂行する段階と、
    前記遂行された読出し動作にしたがって、１つ又はその以上のストリングをオフストリングと判別する段階と、
    前記オフストリングを消去検証パスとして処理する段階と、
    前記複数のストリングの前記ワードラインへ消去検証電圧を印加して消去検証動作を遂行する段階と、を含み、
    前記消去検証電圧は前記読出し電圧より低い動作方法。
19. 前記消去検証パスとして処理する段階は前記オフストリングで前記消去検証動作が遂行されることを禁止する段階を含む請求項１８に記載の動作方法。
20. 前記オフストリングへ第２消去電圧を印加して第２消去動作を遂行する段階をさらに含む請求項１８に記載の動作方法。
21. 前記読出し動作は前記消去動作と前記消去検証動作との間に遂行されない請求項１８に記載の動作方法。
22. 前記消去検証動作は前記オフストリングで遂行されない請求項１８に記載の動作方法。
23. 前記不揮発性メモリ装置から前記制御器へ前記消去動作にしたがう第１応答信号を伝送する段階と、
    前記不揮発性メモリ装置が第２消去動作を遂行するように制御する第２コマンドを前記制御器から生成する段階と、
    前記不揮発性メモリ装置から前記第２消去動作にしたがう第２応答信号を伝送し、前記制御器が前記第１応答信号及び第２応答信号にしたがって、バッドブロックを判別するエラープロセスを遂行する段階と、を含む請求項１８に記載の動作方法。
24. 前記消去動作の完了にしたがって、前記制御器へ前記オフストリングの情報を伝送し、前記制御器が前記伝送された情報によって以前の情報を更新する段階をさらに含む請求項１８に記載の動作方法。
25. 前記オフストリングの情報を前記制御器へ伝送する段階と、
    前記不揮発性メモリ装置へ読出しコマンドを伝送して前記ストリングからデータを読み出す第２読出し動作を遂行する段階と、
    前記オフストリングの情報及び前記読出しデータにしたがって、エラーを訂正する段階と、をさらに含む請求項１８に記載の動作方法。