JP2013518359A5

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Publication number: JP2013518359A5
Application number: JP2012551286A
Authority: JP
Filing date: 2011-01-27
Publication date: 2014-02-27
Anticipated expiration: 2031-01-27

Description

次に、より高速のプログラミングおよび電力消費の節減を可能にするために使用されうるメモリシステムの一例を説明する。図１は、１つの行／列デコーダと読み出し／書き込み回路とを利用する不揮発性記憶システムのブロック図である。図は、一実施例について、１ページの記憶素子を並列に読み出し又はプログラムするための読み出し／書き込み回路を有するメモリデバイス１９９を示す。メモリデバイス１９９は、１つ以上のメモリダイ１９８を含んでいてもよい。メモリダイ１９８は、記憶素子１５５の２次元メモリアレイと、制御回路１１０、及び、読み出し／書き込み回路１６５を含む。メモリアレイ１５５については図４と関連付けてさらに説明する。

一実施形態では、記憶素子のアレイは、３次元であってもよい。メモリアレイ１５５は、行デコーダ１３０を介したワードラインと、列デコーダ１６０を介したビットラインによってアドレス指定可能である。読み出し／書き込み回路１６５は、複数のセンスブロック１００を含んでおり、１ページの記憶素子を並列に読み出し又はプログラムすることを許容する。典型的には、コントローラ１５０は、１つ以上のメモリダイ１９８のような同じメモリデバイス１９９（例えば、取り外し可能なストレージカード）内に含まれる。命令及びデータは、ライン１２０を介して、ホストとコントローラ１５０の間で転送され、また、ライン１１８を介して、コントローラと１つ以上のメモリダイ１９８の間で転送される。

図８ｃは、接続された記憶素子の目標データ状態に応じた各ラッチのビット値であって、Ａ状態記憶素子のＶｔｈが目標検証レベルＶｖａをパスした後のものを示す。ＵＤＬビットは、破線のボックスに示されるように、１に反転される。

別の実施形態では、不揮発性記憶システムが、消去状態に保たれる組の第１の部分集合内の記憶素子と、それぞれの目標データ状態にプログラムされる組の第２の部分集合の記憶素子とを含む、１組の不揮発性記憶素子を備える。また、各記憶素子および少なくとも１つの制御回路と関連付けられたデータラッチも提供される。少なくとも１つの制御回路が、（ａ）書き込みデータに基づいて、第１の部分集合内の記憶素子と関連付けられたデータラッチ内、および第２の部分集合内の記憶素子と関連付けられたデータラッチ内でデータを構成し、（ｂ）第１の部分集合内の記憶素子を禁止し、第２の部分集合内の記憶素子をプログラムし、プログラムされたときに第２の部分集合内の記憶素子の進捗に基づいて、第２の部分集合内の記憶素子の関連付けられたデータラッチを更新し、（ｃ）自身のそれぞれの目標データ状態に達していない記憶素子数が第２の部分集合内の記憶素子の最大数に満たず、その結果、第２の部分集合内の記憶素子のプログラミングが正常に完了したとみなされると判断し、（ｄ）第２の部分集合内の記憶素子のプログラミングが正常に完了したことを受けて、消去状態と目標データ状態の隣接する状態とを区別する第１の部分集合内の記憶素子に対して読み出し動作を実行することにより、エラーを有する第１の部分集合内の記憶素子の数を判断する。

Claims

不揮発性記憶システム内の１組の記憶素子をプログラムするための方法であって、
書き込みデータに基づいて、消去状態に保たれる組（３００）の第１の部分集合内の記憶素子と関連付けられたデータラッチ（１９４〜１９７）内、およびそれぞれの目標データ状態（Ａ、Ｂ、Ｃ）にプログラムされる組の第２の部分集合内の記憶素子と関連付けられたデータラッチ内のデータを構成するステップと、
前記第２の部分集合内の前記記憶素子をプログラムしている間、前記第１の部分集合内の前記記憶素子を禁止し、前記プログラミング中、前記第２の部分集合内の前記記憶素子の進捗に基づいて前記第２の部分集合内の前記記憶素子の前記関連付けられたデータラッチを更新するステップと、
それぞれの目標データ状態に達していない記憶素子数が前記第２の部分集合内の記憶素子の最大数（ＴＨＲＥＳＨＯＬＤ）に満たず、その結果、前記第２の部分集合内の前記記憶素子の前記プログラミングが正常に完了したとみなされると判断するステップと、
前記第２の部分集合内の前記記憶素子の前記プログラミングの前記正常な完了を受けて、前記消去状態と前記目標データ状態の隣接する状態とを区別する前記第１の部分集合内の前記記憶素子に対して読み出し動作を実行することにより、エラーを有する前記第１の部分集合内の記憶素子の数を判断するステップと、
を備える方法。
エラーを有する前記第１の部分集合内の前記記憶素子の数が十分に多い場合に、前記書き込みデータを復旧させるために復旧動作を実行するステップを備え、
前記復旧動作が、各目標データ状態を区別する前記第２の部分集合内の前記記憶素子に対して追加読み出し動作を実行する、請求項１に記載の方法。
前記第２の部分集合内の前記記憶素子が、前記隣接する状態である第１の目標データ状態（Ａ）と、前記第１の目標データ状態に隣接する第２の目標データ状態（Ｂ）と、前記第２の目標データ状態に隣接する第３の目標データ状態（Ｃ）とを含む、少なくとも３つの目標データ状態にプログラムされ、
前記追加読み出し動作が、前記第２の目標データ状態と前記第３の目標データ状態とを区別し、その後前記第１の目標データ状態と前記第２の目標データ状態とを区別する、
請求項２に記載の方法。
プログラミングを正常に完了した前記第２の部分集合内の各記憶素子が、自身の関連付けられたデータラッチのうちの１つに第１の値を有しており、
前記第１の部分集合内の各記憶素子が、自身の関連付けられたデータラッチのうちの１つにおける前記第１の値とは異なる値によって特定され、
前記エラーを有する前記第１の部分集合内の前記記憶素子の数を判断する前記ステップが、前記第１の部分集合内の各記憶素子の前記関連付けられたデータラッチと前記読み出し動作の結果のうちの一方を使用して論理演算を実行することを含む、
請求項１〜３のいずれか一項に記載の方法。
各記憶素子と関連付けられた前記データラッチが、第１のデータラッチ（ＱＤＬ）と、第２のデータラッチ（ＵＤＬ）と、第３のデータラッチ（ＬＤＬ）とを含み、
前記プログラミングが、前記第２の部分集合内の前記記憶素子のうちの少なくとも一部をオフセット検証レベルおよび目標検証レベルと照合して、前記目標データ状態のうちの少なくとも１つが存在するかどうかを検証することを含み、
前記オフセット検証レベルおよび前記目標検証レベルと照合して、前記目標データ状態のうちの前記少なくとも１つが存在するかどうかが検証される前記第２の部分集合内の前記記憶素子の各々について、前記第１のデータラッチ（ＱＤＬ）が、前記記憶素子が前記オフセット検証レベルに達したかどうかを示し、前記第２のデータラッチ（ＵＤＬ）が上位ページデータを提供し、前記第３のデータラッチ（ＬＤＬ）が下位ページデータを提供し、
前記第１の部分集合内の前記記憶素子の各々について、前記第１のデータラッチが、プログラミングを正常に完了した前記第２の部分集合内の前記記憶素子の前記第１のデータラッチ内の値とは異なる値を有し、
前記エラーを有する前記第１の部分集合内の前記記憶素子の数を判断する前記ステップが、前記第１の部分集合内の前記記憶素子の前記第１のデータラッチと前記読み出し動作の結果とを使用して論理演算を実行することを含む、
請求項１〜４のいずれか一項に記載の方法。
自身のそれぞれの目標データ状態に達していない記憶素子数が前記第２の部分集合内の前記記憶素子の前記最大数に満たないと判断する前記ステップが、前記第２の部分集合内の前記記憶素子の各々に対し、前記データラッチを使用して論理演算を実行することを含む、請求項１〜５のいずれか一項に記載の方法。
前記エラーを有する前記第１の部分集合内の前記記憶素子の数を判断する前記ステップが、前記目標データ状態うちの少なくとも１つの中に存在するものとして読み出される前記第１の部分集合内の前記記憶素子の数を判断するステップを含む、請求項１〜６のいずれか一項に記載の方法。
前記エラーを有する前記第１の部分集合内の前記記憶素子の数を判断する前記ステップが、前記読み出し動作が前記第１の部分集合内の各記憶素子にコントロールゲート電圧を印加するときに非導電性である前記第１の部分集合内の前記記憶素子の数を判断するステップを含み、
前記コントロールゲート電圧が、前記消去状態と前記目標データ状態の前記隣接する状態とを区別するレベルで印加される、請求項１〜７のいずれか一項に記載の方法。
前記第２の部分集合内の前記記憶素子が、少なくとも２ページのデータでプログラムされる、請求項１〜８のいずれか一項に記載の方法。
消去状態に保たれる組の第１の部分集合内の記憶素子と、それぞれの目標データ状態にプログラムされる前記組の第２の部分集合の記憶素子とを含む、１組の不揮発性記憶素子（３００）と、
各記憶素子と関連付けられたデータラッチ（１９４〜１９７）と、
（ａ）書き込みデータに基づいて、前記第１の部分集合内の前記記憶素子と関連付けられた前記データラッチ内、および前記第２の部分集合内の前記記憶素子と関連付けられた前記データラッチ内でデータを構成し、（ｂ）前記第１の部分集合内の前記記憶素子を禁止し、前記第２の部分集合内の前記記憶素子をプログラムし、プログラムされたときに前記第２の部分集合内の前記記憶素子の進捗に基づいて、前記第２の部分集合内の前記記憶素子の前記関連付けられたデータラッチを更新し、（ｃ）自身のそれぞれの目標データ状態に達していない記憶素子が前記第２の部分集合内の前記記憶素子の最大数に満たず、その結果、前記第２の部分集合内の前記記憶素子の前記プログラミングが正常に完了したとみなされると判断し、（ｄ）前記第２の部分集合内の前記記憶素子の前記プログラミングの前記正常な完了を受けて、前記消去状態と、前記目標データ状態の隣接する状態とを区別する前記第１の部分集合内の前記記憶素子に対して読み出し動作を実行することにより、エラーを有する前記第１の部分集合内の記憶素子の数を判断する、少なくとも１つの制御回路（１９２）と、
を備える不揮発性記憶システム。
エラーを有する前記第１の部分集合内の前記記憶素子の前記数が十分に高い場合に、前記少なくとも１つの制御回路が前記書き込みデータを復旧させるために復旧動作を実行し、前記復旧動作が、各目標データ状態を区別する前記第２の部分集合内の前記記憶素子に対して追加読み出し動作を実行する、請求項１０に記載の不揮発性記憶システム。
プログラミングを正常に完了した前記第２の部分集合内の各記憶素子が、自身の関連付けられたデータラッチのうちの１つに第１の値を有しており、
前記第１の部分集合内の前記記憶素子の各々が、自身の関連付けられたデータラッチのうちの１つにおける前記第１の値とは異なる値によって特定され、
前記少なくとも１つの制御回路が、前記第１の部分集合内の前記記憶素子を特定するために、前記第１の部分集合内の各記憶素子の前記関連付けられたデータラッチと前記読み出し動作の結果のうちの前記一方を使用して論理演算を実行する、請求項１０または１１に記載の不揮発性記憶システム。
各記憶素子と関連付けられた前記データラッチが、第１のデータラッチ（ＱＤＬ）と、第２のデータラッチ（ＵＤＬ）と、第３のデータラッチ（ＬＤＬ）とを含み、
前記第２の部分集合内の前記記憶素子をプログラムするために、前記少なくとも１つの制御回路が、前記第２の部分集合内の前記記憶素子のうちの少なくとも一部をオフセット検証レベルおよび目標検証レベルと照合して、前記目標データ状態のうちの少なくとも１つが存在するかどうかを検証し、
前記オフセット検証レベルおよび前記目標検証レベルと照合して、前記目標データ状態のうちの前記少なくとも１つが存在するかどうかが検証される前記第２の部分集合内の前記記憶素子の各々について、前記第１のデータラッチが、前記記憶素子が前記オフセット検証レベルに達したかどうかを示し、前記第２のデータラッチが上位ページデータを提供し、前記第３のデータラッチが下位ページデータを提供し、
前記第１の部分集合内の前記記憶素子の各々について、前記第１のデータラッチが、プログラミングを正常に完了した前記第２の部分集合内の前記記憶素子の前記第１のデータラッチ内の値とは異なる値を有し、かつ、
前記少なくとも１つの制御回路が、前記第１の部分集合内の前記記憶素子を特定するために、第１のデータラッチを使用して論理演算を実行する、
請求項１０〜１２のいずれか一項に記載の不揮発性記憶システム。
前記少なくとも１つの制御回路が、目標データ状態に達していない記憶素子数が前記第２の部分集合内の前記記憶素子の前記最大数に満たないことを検証するために、前記第２の部分集合内の前記記憶素子の各々に対し、前記データラッチを使用して論理演算を実行する、請求項１０〜１３のいずれか一項に記載の不揮発性記憶システム。
前記少なくとも１つの制御回路が、前記エラーを有する前記第１の部分集合内の前記記憶素子の前記数を判断するために、前記目標データ状態のうちの少なくとも１つの中に存在するものとして読み出される前記第１の部分集合内の前記記憶素子の数を判断する、請求項１０〜１４のいずれか一項に記載の不揮発性記憶システム。