TW201447889A - 提供寫入中止保護之寫入序列 - Google Patents

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TW201447889A
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Chris Nga Yee Avila
Gautam Ashok Dusija
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Abstract

在一多階胞(MLC)非揮發性記憶體陣列中，將資料循序指派至一字線之下部頁及上部頁，接著在程式化一後續字線之前一起程式化下部頁及上部頁兩者。使用鎖存器保持資料以一起程式化多個平面之字線直至傳送全部資料。個別地儲存寫入命令之資料之尾端。

Description

提供寫入中止保護之寫入序列
本申請案係關於諸如半導體快閃記憶體之可藉由寫入多個狀態而儲存每胞一個以上位元之可再程式化非揮發性記憶體系統之操作，且更明確言之，係關於將資料程式化於此等記憶體系統中使得在程式化稍後資料期間不危及較早寫入資料之方法。
近來，在多種行動及掌上型裝置中，特別是資訊家電及消費型電子產品中，能夠非揮發性儲存電荷之固態記憶體(尤其呈封裝為一小外觀尺寸的卡之EEPROM及快閃EEPROM之形式)已變成儲存選擇。不同於亦係固態記憶體之RAM(隨機存取記憶體)，快閃記憶體係非揮發性的，且即使在關閉電源之後仍留存其儲存資料。再者，不同於ROM(唯讀記憶體)，快閃記憶體類似於一磁碟儲存裝置係可再寫的。儘管成本較高，快閃記憶體仍愈來愈多地用於大量儲存應用中。
快閃EEPROM類似於EEPROM(電可擦除且可程式化唯讀記憶體)，此係因為其係可擦除且具有寫入或「程式化」至其等之記憶體胞中之新資料之一非揮發性記憶體。其等兩者皆利用一浮動(未連接)導電閘極(以一場效電晶體結構)，其定位於一半導體基板中之一通道區域上方而在源極與汲極區域之間。接著將一控制閘極設置於浮動閘極上方。電晶體之臨限電壓特性受控於留存在浮動閘極上之電荷量。即，對於浮動閘極上之一給定電荷位準，存在必須在電晶體「導通」 以允許其源極與汲極區域之間之傳導之前施加至控制閘極之一對應電壓(臨限值)。諸如快閃EEPROM之快閃記憶體容許同時擦除記憶體胞之整個區塊。
浮動閘極可保持一電荷範圍，且因此可經程式化至一臨限電壓窗內之任何臨限電壓位準。臨限電壓窗之大小係由裝置之最小及最大臨限位準定界，裝置之最小及最大臨限位準繼而對應於可程式化至浮動閘極上之電荷之範圍。臨限窗大體上取決於記憶體裝置之特性、操作條件及歷史。窗內之各相異、可解析臨限電壓位準範圍原則上可用以指定胞之一明確記憶體狀態。
為改良讀取及程式化效能，並行讀取或程式化一陣列中之多個電荷儲存元件或記憶體電晶體。因此，一起讀取或程式化記憶體元件之一「頁」。在現有記憶體架構中，一列通常含有若干交錯頁或其可構成一頁。一起讀取或程式化一頁之全部記憶體元件。
在一常見配置中，個別胞可使用兩個或兩個以上記憶體狀態以儲存資料之一或多個位元。最初，可程式化記憶體胞之一頁而且資料之一「下部頁」由每胞一個位元組成。稍後程式化可藉由在各胞中寫入一額外位元而將資料之一「上部頁」添加於相同胞中。以此方式，亦可將兩個以上位元連續儲存於一些記憶體系統中。在將資料程式化至含有較早寫入資料之胞之情況下，存在較早寫入資料可藉由寫入程式損害使得其不可復原之一危險。例如，若在寫入上部頁資料期間發生一寫入中止，則下部頁資料可無法自記憶體胞復原，此係因為其等處於不反映下部頁位元之一些中間狀態中。在較早寫入資料係來自另一寫入命令之情況下，資料可無法自任何其他源復原(亦即，可不存在其他複本)。通常期望避免在稍後程式化期間危及此資料。
可將一給定寫入命令之資料程式化於一多階胞(MLC)快閃記憶體 中，使得無寫入命令之資料留在具有一未寫入上部頁之一下部頁(其中當執行一後續寫入命令時，該給定寫入命令之資料在上部頁之後續程式化期間可面臨風險(at risk))中。可將資料循序指派至字線，而且填充各字線中之下部頁及上部頁兩者。在一特定寫入命令之資料之末端，若存在小於一全字線(例如，僅下部頁)之一尾端(tail-end)，則將此尾端儲存於一交替位置中，因此避免將任何資料儲存於記憶體陣列之主要部分中之一部分填充字線中。在多平面記憶體中，可將資料指派至各平面之字線(各字線之下部頁及上部頁兩者)。接著可以下部頁及上部頁資料並行地一起程式化全部平面。
程式化一多階胞(MLC)記憶體陣列之一方法之一實例包含：判定待儲存之資料是否足以填充一字線之一下部頁及一上部頁；若待儲存之資料足以填充該字線之下部頁及上部頁，則一起程式化下部頁及上部頁而在下部頁之程式化與上部頁之程式化之間不將其他資料程式化至任何其他字線；且若待儲存之資料不足以填充該字線之下部頁及上部頁，則將資料程式化於除該字線外之一交替位置處。
字線可在一第一擦除區塊中且交替位置可在一第二擦除區塊中。若在一起程式化下部頁及上部頁之後待儲存之剩餘資料足以填充一額外字線之一下部頁及一上部頁，則可一起程式化該額外字線之下部頁及上部頁而不將其他資料程式化至任何其他字線。可針對複數個額外字線執行判定，在待儲存之資料足以填充該複數個額外字線之各者之下部頁及上部頁之情況下，該複數個額外字線之各者一起程式化其下部頁及其上部頁而在其下部頁之程式化與其上部頁之程式化之間不將其他資料程式化至任何其他字線。若待儲存之剩餘資料不足以填充額外字線之下部頁及上部頁，則可將資料程式化至交替位置。MLC記憶體可係具有垂直於一基板延伸之NAND串之一3-D NAND記憶體。
程式化一多平面多階胞(MLC)記憶體陣列之一方法之一實例包含：接收待儲存於多平面MLC記憶體陣列之複數個平面中之複數個資料單元；依以下預定順序指派該複數個資料單元以用於儲存：第一平面、第一字線、下部頁；隨後，第一平面、第一字線、上部頁；隨後，第二平面、第一字線、下部頁；隨後，第二平面、第一字線、上部頁；且隨後，一起程式化第一平面及第二平面之第一字線之下部頁及上部頁而不介入第一平面及第二平面之任何其他字線之程式化。
可依預定順序鎖存資料單元，直至可回應於指示應一起執行程式化之一命令而一起程式化第一平面及第二平面之第一字線之下部頁及上部頁。複數個平面可包含一第三平面及一第四平面，且在第二平面、第一字線、上部頁之後，預定順序可如下延伸：第三平面、第一字線、下部頁；隨後，第三平面、第一字線、上部頁；隨後，第四平面、第一字線、下部頁；且隨後，第四平面、第一字線上部頁。可一起程式化第一、第二、第三及第四平面之第一字線之上部頁及下部頁而不介入第一、第二、第三及第四平面之任何其他字線之程式化。可依以下順序指派複數個資料單元之額外資料單元以在該複數個平面中儲存於該複數個平面之一或多個後續字線中：第一平面、下部頁；隨後，第一平面、上部頁；隨後，第二平面、下部頁；且隨後，第二平面、上部頁。待儲存之複數個資料單元可以指派至一下部頁之一或多個單元結束，且可將指派至該下部頁之該一或多個單元程式化於除該下部頁外之一交替位置中。可使用單階胞(SLC)程式化將指派至該下部頁之該一或多個單元程式化於交替位置中。
一多平面多階胞(MLC)記憶體陣列之一實例包含：第一複數個字線，其等用於儲存足夠大以佔用一個別字線之一上部頁及一下部頁兩者之寫入命令資料之部分；及第二複數個字線，其等用於儲存過小而無法佔用一個別字線之一上部頁及一下部頁兩者之寫入命令資料之部 分。
多平面MLC記憶體可包含複數個鎖存器以保持上部頁資料及下部頁資料兩者以一起程式化至第一複數個字線之一個別字線。第二複數個字線可以與用於將資料儲存於第一複數個字線中之格式不同之一格式儲存寫入命令資料之部分。多平面MLC記憶體可形成於複數個記憶體晶粒上，且各晶粒可含有第一複數個字線之一些字線及第二複數個字線之一些字線。記憶體可係包含以垂直於一基板之一方向延伸之記憶體胞串之一三維記憶體。
本發明之各種態樣、優點、特徵及實施例包含於以下本發明之例示性實例之描述中，應結合隨附圖式理解該描述。出於全部目的，本文中參考之全部專利、專利申請案、論文、其他公開案、文獻及物品皆以其全文引用的方式併入本文中。就術語定義或使用在所併入之公開案、文獻或物品之任一者與本申請案之間之任何不一致性或衝突而言，本申請案之術語之定義或使用應佔優勢。
10‧‧‧記憶體胞/記憶體電晶體
14‧‧‧源極
16‧‧‧汲極
20‧‧‧電荷儲存單元
30‧‧‧控制閘極
32‧‧‧控制閘極
34‧‧‧源極線
36‧‧‧位元線
42‧‧‧字線
44‧‧‧選擇線
50‧‧‧NAND串
54‧‧‧源極端子
56‧‧‧汲極端子
60‧‧‧頁/胞頁
80‧‧‧主機
90‧‧‧記憶體系統
100‧‧‧控制器
110‧‧‧介面電路
120‧‧‧處理器
122‧‧‧ROM(唯讀記憶體)
124‧‧‧可程式化非揮發性記憶體
130‧‧‧RAM(隨機存取記憶體)
151‧‧‧交替位置
153‧‧‧記憶體陣列
155‧‧‧主要部分
210‧‧‧NAND記憶體胞陣列/記憶體陣列
212‧‧‧感測放大器
214‧‧‧鎖存器
401‧‧‧交替位置
403‧‧‧主部分
405‧‧‧記憶體陣列
501‧‧‧命令
503‧‧‧讀取
505‧‧‧傳送
507‧‧‧寫入命令
509‧‧‧傳送
511‧‧‧寫入
513‧‧‧命令
515‧‧‧傳送
517‧‧‧程式化
521‧‧‧命令
523‧‧‧傳送
525‧‧‧程式化
527‧‧‧命令
529‧‧‧傳送
531‧‧‧程式化
533‧‧‧命令
535‧‧‧傳送
537‧‧‧程式化
539‧‧‧命令
541‧‧‧傳送
543‧‧‧程式化
551‧‧‧命令
553‧‧‧傳送
555‧‧‧程式化
Q1至Q4‧‧‧電荷
ID‧‧‧源極-汲極電流
VCG‧‧‧控制閘極電壓
IREF‧‧‧參考電流
M1至Mn‧‧‧記憶體電晶體
S1‧‧‧選擇電晶體/源極選擇電晶體
S2‧‧‧選擇電晶體/汲極選擇電晶體
vV1‧‧‧驗證位準
vV2‧‧‧驗證位準
vV3‧‧‧驗證位準
rV1‧‧‧讀取分界臨限值
rV2‧‧‧讀取分界臨限值
rV3‧‧‧讀取分界臨限值
圖1示意性地圖解說明適合於實施本發明之一記憶體系統之主要硬體組件。
圖2示意性地圖解說明一非揮發性記憶體胞。
圖3圖解說明浮動閘極在固定汲極電壓可在任一時間選擇性儲存之四個不同電荷Q1至Q4之源極-汲極電流ID與控制閘極電壓VCG之間之關係。
圖4A示意性地圖解說明組織成一NAND串之一記憶體胞串。
圖4B圖解說明由諸如圖4A中展示之NAND串50構成之一NAND記憶體胞陣列210之一實例。
圖5圖解說明並行感測或程式化之組織成NAND組態之一記憶體胞頁。
圖6圖解說明程式化4狀態記憶體胞之一群體之一實例。
圖7A至圖7C圖解說明程式化運用一給定2位元碼編碼之4狀態記憶體之一實例。
圖8展示一三維NAND快閃記憶體陣列之一實例。
圖9展示將資料指派至字線之下部頁及上部頁之一方案之一實例。
圖10展示將資料指派至字線之下部頁及上部頁之一方案之另一實例。
圖11展示將一特定寫入命令之資料之尾端儲存於一交替位置中之一實例。
圖12展示將一寫入命令之資料指派至一多平面記憶體陣列中之字線之下部頁及上部頁之一方案之一實例。
圖13圖解說明可如何將一特定寫入命令之資料指派至一多平面記憶體陣列中之字線之下部頁及上部頁。
圖14圖解說明不同寫入命令之資料之尾端在一交替位置中之儲存。
圖15A至圖15C係圖解說明程式化一寫入命令之資料之不同方案之時序圖。
記憶體系統
圖1示意性地圖解說明適合於實施本發明之一記憶體系統之主要硬體組件。記憶體系統90通常透過一主機介面運用一主機80操作。記憶體系統通常呈一記憶卡或一嵌入式記憶體系統之形式。記憶體系統90包含一記憶體102，該記憶體102之操作受控於一控制器100。記憶體102包括分佈在一或多個積體電路晶片上方之一或多個非揮發性記憶體胞陣列。控制器100可包含介面電路110、一處理器120、ROM (唯讀記憶體)122、RAM(隨機存取記憶體)130、可程式化非揮發性記憶體124及額外組件。控制器通常形成為一ASIC(特殊應用積體電路)，且包含於此一ASIC中之組件大體上取決於特定應用。
實體記憶體結構
圖2示意性地圖解說明一非揮發性記憶體胞。記憶體胞10可由具有一電荷儲存單元20(諸如一浮動閘極或一介電層)之一場效電晶體實現。記憶體胞10亦包含一源極14、一汲極16及一控制閘極30。
現今使用許多商業上成功的非揮發性固態記憶體裝置。此等記憶體裝置可採用不同類型的記憶體胞，各類型具有一或多個電荷儲存元件。
典型非揮發性記憶體胞包含EEPROM及快閃EEPROM。美國專利第5,595,924號中給出EEPROM胞之實例及製造EEPROM胞之方法。美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號、第5,661,053號、第5,313,421號及第6,222,762號中給出快閃EEPROM胞之實例、快閃EEPROM胞在記憶體系統中之使用及製造快閃EEPROM胞之方法。特定言之，美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述運用NAND胞結構之記憶體裝置之實例。再者，Eitan等人之「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters，2000年11月，第21卷，第11期，第543至545頁)，及美國專利第5,768,192號及第6,011,725號中已描述利用介電儲存元件之記憶體裝置之實例。
實際上，當將一參考電壓施加至控制閘極時，通常藉由感測跨一胞之源極電極及汲極電極之傳導電流來讀取該胞之記憶體狀態。因此，對於一胞之浮動閘極上之各給定電荷，可偵測相對於一固定參考控制閘極電壓之一對應傳導電流。類似地，可程式化至浮動閘極上之電荷之範圍界定一對應臨限電壓窗或一對應傳導電流窗。
或者，代替偵測一分割電流窗之中之傳導電流，可針對受測試之一給定記憶體狀態而在控制閘極處設定臨限電壓且偵測傳導電流是否低於或高於一臨限電流(胞讀取參考電流)。在一實施方案中，藉由檢查傳導電流透過位元線之電容放電之速率而完成傳導電流相對於一臨限電流之偵測。
圖3圖解說明浮動閘極可在任一時間選擇性儲存之四個不同電荷Q1至Q4之源極-汲極電流ID與控制閘極電壓VCG之間之關係。在固定汲極電壓偏壓之情況下，四個ID對VCG實線曲線表示可程式化於一記憶體胞之一浮動閘極上之四個可能電荷位準，其等分別對應於四個可能記憶體狀態。作為一實例，胞之一群體之臨限電壓窗可在自0.5V至3.5V之範圍內。可藉由將臨限窗分割成各自0.5V之間隔中之區域而對七個程式化記憶體狀態「0」、「1」、「2」、「3」、「4」、「5」、「6」及一擦除狀態(未展示)進行分界(demarcate)。例如，若如所展示般使用2μA之一參考電流IREF，則可將運用Q1程式化之胞視為處於一記憶體狀態「1」中，此係由於其曲線與IREF相交於藉由VCG=0.5V及1.0V分界之臨限窗之區域中。類似地，Q4處於一記憶體狀態「5」中。
如自上文描述可見，使一記憶體胞儲存之狀態愈多，其臨限窗劃分愈精細。例如，一記憶體裝置可包含具有在自-1.5V至5V之範圍內之一臨限窗之記憶體胞。此提供6.5V之一最大寬度。若記憶體胞應儲存16個狀態，則各狀態可佔用臨限窗中之自200mV至300mV。此在程式化及讀取操作中將需要更高精度以便能夠達成所需解析度。
圖4A示意性地圖解說明組織成一NAND串之一記憶體胞串。一NAND串50由一系列記憶體電晶體M1、M2、...Mn(例如，n=4、8、16或更高)組成，該等記憶體電晶體藉由其等之源極及汲極菊鏈連接 (daisy-chained)。一對選擇電晶體S1、S2分別控制記憶體電晶體鏈經由NAND串之源極端子54及汲極端子56至外界之連接。在一記憶體陣列中，當源極選擇電晶體S1導通時，源極端子耦合至一源極線(參見圖4B)。類似地，當汲極選擇電晶體S2導通時，NAND串之汲極端子耦合至記憶體陣列之一位元線。鏈中之各記憶體電晶體10充當一記憶體胞。其具有一電荷儲存元件20以儲存給定量之電荷以便表示一期望記憶體狀態。各記憶體電晶體之一控制閘極30容許控制讀取及寫入操作。如圖4B中將見，一列NAND串之對應記憶體電晶體之控制閘極30皆連接至相同字線。類似地，選擇電晶體S1、S2之各者之一控制閘極32提供分別經由NAND串之源極端子54及汲極端子56對NAND串之存取之控制。同樣地，一列NAND串之對應選擇電晶體之控制閘極32皆連接至相同選擇線。
當在程式化期間讀取或驗證一NAND串內之一定址記憶體電晶體10時，對其控制閘極30供應以一適當電壓。同時，NAND串50中之其餘未定址記憶體電晶體藉由在其等之控制閘極上施加充分電壓而完全導通。以此方式，自個別記憶體電晶體之源極至NAND串之源極端子54且同樣針對個別記憶體電晶體之汲極至胞之汲極端子56有效地建立一導電路徑。美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述具有此等NAND串結構之記憶體裝置。
圖4B圖解說明由諸如圖4A中展示之NAND串50構成之一NAND記憶體胞陣列210之一實例。沿著NAND串之各行，一位元線(諸如位元線36)耦合至各NAND串之汲極端子56。沿著NAND串之各庫，一源極線(諸如源極線34)耦合至各NAND串之源極端子54。再者，沿著NAND串之一庫中之一列記憶體胞，控制閘極連接至一字線(諸如字線42)。沿著NAND串之一庫中之一列選擇電晶體，控制閘極連接至一選擇線(諸如選擇線44)。可藉由NAND串之一庫之字線及選擇線上 之適當電壓定址NAND串之該庫中之一整列記憶體胞。
圖5圖解說明並行感測或程式化之組織成NAND組態之記憶體胞之一頁。圖5本質上展示圖4B之記憶體陣列210中之NAND串50之一庫，其中如圖4A中明確展示各NAND串之細節。一實體頁(諸如頁60)係經啟用以並行感測或程式化之一群組記憶體胞。此藉由感測放大器212之一對應頁完成。將感測結果鎖存在一組對應鎖存器214中。各感測放大器可經由一位元線耦合至一NAND串。藉由共同連接至一字線42之頁之胞之控制閘極啟用該頁，且可藉由可經由一位元線36存取之一感測放大器來存取各胞。作為一實例，當分別感測或程式化胞頁60時，連同位元線上之適當電壓而分別將一感測電壓或一程式化電壓施加至共同字線WL3。
記憶體之實體組織
快閃記憶體與其他類型的記憶體之間之一重要差異在於必須自擦除狀態程式化一胞。即首先必須清空浮動閘極之電荷。接著，程式化將所要量之電荷添加回至浮動閘極。不支援自浮動閘極移除電荷之一部分而使其自一更大程度的(more)程式化狀態到一較小程度的(lesser)程式化狀態。此意謂更新資料無法覆寫現有資料且必須寫入至一先前未寫入位置。
此外，擦除係用以自浮動閘極清空全部電荷且大體上需要可觀的時間。出於該原因，逐胞乃至逐頁擦除將係麻煩的及非常緩慢的。實際上，將記憶體胞陣列劃分成記憶體胞之大量區塊。如快閃EEPROM系統所常見，區塊係擦除之單位。即，各區塊含有一起擦除之最小數目個記憶體胞。雖然將大量胞彙總於一區塊中以並行擦除將改良擦除效能，但大的區塊大小亦需要處置較大量更新資料及過時資料。
通常將各區塊劃分成大量實體頁。一邏輯頁係程式化或讀取之 一單位，該單位含有等於一實體頁中之胞之數目之若干位元。在每胞儲存一個位元之一記憶體中，一實體頁儲存一個邏輯頁之資料。在每胞儲存兩個位元之記憶體中，一實體頁儲存兩個邏輯頁。因此儲存於一實體頁中之邏輯頁之數目反映每胞儲存之位元之數目。在一實施例中，可將個別頁劃分成片段，且該等片段可含有在一基本程式化操作時同時寫入之最少數目個胞。通常將一或多個邏輯頁之資料儲存於一列記憶體胞中。一頁可儲存一或多個區段。一區段包含使用者資料及附加項資料。
全部位元(All-bit)，全序列MLC程式化
圖6(0)至圖6(2)圖解說明程式化4狀態記憶體胞之一群體之一實例。圖6(0)圖解說明可程式化至分別表示記憶體狀態「0」、「1」、「2」及「3」之臨限電壓之四個相異分佈中之記憶體胞之群體。圖6(1)圖解說明一擦除記憶體之「擦除」臨限電壓之初始分佈。圖6(2)圖解說明在已程式化許多記憶體胞之後之記憶體之一實例。本質上，一胞最初具有一「擦除」臨限電壓且程式化將使其移動至一較高值而至藉由驗證位準vV1、vV2及vV3分界之三個區之一者中。以此方式，可將各記憶體胞程式化至三個程式化狀態「1」、「2」及「3」之一者或保持未程式化而處於「擦除」狀態中。隨著記憶體得到更大程度的程式化，「擦除」狀態之初始分佈(如圖6(1)中所展示)將變得更窄且藉由「0」狀態表示擦除狀態。
具有一下部位元及一上部位元之一2位元碼可用以表示四個記憶體狀態之各者。例如，分別藉由「11」、「01」、「00」及「10」表示「0」、「1」、「2」及「3」狀態。可藉由在一「全序列」模式中感測而自記憶體讀取2位元資料，該「全序列」模式中藉由分別在三個子通路(sub-pass)中相對於讀取分界臨限值rV1、rV2及rV3感測而一起感測兩個位元。
逐位元MLC程式化及讀取
圖7A至圖7C圖解說明運用一給定2位元碼編碼之4狀態記憶體之程式化。圖7A圖解說明當各記憶體胞使用2位元碼儲存資料之兩個位元時4狀態記憶體陣列之臨限電壓分佈。美國專利7,057,939中已揭示此一2位元碼。
圖7B圖解說明在使用2位元碼之一2通路程式化方案中之下部頁程式化(下部位元)。容錯LM新碼本質上避免任何上部頁程式化轉變通過(transit through)任何中間狀態。因此，第一通路下部頁程式化具有邏輯狀態(上部位元，下部位元)=(1,1)至某一中間狀態(x,0)之轉變，如藉由將「未程式化」記憶體狀態「0」程式化至藉由(x,0)指定之「中間狀態」(其中一程式化臨限電壓大於DA但小於DC)所表示。
圖7C圖解說明在使用2位元碼之2通路程式化方案中之上部頁程式化(上部位元)。在將上部頁位元程式化至「0」之第二通路中，若下部頁位元在「1」處，則邏輯狀態(1,1)轉變至(0,1)，如藉由將「未程式化」記憶體狀態「0」程式化至「1」所表示。若下部頁位元在「0」處，則藉由自「中間」狀態程式化至「3」而獲得邏輯狀態(0，0)。類似地，若上部頁保持在「1」處，而下部頁已程式化至「0」，則其將需要自「中間」狀態至(1,0)之一轉變，如藉由將「中間」狀態程式化至「2」所表示。
可見，在如圖7C中圖解說明之一上部頁之程式化期間，記憶體胞轉變通過可使其難以或無法解析下部頁位元之狀況。例如，自狀態0程式化至狀態1之胞可具有介於DA與DB之間之臨限電壓，同時自狀態1程式化至狀態2及3之胞仍具有介於DA與DB之間之臨限電壓。因此，具有下部位元「0」及下部位元「1」之胞之臨限電壓可重疊且因而可能無法解析下部位元。
在針對一2位元記憶體之逐位元方案中，記憶體胞之一實體頁將 儲存兩個邏輯資料頁：對應於下部位元之一下部資料頁及對應於上部位元之一上部資料頁。在其他實例中，可藉由每胞儲存兩個以上位元而將資料之額外頁儲存於一實體頁中。一般而言，當將資料之一上部頁程式化至含有一或多個先前程式化下部頁之胞中時，貫穿上部頁之程式化可能無法解析下部頁資料。因此，若在程式化上部頁期間存在一寫入中止，則下部頁資料可能無法復原且可能永久丟失。
圖8展示另一類型之快閃記憶體陣列(一三維NAND陣列)，其中NAND串垂直(以垂直於基板之方向)延伸而且記憶體胞以一垂直方向堆疊。圖8中展示之陣列具有U型NAND串。其他實例可具有在基板處及NAND串之頂部處具有連接之筆直NAND串。美國專利公開案第2012/0220088號及第2012/0256247號中描述三維快閃記憶體陣列之實例。三維NAND之不同幾何形狀可具有各種優點，該等優點包含容許將更多記憶體胞裝配在一記憶體晶片上之一給定區域中。然而，三維NAND陣列經受與平面NAND相同之許多問題，該等問題包含當將上部頁資料程式化於MLC NAND中時丟失下部頁資料之危險。
出於若干原因，將資料指派至字線及字線內之下部頁及上部頁之序列可係重要的。特定言之，鄰近字線中之胞之間之胞至胞耦合可受程式化之順序的影響。已發現，僅在程式化一字線之鄰居之下部頁之後程式化該字線之一上部頁之某些程式化方案可降低藉由此胞至胞耦合引起之幹擾。
圖9展示將下部頁(「LP」)及上部頁(「UP」)資料寫入至一區塊之字線(「WL」)之一序列之一實例。首先程式化字線0之下部頁，其後接著字線1之下部頁。接著程式化字線0之上部頁。因此，在程式化字線0之下部頁與字線0之上部頁之間，程式化字線1之下部頁。接著，程式化字線2之下部頁，其後接著字線1之上部頁。因此，在程式化字線1之下部頁與上部頁之間，程式化字線0之上部頁及字線2之下 部頁。字線之間之此交替有助於降低不同字線之胞之間之胞至胞耦合對記憶體胞狀態之效應。然而，其可導致使下部頁資料在後續上部頁程式化期間暴露於危險。
圖9展示儲存於字線0至5中之資料0至9。因為儲存資料之順序，所以將資料之兩個邏輯頁(7及9)儲存為未儲存有任何上部頁資料之字線(WL4及WL5)之下部頁。邏輯頁7及9之資料在字線4及5之上部頁之一隨後程式化期間可面臨風險。可見，在使用圖9之序列執行一寫入命令之結束時，將始終剩餘不具有上部頁資料之一或兩個下部頁(例如，若寫入命令在邏輯頁8處結束，且不存在邏輯頁9，則將僅暴露邏輯頁7)。
在許多情況中，當執行一寫入命令且已成功程式化(驗證)資料時，資料係視為「已承諾(committed)」。在資料已承諾之前，主機通常維持其發送之任何資料之一複本以用於儲存，此係因為主機未知記憶體是否已成功儲存資料。資料一經承諾，主機通常便不維持一複本，且若無法自記憶體系統獲得資料則可能無法使資料復原。因此，此已承諾資料之安全尤其重要。當接收且執行一隨後寫入命令時，通常已承諾來自一較早寫入命令之資料。因此，當回應於一隨後寫入命令而待程式化字線4及5之上部頁時，圖9中之儲存資料通常將已承諾。使此已承諾資料保持安全尤其重要。
圖10展示提供下部頁資料之暴露之一些縮減之一寫入序列。在所展示之序列中，依序程式化各字線，而且下部頁及上部頁資料兩者未介入任何其他字線之程式化。因此，程式化字線0之下部頁，接著字線0之上部頁，且然後才開始程式化字線1。在一些情況中，首先程式化下部頁且隨後程式化上部頁。在其他情況中，在所謂「全序列」程式化中一起程式化下部頁及上部頁。在任一情況中，依循序順序程式化字線，而且在移動至下一字線之前完全程式化各字線。
圖10展示回應於一寫入命令而儲存之邏輯頁0至8。可見，邏輯頁8暴露於至字線4之上部頁之一後續寫入，且因此邏輯頁8之資料面臨風險。在一些情況中，使用此方案將不存在此暴露資料(例如，諸如圖9中若接收偶數個邏輯頁，則將不存在儲存於一下部頁中之最後邏輯頁)。對於此一每胞2位元記憶體之最差情況在於如圖10中所展示般暴露一邏輯頁。此與圖9之方案相反，圖9之方案曝露一個邏輯頁或兩個邏輯頁(從不為零個邏輯頁)。
圖11展示保護諸如圖10之邏輯頁8之資料之一方案。特定言之，經指派以儲存於一字線之下部頁中之資料(其中不存在待儲存於上部頁中之當前寫入命令之資料)未儲存於其所指派至之字線之下部頁中。代替將資料儲存於其所指派至之字線(在此實例中為WL 4)之下部頁(其中資料在執行一後續寫入命令期間將曝露於危險)中，將資料儲存於記憶體陣列153中之一交替位置151處。因此，在記憶體陣列之主要部分155中，寫入之任何字線已寫入下部頁及上部頁兩者(從不寫入一單獨下部頁)。
在專用於儲存寫入命令之此等尾端之記憶體陣列中，所展示之交替位置可在一單獨區塊或若干區塊中。交替位置可使用與記憶體陣列之主要部分不同之操作參數進行操作。例如，交替位置可包含以單階胞(SLC)格式儲存資料之區塊(與其中以MLC格式儲存資料之主要部分相反)。此交替位置可係二進位快取區之部分(例如，如美國專利第8,244,960號及第8,094,400號中所描述)，或可係一單獨結構。交替位置可在用於多個目的之記憶體陣列之一區域(諸如一高速暫存記憶體區塊)中。美國專利第7,315,916號中描述高速暫存記憶體區塊之實例及使用高速暫存記憶體區塊之方法。
當應用於多平面記憶體陣列時，本發明之態樣可係尤其有利的。一般而言，一平面係一記憶體陣列之一部分，其可獨立操作且具 有其自身字線及位元線解碼器電路。美國專利第7,120,051號及第7,913,061號中描述多平面記憶體陣列之實例。
圖12展示在兩個不同晶粒(晶粒A及晶粒B，各含有平面0及平面1)上包含四個平面之一記憶體系統之一實例。藉由所展示之箭頭及數字圖解說明將資料指派至平面之字線之順序。以晶粒A之平面0開始，將資料指派至下部頁，接著指派至上部頁。接著，將資料指派至晶粒A之平面1之下部頁及上部頁。接著，晶粒B、平面0之下部頁及上部頁；其後接著晶粒B、平面1之下部頁及上部頁。此序列與許多先前指派方案相反，該等先前指派方案跨平面條串化(stripe)資料使得可發送及程式化全部下部頁之資料，其後接著全部上部頁之資料。
根據一例示性指派方案，將足以填充字線(下部頁及上部頁兩者)之資料指派至連續平面之字線，且接著運用下部頁及上部頁資料兩者一起程式化全部平面。提供鎖存器使得可在程式化之前鎖存下部頁及上部頁資料兩者。
一般而言，圖12中展示之指派方案針對可運用一給定寫入命令之資料填充之儘可能多的字線而繼續。在程式化全部平面之後，依相同順序鎖存資料以用於後續程式化。此繼續直至寫入命令之資料之尾端。可將寫入命令之資料之尾端指派至下部頁中之一位置，使得若將其程式化至其指定位置，則其將暴露於上部頁之一隨後寫入。相應地，此資料未儲存於其指派位置處，而是儲存於一交替位置中。
圖13展示回應於一寫入命令儲存之邏輯頁0至20。邏輯頁20係寫入命令之最後資料且其佔用平面2中之字線2之下部頁。無寫入命令之資料指派至平面2中之字線2之上部頁。因此，若將邏輯頁20寫入於其指派位置處，則其將暴露於平面2中之字線2之上部頁之一後續寫入。
代替將邏輯頁20寫入於平面2中之字線2之下部頁中之其指派位置中，將邏輯頁20寫入至一交替位置401(如圖14中所展示)。此意謂 在執行寫入命令結束時，記憶體陣列405之主要部分403中無部分寫入(例如，僅下部頁)之字線。主要部分403中之寫入命令之最後寫入步驟將邏輯頁16至19程式化至平面0及1中之字線2(上部頁及下部頁兩者)。可至少部分與程式化邏輯頁16至19並行地執行邏輯頁20在交替位置中之程式化。例如，可將邏輯頁20儲存於平面2中之一不同區塊中使得可與邏輯頁16至19並行地程式化該邏輯頁20。
當接收一後續寫入命令時，後續寫入命令之資料以資料X開始且如圖14中所展示而儲存。後續寫入命令以資料X+10結束，該資料X+10係指派至平面3中之字線3之下部頁。因為此係一下部頁，所以將資料X+10儲存於交替位置401中。因此，在執行後續寫入命令結束時，填充記憶體陣列之主要部分中之全部寫入字線(寫入下部頁及上部頁兩者)。將兩個寫入命令之尾端儲存於交替位置401中。其他寫入命令可具有偶數個邏輯頁且可不具有需要儲存於一交替位置中之任何尾端。
自不同程式化方案之比較可見本發明之態樣之一些優點。圖15A係一先前技術方案之一時序圖，其中在將上部頁資料寫入於相同記憶體胞之前複製暴露資料。藉由控制器發出一命令501以讀取下部頁資料。接著讀取503下部頁資料且將其傳送505至控制器。接著發出一寫入命令507，且將資料傳送509至記憶體，其中以SLC模式(與以MLC模式寫入相比，SLC模式更快速)寫入511資料。隨後，控制器發出命令513以程式化上部頁資料。將資料傳送515至記憶體，且程式化517資料。可見此方案經受在寫入上部頁資料之前需要顯著時間以複製下部頁資料之缺點。在一些情況中，此一延遲可引起一主機超時(亦即，主機預期記憶體在某一時間段內回應以指示已儲存資料-無法及時回應可引起主機將記憶體視為有缺陷)。
圖15B係根據圖12中展示之使用習知命令之序列將資料儲存於兩 個平面中之一時序圖。控制器首先發送一命令521以程式化平面0中之下部頁資料。傳送523及程式化525資料。僅在完成此之後，控制器發送一命令527以程式化平面0中之上部頁。接著傳送529及程式化531此資料。此一經完成，控制器便發送一命令533以程式化平面1中之下部頁資料。傳送535及程式化537此資料。隨後，控制器發送一命令539以程式化平面1中之上部頁且傳送541及程式化543資料。可見此循序操作係低效率的。
圖15C係根據圖12中展示之序列將資料儲存於兩個平面中之一時序圖，其使用鎖存器以儲存下部頁及上部頁以一起程式化且使用對記憶體指示應一起程式化兩個平面之下部頁及上部頁之一命令。藉由控制器發送命令551，其後接著傳送553平面0及平面1兩者(下部頁及上部頁)之資料。接著，兩個平面一起程式化555下部頁及上部頁。可見，此提供可觀的時間節省，此係因為兩個平面之並行操作。在以此方式並行程式化兩個以上平面之情況下，可達成甚至更大時間節省。
結論
為圖解說明及描述之目的，已呈現本發明之前述【實施方式】。此並非旨在詳盡性或將本發明限制於所揭示之精確形式。可根據上述教示進行許多修改及變動。選定所描述之實施例以便最佳說明本發明之原理及其實際應用，藉此使熟習此項技術者能夠在各種實施例中最佳利用本發明且運用適於預期之特定使用之各種修改。期望本發明之範疇由本發明之隨附申請專利範圍界定。

Claims (18)

  1. 一種程式化一多階胞(MLC)記憶體陣列之方法，其包括：判定待儲存之資料是否足以填充一字線之一下部頁及一上部頁；若待儲存之該資料足以填充該字線之該下部頁及該上部頁，則一起程式化該下部頁及該上部頁，而在該下部頁之該程式化與該上部頁之該程式化之間不將其他資料程式化至任何其他字線；及若待儲存之該資料不足以填充該字線之該下部頁及該上部頁，則將該資料程式化於除該字線外之一交替位置處。
  2. 如請求項1之方法，其中該字線在一第一擦除區塊中且該交替位置在一第二擦除區塊中。
  3. 如請求項1之方法，其進一步包括，若在一起程式化該下部頁及該上部頁之後待儲存之剩餘資料足以填充一額外字線之一下部頁及一上部頁，則一起程式化該額外字線之該下部頁及該上部頁，而不將其他資料程式化至任何其他字線。
  4. 如請求項3之方法，其中針對複數個額外字線執行該判定，在待儲存之該資料足以填充該複數個額外字線之各者之下部頁及上部頁之情況下，該複數個額外字線之各者一起程式化其下部頁及其上部頁，而在其下部頁之該程式化與其上部頁之該程式化之間不將其他資料程式化至任何其他字線。
  5. 如請求項3之方法，其中若待儲存之該剩餘資料不足以填充該額外字線之該下部頁及該上部頁，則將該資料程式化至該交替位置。
  6. 如請求項1之方法，其中該MLC記憶體係具有垂直於一基板延伸 之NAND串之一3-D NAND記憶體。
  7. 一種程式化一多平面多階胞(MLC)記憶體陣列之方法，其包括：接收待儲存於該多平面MLC記憶體陣列之複數個平面中之複數個資料單元；依以下預定順序指派該複數個資料單元以用於儲存：第一平面、第一字線、下部頁；隨後，第一平面、第一字線、上部頁；隨後，第二平面、第一字線、下部頁；隨後，第二平面、第一字線、上部頁；及隨後，一起程式化該第一平面及該第二平面之該等第一字線之該等下部頁及該等上部頁，而不介入該第一平面及該第二平面之任何其他字線之程式化。
  8. 如請求項7之方法，其中依該預定順序鎖存資料單元，直至可回應於指示應一起執行程式化之一命令，而一起程式化該第一平面及該第二平面之該第一字線之下部頁及上部頁。
  9. 如請求項7之方法，其中該複數個平面進一步包含一第三平面及一第四平面，且其中在該第二平面、第一字線、上部頁之後，該預定順序如下延伸：第三平面、第一字線、下部頁；隨後，第三平面、第一字線、上部頁；隨後，第四平面、第一字線、下部頁；及隨後，第四平面、第一字線、上部頁。
  10. 如請求項9之方法，其中一起程式化該等第一、第二、第三及第四平面之該等第一字線之該等上部頁及該等下部頁，而不介入該等第一、第二、第三及第四平面之任何其他字線之程式化。
  11. 如請求項7之方法，其進一步包括，依以下順序指派該複數個資 料單元之額外資料單元以在該複數個平面中儲存於該複數個平面之一或多個後續字線中：第一平面、下部頁；隨後，第一平面、上部頁；隨後，第二平面、下部頁；及隨後，第二平面、上部頁。
  12. 如請求項11之方法，其中待儲存之該複數個資料單元以指派至一下部頁之一或多個單元結束，進一步包括將指派至該下部頁之該一或多個單元程式化於除該下部頁外之一交替位置中。
  13. 如請求項12之方法，其進一步包括使用單階胞(SLC)程式化將指派至該下部頁之該一或多個單元程式化於該交替位置中。
  14. 一種多平面多階胞(MLC)記憶體陣列，其包括：第一複數個字線，其等用於儲存足夠大以佔用一個別字線之一上部頁及一下部頁兩者之寫入命令資料之部分；及第二複數個字線，其等用於儲存過小而無法佔用一個別字線之一上部頁及一下部頁兩者之寫入命令資料之部分。
  15. 如請求項14之多平面MLC記憶體，其進一步包括複數個鎖存器以保持上部頁資料及下部頁資料兩者以一起程式化至該第一複數個字線之一個別字線。
  16. 如請求項14之多平面MLC記憶體，其中該第二複數個字線以與用於將資料儲存於該第一複數個字線中之一格式不同之一格式儲存寫入命令資料之部分。
  17. 如請求項14之多平面MLC記憶體，其中該多平面MLC記憶體形成於複數個記憶體晶粒上，且各晶粒含有該第一複數個字線之一些字線及該第二複數個字線之一些字線。
  18. 如請求項14之多平面MLC記憶體，其中該記憶體係包含以垂直於一基板之一方向延伸之記憶體胞串之一三維記憶體。
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