JP2009205793A5 - - Google Patents

Description

上記目的を達成するためになされた本発明の一特徴による不揮発性メモリ装置のプログラム方法は、マルチレベルセル不揮発性メモリ装置の複数のメモリセルを多数のデータ値の中の一つでプログラムする方法であって、前記多数のデータ値の中の第１データ値に対応する前記不揮発性メモリ装置のワードラインに第１プログラムパルスを印加し、前記ワードラインに関連する少なくとも一つの第１ビットラインに第１ビットライン電圧を印加するステップと、前記ワードラインに第２プログラムパルスを印加し、前記ワードラインに関連する少なくとも一つの第２ビットラインに前記多数のデータ値の中の第２データ値に対応する第２ビットライン電圧を印加し、前記ワードラインに関連する少なくとも一つの第３ビットラインに前記多数のデータ値の中の第３データ値に対応する第３ビットライン電圧を印加するステップと、を有し、前記第２プログラムパルスの電圧レベルは、前記第１プログラムパルスの電圧レベルと異なり、前記第２データ値が前記第３データ値と異なる場合、前記第２ビットライン電圧は前記第３ビットライン電圧と異なり、前記第２ビットライン電圧は少なくとも一つ以上の第２ビットラインに印加されると共に、前記第３ビットライン電圧は少なくとも一つ以上の第３ビットラインに印加され、前記第１プログラムパルス及び前記第２プログラムパルスの両方の印加に要求される時間間隔は、前記不揮発性メモリ装置の物理的に近接した複数のメモリセル間の実質的な容量性カップリングを防止するのに十分に小さい。
望ましくは、前記第２プログラムパルスは、前記第１プログラムパルスの後に前記ワードラインに印加される。
望ましくは、前記第２プログラムパルスを印加した後、前記それぞれのビットラインに一連の検証電圧の中の少なくとも一つを印加するステップを更に有し、前記一連の検証電圧の中の少なくとも一つのレベルは、前記メモリセルにプログラムされるデータ値に対応して異なる。このとき、前記一連の検証電圧のそれぞれのレベルは、検証動作の間に適用される時、次第に増加する。また、前記複数の検証電圧のそれぞれのレベルは、前記第１プログラムパルス及び前記第２プログラムパルスより低い。
望ましくは、前記プログラム方法は、複数のプログラムのループを含む反復的な方法であり、前記複数のプログラムのループのそれぞれは、前記ワードラインに前記第１プログラムパルスを印加して前記少なくとも一つの第１ビットラインに前記第１ビットライン電圧を印加し、前記ワードラインに前記第２プログラムパルスを印加して前記少なくとも一つの第２ビットラインに前記第２ビットライン電圧を印加すると共に前記少なくとも一つの第３ビットラインに前記第３ビットライン電圧を印加した後、前記少なくとも一つの検証電圧を前記ワードラインに印加する。このとき、前記第１プログラムパルスのレベル及び前記第２プログラムパルスのレベルは、それぞれ、前記プログラムのループが増加するほど大きくなる。また、前記第１プログラムパルスのレベルは、前記第２プログラムパルスのレベルより低い。

上記他の目的を達成するためになされた本発明の一特徴による不揮発性メモリ装置のプログラム方法は、ワードライン及び第１ビットラインに連結される第１メモリセル、及び前記ワードライン及び第２ビットラインに連結される第２メモリセルを含み、前記第１メモリセル及び前記第２メモリセルは、第１〜第ｍ（ｍは自然数）データ値でプログラムされる不揮発性メモリ装置のプログラム方法であって、第１プログラムパルスを前記ワードラインに印加することによって前記第１メモリセルを前記第１〜前記第ｍデータ値の中の第ｉ（ｉは１≦ｉ≦ｍである自然数）データ値でプログラムし、前記第１プログラムパルスと異なる第２プログラムパルスを前記ワードラインに印加することによって前記第２メモリセルを前記第１〜前記第ｍデータ値の中の第ｊ（ｊは１≦ｊ≦ｍである自然数）データ値でプログラムするプログラム動作を実行するステップを有し、前記プログラム動作は、第１レベルによって前記第ｉデータに対応する第１ビットライン電圧を前記第１ビットライン印加すると共に、前記第１レベルと異なる第２レベルによって前記第ｊデータに対応する第２ビットライン電圧を前記第２ビットラインに印加するステップと、前記第１メモリセル及び前記第２メモリセルに対する検証動作を実行するステップと、を有し、前記検証動作の実行時間は、前記第１〜前記第ｍデータ値と関連して異なり、前記第１プログラムパルス及び前記第２プログラムパルスの両方を前記ワードラインに印加するのに要求される時間間隔は、前記第１メモリセル、前記第２メモリセル、又は前記第１メモリセル及び前記第２メモリセルの中の少なくとも一つに物理的に近接した少なくとも一つの他のメモリセル間の実質的な容量性カップリングを防止するのに十分に小さい。
望ましくは、前記検証動作は、前記第１ビットライン及び前記第２ビットラインに一連の検証電圧の中の少なくとも一つを印加するステップを有し、一連の検証電圧のそれぞれのレベルは、前記第１〜前記第ｍデータ値の中の対応する値によって異なる。
望ましくは、前記プログラム動作は、前記第ｊデータ値をプログラムする前に前記第ｉデータ値をプログラムし、前記検証動作は、前記第ｉデータ値のプログラムを検証するために第１個数の検証電圧を印加し、前記第ｊデータ値のプログラムを検証するために前記第１個数より小さな第２個数の検証電圧を印加する。このとき、前記第１個数の検証電圧の印加は第１実行時間が要求され、前記第２個数の検証電圧の印加は前記第１実行時間より短い第２実行時間が要求される。

また、上記目的を達成するためになされた本発明の他の特徴による不揮発性メモリ装置のプログラム方法は、マルチレベルセル不揮発性メモリ装置の複数のメモリセルを多数のデータ値の中の一つでプログラムを反復する方法であって、前記反復する方法は、多数のプログラムのループを含み、前記不揮発性メモリ装置のワードラインに第１プログラムパルスを印加し、第１ビットラインに前記多数のデータ値の中の第１データ値に対応する第１ビットライン電圧を印加するステップと、前記第１プログラムパルスを前記ワードラインに印加した後、前記ワードラインに前記第１プログラムパルスのレベルと異なるレベルを持つ第２プログラムパルスを印加し、第２ビットラインに前記多数のデータ値の中の第２データ値に対応する第２ビットライン電圧を印加すると共に第３ビットラインに前記多数のデータ値の中の第３データ値に対応する第３ビットライン電圧を印加するステップと、前記第２プログラムパルスを印加した後、前記ワードラインに一連の検証電圧の中の少なくとも一つを印加するステップと、を有し、前記第２データ値と前記第３データ値とが相違した場合、前記第２ビットライン電圧と前記第３ビットライン電圧とは相違し、前記少なくとも一つの検証電圧のレベルは、前記メモリセルにプログラムされるデータ値によって異なる。
望ましくは、前記第１プログラムパルスのレベル及び前記第２プログラムパルスのレベルは、それぞれ、前記プログラムのループが増加するほど大きくなる。

Claims (14)

1. マルチレベルセル不揮発性メモリ装置の複数のメモリセルを多数のデータ値の中の一つでプログラムする方法であって、
   前記多数のデータ値の中の第１データ値に対応する前記不揮発性メモリ装置のワードラインに第１プログラムパルスを印加し、前記ワードラインに関連する少なくとも一つの第１ビットラインに第１ビットライン電圧を印加するステップと、
   前記ワードラインに第２プログラムパルスを印加し、前記ワードラインに関連する少なくとも一つの第２ビットラインに前記多数のデータ値の中の第２データ値に対応する第２ビットライン電圧を印加し、前記ワードラインに関連する少なくとも一つの第３ビットラインに前記多数のデータ値の中の第３データ値に対応する第３ビットライン電圧を印加するステップと、を有し、
   前記第２プログラムパルスの電圧レベルは、前記第１プログラムパルスの電圧レベルと異なり、
   前記第２データ値が前記第３データ値と異なる場合、前記第２ビットライン電圧は前記第３ビットライン電圧と異なり、
   前記第２ビットライン電圧は少なくとも一つ以上の第２ビットラインに印加されると共に、前記第３ビットライン電圧は少なくとも一つ以上の第３ビットラインに印加され、
   前記第１プログラムパルス及び前記第２プログラムパルスの両方の印加に要求される時間間隔は、前記不揮発性メモリ装置の物理的に近接した複数のメモリセル間の実質的な容量性カップリングを防止するのに十分に小さいことを特徴とする不揮発性メモリ装置のプログラム方法。
2. 前記第２プログラムパルスは、前記第１プログラムパルスの後に前記ワードラインに印加されることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
3. 前記第２プログラムパルスを印加した後、前記それぞれのビットラインに一連の検証電圧の中の少なくとも一つを印加するステップを更に有し、
   前記一連の検証電圧の中の少なくとも一つのレベルは、前記メモリセルにプログラムされるデータ値に対応して異なることを特徴とする請求項２に記載の不揮発性メモリ装置のプログラム方法。
4. 前記一連の検証電圧のそれぞれのレベルは、検証動作の間に適用される時、次第に増加することを特徴とする請求項３に記載の不揮発性メモリ装置のプログラム方法。
5. 前記複数の検証電圧のそれぞれのレベルは、前記第１プログラムパルス及び前記第２プログラムパルスより低いことを特徴とする請求項３に記載の不揮発性メモリ装置のプログラム方法。
6. 前記プログラム方法は、複数のプログラムのループを含む反復的な方法であり、
   前記複数のプログラムのループのそれぞれは、
   前記ワードラインに前記第１プログラムパルスを印加して前記少なくとも一つの第１ビットラインに前記第１ビットライン電圧を印加し、前記ワードラインに前記第２プログラムパルスを印加して前記少なくとも一つの第２ビットラインに前記第２ビットライン電圧を印加すると共に前記少なくとも一つの第３ビットラインに前記第３ビットライン電圧を印加した後、前記少なくとも一つの検証電圧を前記ワードラインに印加することを特徴とする請求項３に記載の不揮発性メモリ装置のプログラム方法。
7. 前記第１プログラムパルスのレベル及び前記第２プログラムパルスのレベルは、それぞれ、前記プログラムのループが増加するほど大きくなることを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
8. 前記第１プログラムパルスのレベルは、前記第２プログラムパルスのレベルより低いことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
9. ワードライン及び第１ビットラインに連結される第１メモリセル、及び前記ワードライン及び第２ビットラインに連結される第２メモリセルを含み、前記第１メモリセル及び前記第２メモリセルは、第１〜第ｍ（ｍは自然数）データ値でプログラムされる不揮発性メモリ装置のプログラム方法であって、
   第１プログラムパルスを前記ワードラインに印加することによって前記第１メモリセルを前記第１〜前記第ｍデータ値の中の第ｉ（ｉは１≦ｉ≦ｍである自然数）データ値でプログラムし、前記第１プログラムパルスと異なる第２プログラムパルスを前記ワードラインに印加することによって前記第２メモリセルを前記第１〜前記第ｍデータ値の中の第ｊ（ｊは１≦ｊ≦ｍである自然数）データ値でプログラムするプログラム動作を実行するステップを有し、
   前記プログラム動作は、
   第１レベルによって前記第ｉデータに対応する第１ビットライン電圧を前記第１ビットライン印加すると共に、前記第１レベルと異なる第２レベルによって前記第ｊデータに対応する第２ビットライン電圧を前記第２ビットラインに印加するステップと、
   前記第１メモリセル及び前記第２メモリセルに対する検証動作を実行するステップと、を有し、
   前記検証動作の実行時間は、前記第１〜前記第ｍデータ値と関連して異なり、
   前記第１プログラムパルス及び前記第２プログラムパルスの両方を前記ワードラインに印加するのに要求される時間間隔は、前記第１メモリセル、前記第２メモリセル、又は前記第１メモリセル及び前記第２メモリセルの中の少なくとも一つに物理的に近接した少なくとも一つの他のメモリセル間の実質的な容量性カップリングを防止するのに十分に小さいことを特徴とする不揮発性メモリ装置のプログラム方法。
10. 前記検証動作は、前記第１ビットライン及び前記第２ビットラインに一連の検証電圧の中の少なくとも一つを印加するステップを有し、
    一連の検証電圧のそれぞれのレベルは、前記第１〜前記第ｍデータ値の中の対応する値によって異なることを特徴とする請求項９に記載の不揮発性メモリ装置のプログラム方法。
11. 前記プログラム動作は、前記第ｊデータ値をプログラムする前に前記第ｉデータ値をプログラムし、
    前記検証動作は、前記第ｉデータ値のプログラムを検証するために第１個数の検証電圧を印加し、前記第ｊデータ値のプログラムを検証するために前記第１個数より小さな第２個数の検証電圧を印加することを特徴とする請求項９に記載の不揮発性メモリ装置のプログラム方法。
12. 前記第１個数の検証電圧の印加は第１実行時間が要求され、前記第２個数の検証電圧の印加は前記第１実行時間より短い第２実行時間が要求されることを特徴とする請求項１１に記載の不揮発性メモリ装置のプログラム方法。
13. マルチレベルセル不揮発性メモリ装置の複数のメモリセルを多数のデータ値の中の一つでプログラムを反復する方法であって、
    前記反復する方法は、多数のプログラムのループを含み、
    前記不揮発性メモリ装置のワードラインに第１プログラムパルスを印加し、第１ビットラインに前記多数のデータ値の中の第１データ値に対応する第１ビットライン電圧を印加するステップと、
    前記第１プログラムパルスを前記ワードラインに印加した後、前記ワードラインに前記第１プログラムパルスのレベルと異なるレベルを持つ第２プログラムパルスを印加し、第２ビットラインに前記多数のデータ値の中の第２データ値に対応する第２ビットライン電圧を印加すると共に第３ビットラインに前記多数のデータ値の中の第３データ値に対応する第３ビットライン電圧を印加するステップと、
    前記第２プログラムパルスを印加した後、前記ワードラインに一連の検証電圧の中の少なくとも一つを印加するステップと、を有し、
    前記第２データ値と前記第３データ値とが相違した場合、前記第２ビットライン電圧と前記第３ビットライン電圧とは相違し、
    前記少なくとも一つの検証電圧のレベルは、前記メモリセルにプログラムされるデータ値によって異なることを特徴とする不揮発性メモリ装置のプログラム方法。
14. 前記第１プログラムパルスのレベル及び前記第２プログラムパルスのレベルは、それぞれ、前記プログラムのループが増加するほど大きくなることを特徴とする請求項１３に記載の不揮発性メモリ装置のプログラム方法。