TWI498900B - 非揮發性記憶裝置的編程方法 - Google Patents

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TWI498900B
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Description

非揮發性記憶裝置的編程方法
本專利申請案主張韓國優先權，其申請號為：10-2008-0017409，申請日期為2008年2月26日，在此將該申請專利所有內容和目的併入本發明。
本發明是有關於一種編程非揮發性記憶裝置的方法，且特別是有關於一種編程非揮發性記憶裝置的方法，具有較少的編程時間需求，以及降低因編程順序和/或儲存格分佈(cell distribution)所產生的耦合效應(coupling effect)。
非揮發性記憶裝置是可電性編程且可抹除的(electrically programmable and erasable)，當供應電力中斷時，可以保留儲存的資料。快閃記憶體(Flash memory)裝置是一種非揮發性記憶體，使用電荷來儲存資料。組成快閃記憶體的每一個記憶儲存格包括控制閘(control gate)、電荷儲存層(charge storage layer)，以及具有源極和汲極的儲存格電晶體。快閃記憶裝置藉由控制在記憶儲存格的電荷儲存層所累積的電荷量，來改變記憶儲存格所儲存的資料。
快閃記憶裝置的儲存格電晶體利用所謂的F-N穿隧現象(F-N tunneling phenomenon)，來控制電荷儲存層所儲存的電荷數量。抹除操作的執行與儲存格電晶體有關，即，藉由施加接地電壓至控制閘，以及在半導體基板或是半導體本體(bulk)施加高於電源供應裝置的電壓。在施加一抹除偏壓的情況下，在電荷儲存層和半導體本體之間存在著很大的電阻值，因而形成一個強大的電場。結果，累積於電荷儲存層的電荷藉由F-N穿隧來放電，而被抹除的儲存格電晶體的臨界電壓(critical voltage)降低。
編程操作的執行與儲存格電晶體有關，即，藉由在控制閘施加高於電源供應裝置的電壓，以及在汲極施加接地電壓。和半導體本體一樣，在施加編程偏壓的情況下，電荷因為F-N穿隧而累積在電荷儲存層，而儲存格電晶體的臨界電壓上升。
因此，當電荷相對地從電荷儲存層中消失，以及其相對應儲存格電晶體的臨界電壓為負值時，記憶儲存格的狀態可視為處於抹除狀態。此外，當電荷在電荷儲存層中累積，以及其相對應儲存格電晶體的臨界電壓大於0時，記憶儲存格的狀態可視為處於編程狀態。
本發明的實施方式提出一種非揮發性記憶裝置的編程方法，能夠降低一般伴隨著編程順序和/或儲存格分佈而來的耦合效應。
在本發明一實施方式中，提出一種多層式儲存格非揮發性記憶裝置(multi-level cell memory device)的編程方法。此方法包括：施加第一編程脈波至非揮發性記憶裝置的字線；施加第二編程脈波至字線，其中第二編程脈波的電壓跟第一編程脈波不同；分別施加位元線電壓至結合於字線的位元線，其中位元線電壓依照多個資料位元值而改變，並根據第一編程脈波或第二編程脈波以編程結合於字線和位元線的多個記憶儲存格。
在本發明另一實施方式中，提出一種編程非揮發性記憶裝置的方法，此方法包括：在執行編程操作的期間，至少一個編程脈波被施加至字線，依據第1個到第M個資料位元值，用以編程連接至字線的多個記憶儲存格；之後執行驗證操作，其中此驗證操作的集中執行時序依據第1個到第M個資料位元值而改變。
在本發明另一實施方式中，提出一種編程非揮發性記憶裝置的方法，此方法包括：施加第1個到第N個編程脈波至字線，N是大於1的自然數，其中第1個到第N個編程脈波的電壓準位彼此不同；分別施加位元線電壓至結合於字線的位元線，其中位元線電壓依據多個資料位元值而改變，根據第一編程脈波或第二編程脈波以編程結合於字線和位元線的多個記憶儲存格。
以下配合所附圖式來說明本發明的數個實施方式。然而，本發明非限定於所說明的實施方式，可以不同的方式實現。更確切地說，本實施方式為教導本發明的實現和使用方式。在圖式和敘述中，類似的參考標示用於表示同樣或類似的元件。
圖1A是使用兩種電壓分佈以編程一個資料位元至非揮發性記憶儲存格的範例圖。當用以編程的資料位元值為”0”時，非揮發性記憶儲存格的臨界電壓被改變為大於0伏特。亦即，非揮發性記憶儲存格的臨界電壓處於第二電壓分佈VTHD2(請參閱第1A圖之1)。相較之下，當用以編程的資料位元值為”1”時，非揮發性記憶儲存格的臨界電壓保持不變而且小於0伏特。這是假設非揮發性記憶儲存格一開始處於抹除狀態，或是非揮發性記憶儲存格的臨界電壓處於第一電壓分佈VTHD1。
圖1B是使用四種電壓分佈以編程兩個資料位元至非揮發性記憶儲存格的範例圖。以圖1A所描述的步驟來編程第一資料位元(例如：資料的最低有效位元(least significant bit))到二位元記憶儲存格之後，必須編程第二資料位元(例如：資料的最高有效位元(most significant bit))。以此方式，非揮發性記憶儲存格一開始處於第二電壓分佈VTHD2，其中第一資料位元值是”0”。接下來，非揮發性記憶儲存格的臨界電壓改變為第三電壓分佈VTHD3(參照圖1B的操作2-2)，其中用於編程的資料的第二位元值也是”0”。然而，當用於編程的資料的第二位元值是”1”時，非揮發性記憶儲存格的臨界電壓保持於第二電壓門限(threshold)分佈VTHD2。
以類似的方法，非揮發性記憶儲存格之臨測電壓保持於第一電壓分佈VTHD1，以呈現最初的抹除狀態，其中第一資料位元值是”1”。接下來，非揮發性記憶儲存格的臨界電壓改變成第四電壓分佈VTHD4(參照圖1B的操作2-1)，其中用於編程的資料的第二位元值是”0”。然而，當用於編程的資料的第二位元值也是”1”時，非揮發性記憶儲存格的臨界電壓保持於第一電壓門限分佈VTHD1。
圖1C是使用四種電壓分佈以編程兩個資料位元至非揮發性記憶儲存格的另一個範例圖
在圖1B顯示的範例圖中，當編程一資料的第二位元時，介於第一電壓分佈和第四電壓分佈之間，或介於第二電壓分佈和第三電壓分佈之間的非揮發性記憶儲存格的臨界電壓可能會改變。相較之下，在圖1C顯示的範例圖中，當編程一資料的第二位元時，介於第一電壓分佈和第三電壓分佈之間(參照操作3-1)，或介於第二電壓分佈和第四電壓分佈之間(參照操作3-2)的非揮發性記憶儲存格的臨界電壓可能會改變。
圖2A顯示非揮發性記憶裝置的記憶儲存格陣列，以交叉的字線WL和位元線BL來界定，其中一記憶儲存格CELLA因周圍的記憶儲存格而被編程。假設記憶儲存格CELLA最初被編程以使其臨界電壓為第一電壓分佈VTHD1，但可能被編程為使其臨界電壓為第二電壓分佈VTHD2、第三電壓分佈VTHD3或第四電壓分佈VTHD4。
圖2B進一步顯示在記憶儲存格CELLA被編程之後，編程記憶儲存格CELLA鄰近的記憶儲存格時，用於編程記憶儲存格CELLA的電壓分佈，可能因相鄰的字線和/或位元線之間的電容耦合(例如：一個或多個Cx、Cy和Cxy)而移位(shift)。在這些情況下，預期在第二電壓分佈VTHD2範圍內之記憶儲存格CELLA的臨界電壓，可能會遭遇不預期的更動(例如：變寬而超出第二電壓分佈VTHD2的界定之範圍)。雖然圖2B特別顯示一個例子，其中記憶儲存格CELLA的臨界電壓預期處於第二電壓分佈VTHD2，當記憶儲存格CELLA的臨界電壓預期處於第一電壓分佈VTHD1、第三電壓分佈VTHD3或第四電壓分佈VTHD4時，可能因電容耦合而導致電壓分佈變寬。在任何一個例子中，用於已編程的記憶儲存體CELLA的電壓分佈可能會移位。然而同樣地，圖2B顯示記憶儲存格CELLA在鄰近的儲存格編程自第一電壓分佈VTHD11至第三臨界電壓分佈VTHD3的情況下，其電壓分佈移位的範例。這樣的電壓分佈移位，可能因為施加於一個或多個鄰近的儲存格的編程操作而發生。
圖3A是顯示非揮發性記憶裝置之部分記憶儲存格的電路圖。在非揮發性記憶裝置中，連接至奇數位元線的記憶儲存格和連接至偶數位元線的記憶儲存格分別地被編程。也就是說，連接至第一位元線和第三位元線的記憶儲存格，和連接至第二位元線和第四位元線的記憶儲存格，是分別地被編程。在圖3A中顯示的數字1～13表示一個示範性的編程順序。當連接至偶數位元線的記憶儲存格被編程後，連接至奇數位元線的記憶儲存格被編程時，用於編程連接至奇數位元線之記憶儲存格的編程電壓，可能會因為位元線之間的電容耦合，而改變連接至偶數位元線之記憶儲存格的臨界電壓。
例如，在圖3B中的上圖(與最低有效位元的編程步驟有關)顯示連結至偶數位元線之記憶儲存格的電壓分佈，因為連結至奇數位元線之記憶儲存格的編程，而從已界定的第二電壓分佈VTHD2移位至迷走(errant)電壓分佈VTHDX。這種情況發生在資料的第一位元被編程至記憶儲存格之後，其中所述記憶儲存格連結至偶數位元線。在圖3B中的下圖(與最高有效位元的編程步驟有關)顯示可能的不良後果，亦即因迷走電壓分佈VTHDX導致後續的電壓分佈轉變，或是後續的電壓分佈轉變成迷走電壓分佈VTHDX。
圖4A～圖5B是非揮發性記憶裝置的電路圖，分別顯示連接至相鄰位元線的記憶儲存格同時被編程。
圖4A～圖5B所顯示之非揮發性記憶裝置，藉由同時地編程連接至相鄰位元線的記憶儲存格，能夠防止因電容耦合Cx、Cy和Cxy而導致電壓分佈的非預期改變。因此，圖4A顯示的部分記憶儲存格陣列所包含的記憶儲存格中，連接至同一條字線的記憶儲存格同時被編程。圖4B進一步地顯示圖4A之記憶儲存格陣列的部分電路圖。
在圖4B中顯示的數字0～6表示一個示範性的編程順序。參考這些數字，在連接至第一字線WL<n>的第一多個記憶儲存格(以數字0標示的記憶儲存格)被同時編程後，連結至第二字線WL<n+1>的第二多個記憶儲存格(以數字1標示的記憶儲存格)被同時地編程。
在圖5A顯示的非揮發性記憶裝置中，記憶儲存格陣列中的記憶儲存格也能以頁為單位而被編程，也就是在一個頁群組(page group)內的記憶儲存格被編程。圖5B是顯示圖5A之記憶儲存格陣列的部分電路圖。
在圖5B中顯示的數字0～12表示另一個示範性的編程順序。參考這些數字，在偶數頁群組內且連接至第一字線WL<n>的第一多個記憶儲存格(以數字0標示的記憶儲存格)被編程後，在奇數頁群組內且連結至第二字線WL<n+1>的第二多個記憶儲存格(以數字1標示的記憶儲存格)被編程，等等。
在圖5A和圖5B中所描述的編程操作的這個時點上，如果同時透過位元線施加一種讀電流(read current)，以從相鄰的記憶儲存格讀取資料，由於相鄰位元線之間的電容耦合，可能會發生感應雜訊(sensing noise)。要避免感應雜訊，位元線被分為奇數位元線(BLo，例如位元線BLo1和BLo2)和偶數位元線(BLe，例如位元線BLe1和BLe2)，而讀取操作或驗證操作可以分開被執行於奇數位元線和偶數位元線。然而，由於非揮發性記憶裝置的編程順序和/或儲存格分佈，電容耦合可能依然發生於此方法中，其將以更多的細節說明如下。
圖6A～圖6C是進一步描述電容耦合效應的示意圖。由於非揮發性記憶裝置之記憶儲存格的編程順序，電容耦合效應可能出現。
參考圖6A，假設非揮發性記憶裝置是多層式快閃記憶裝置，其具有多位元記憶儲存格(即，兩位元)，依據相對應的電壓分佈以儲存資料位元：11、01、00以及10。如圖3B的說明，與初始抹除狀態(即，資料值11)關聯的第一電壓分佈可轉換成與資料值01關聯的第二電壓分佈，一種參照臨界電壓分佈“x0”可能移位到與資料值00關聯的第三電壓分佈，或是與資料值10關聯的第四電壓分佈。
此時如圖6B所示，在非揮發性記憶裝置的記憶儲存格中，執行第一編程操作P1，則第一電壓分佈11轉變成第二電壓分佈01。接著，執行第二編程操作P2，則電壓分佈x0移位至第三臨界電壓分佈00，或是執行第三編程操作P3，則電壓分佈x0移位至第四電壓分佈10。換句話說，編程順序依照編程的資料值而改變。
如圖6B所建議，在第一～第四編程操作中，每一個都可以用增幅步階脈波編程(ISPP，incremental step pulse programming)操作來執行，施加到非揮發性記憶裝置的相對應字線。然而，如圖6C所示，當執行第一編程操作P1後，在一個相鄰的記憶儲存格上執行第三編程操作P3時，第二電壓分佈01可能移位ΔVth。因此，非揮發性記憶裝置具有迷走電壓分佈Err。換句話說，在圖6C中，儘管第一編程操作P1在時間點t1完成，由於電容耦合效應，非揮發性記憶儲存格具有的電壓分佈可能與預期的不同。因為在時間點t2時，第三編程操作P3接著在相鄰的記憶儲存格執行。
圖7A～圖7C是進一步描述在非揮發性記憶裝置中，因儲存格分佈而導致電容耦合效應的示意圖。參考圖7A，非揮發性記憶裝置可藉由將電壓分佈”a”移位來產生電壓分佈”b”，如同圖6A所建議的非揮發性記憶裝置。此時，記憶儲存格依據非揮發性記憶裝置的儲存格分佈，可能快速的被編程或緩慢的被編程。因此，當具有電壓分佈”a”的記憶儲存格被編程成具有電壓分佈”b”時，編程時間根據記憶儲存格的編程特徵而改變，如圖7B所示；編程時間是取得對應於所想要的資料狀態的門限(threshold)電壓所需要的時間。
如圖7C所示，這種編程時間的差異導致問題發生。儘管快速記憶儲存格FC在時間點t1完成編程，當電壓分佈”a”移位至電壓分佈”b”時，慢速記憶儲存格SC需要額外的時間以完成編程。連續地施加編程電壓至快速記憶儲存格FC直到時間點t2為止，可能發生耦合效應ΔVcell；慢速記憶儲存格SC在時間點t2完成編程。因此，臨界電壓分佈”b”可能移位ΔVth以致於記憶儲存格可能具有迷走電壓分佈Err。
以下將描述根據本發明實施方式之對非揮發性記憶裝置進行編程的方法。這些實施方式提出的方法，用於避免因編程順序和/或儲存格分佈而導致的電容耦合效應。
圖8是本發明一實施方式之對非揮發性記憶裝置進行編程的方法示意圖，其能夠避免因編程順序而導致的電容耦合效應。
參考圖8，此編程一非揮發性記憶裝置的方法施加第一編程脈波PPLS1至非揮發性記憶裝置上的相對應的字線，並且施加第二編程脈波PPLS2至所述字線；第二編程脈波PPLS2的電壓準位和第一編程脈波PPLS1不同。
在此一例子中，圖8中的非揮發性記憶裝置可以是多層式儲存格快閃記憶裝置。為了便於說明，以下特別提出一種關於二位元多層式儲存格快閃記憶裝置的描述。之後會提到關於具有三位元或更多位元之多層式儲存格快閃記憶裝置的詳細描述。另外，此方法亦可適用於單層式儲存格記憶裝置(single-level cell memory device)。
參考圖8，第一編程脈波PPLS1或第二編程脈波PPLS2是對應於多個位元值的編程脈波。例如，如果非揮發性記憶裝置是二位元多層式儲存格快閃記憶裝置，第一編程脈波PPLS1是對應於圖6A所示之第二位元值01的編程脈波，而第二編成脈波PPLS2是對應於圖6A所示之第四位元值10和第三位元值00的編程脈波。
換句話說，第二編程操作P2和第三編程操作P3分別相當於第四位元值10和第三位元值00，可藉由施加圖8之第二編程脈波PPLS2以同時執行。因此，如圖9所示，施加至每一條位元線的多個電壓，根據用於第二編程脈波PPLS2的相對應位元值而可能彼此不同，以便於如實施方式所述，同時執行多個位元值的編程操作。
圖9是在圖8之編程操作期間，施加電壓至位元線的示意圖。
同時參考圖8和圖9，用於編程記憶儲存格的電壓，根據位元值而彼此不同。所述電壓可被施加於連接至字線的每一條位元線，而具有多個狀態的一個編程脈波被施加於這些字線。
例如，如同圖9所示之實施方式，當與第四位元值10和第三位元值00相關之編程操作以第二編程脈波PPLS2同時執行時，用於第四位元值10和第三位元值00的位元線電壓彼此不同。如圖9所示，特別是當用於編程記憶儲存格的位元值是00，位元線電壓是0伏特。當用於編程記憶儲存格的位元值是10，位元線電壓是Vd。Vd是兩個中值(median value)之間的電壓差，其中一個中值是用於編程(如：第三資料狀態)的位元值為10時電壓分佈的中值，另一個中值是用於編程(如：第四資料狀態)的位元值為00時電壓分佈的中值。
如圖10所示，當用於第三資料狀態之電壓分佈的中值是2.4伏特時，用於第四資料狀態之電壓分佈的中值是3.8伏特。因此，電壓差Vd是1.4伏特。
然而，用於編程的位元值是01時，位元線不會接收第二編程脈波PPLS2，而未被第二編程脈波PPLS2所編程的位元線會被施加禁止電壓(inhibit voltage)Vdd以便停用所述位元線。同樣地，如圖9所示之編程順序的區間”d2”，包括較狹窄的區間”d1”，而第一編程脈波PPLS1在區間”d1”內是啟用的(activated)。當用於編程的位元值是01和00時，藉由施加禁止電壓Vdd至位元線，可停用所述位元線。
參考圖8，第一編程脈波PPLS1和第二編程脈波PPLS2可以連續地被施加。此時，如圖6A～6C所示的編程順序，介於施加第一編程脈波PPLS1與施加第二編程脈波PPLS2之間的時間差會小到無法引起耦合效應。
雖然圖8～圖10顯示依據本發明一實施方式之編程一非揮發性記憶裝置的示範性方法，包括兩個編程脈波，其中之一的編程脈波同時執行相對應於兩個位元值的編程操作，但本發明不限定於此。然而，在位元值(也就是00、01、10以及11)被編程至一種多層式儲存格快閃記憶裝置的例子中，相關的電壓差Vd僅是1.4伏特，如圖10所示。因此，當用於每一個位元值的位元線電壓被不同地設定在0伏特與Vdd之間時，要保留足夠的餘裕(margin)是困難的。
如果可獲得足夠的餘裕，可用單一編程脈波以編程兩個以上的位元值。如此，本發明包含用單一編程脈波來編程的實施方式。
儘管圖8～圖10顯示編程兩位元到多層式儲存格快閃記憶裝置的方法，本發明並非限定於此。換句話說，本發明提供的方法可應用至具有三個或更多位元的多層式儲存格快閃記憶裝置。
圖11～圖13是根據本發明另一實施方式之編程三個位元至多層式儲存格非揮發性記憶裝置的方法圖，可避免因編程順序而導致的電容耦合效應。
參考圖11～圖13，編程三位元多層式快閃記憶裝置的方法可根據三個編程脈波，編程八個記憶儲存格狀態至一種多層式快閃記憶裝置；所述八個記憶儲存格狀態與三個資料位元相關聯。因此，被編程的記憶儲存格的電阻值改變。此時，被編程的記憶儲存格的臨界電壓分佈如圖13所示，以P0～P7來編號。
更明確地說，第一編程脈波PPLS1被施加到非揮發性記憶裝置上的相對應字線，被施加到所述字線的第二編程脈波PPLS2的電壓不同於第一編程脈波PPLS1，而被施加到所述字線的第三編程脈波PPLS3的電壓不同於第一編程脈波PPLS1和第二編程脈波PPLS2。以編程兩位元多層式儲存格快閃記憶裝置的同樣方法，第一到第三編程脈波PPLS1～PPLS3可以連續地被啟用。
如此，第一編程操作P1依據第一編程脈波PPLS1而被執行，第二編程操作P2依據第二編程脈波PPLS2而被執行，第三編程操作P3依據第三編程脈波PPLS3而被執行。
此時，以單一編程脈波同時執行的編程操作，可藉由施加不同的位元線電壓來進行不同的編程。例如，當以第二編程脈波PPLS2同時執行第二編程操作P2和第四編程操作P4時，彼此不同的位元線電壓，如0伏特、V1和V2，被施加於連接至記憶儲存格的位元線，所述記憶儲存格為對應於第二編程操作P2和第四編程操作P4。
另外，一禁止電壓Vdd可被施加到記憶儲存格的位元線，其中所述記憶儲存格為對應於第二～第七編程操作P2～P7，而在第一編程脈波PPLS1啟動的區間(section)內第二～第七編程操作P2～P7是停止的(deactivated)。該禁止電壓Vdd可被施加到記憶儲存格的位元線，其中所述記憶儲存格為對應於第一編程操作P1和第五～第七編程操作P5～P7，而第一編程操作P1和第五～第七編程操作P5～P7是被第二編程脈波PPLS2停止的。同樣地，該禁止電壓Vdd可被施加到記憶儲存格的位元線，其中所述記憶儲存格為對應於在第一～第四編程操作P1～P4，而在第三編程脈波PPLS3啟動的區間內，第一～第四編程操作P1～P4是停止的。
因此，具有三個或更多位元的多層式儲存格快閃記憶裝置中可避免因編程順序而導致的耦合效應。
參考圖8，一種驗證操作被執行，用以驗證第一編程脈波PPLS1和第二編程脈波PPLS2是否正確地執行編程操作。此時，根據本發明實施方式之編程方法，關於不同位元值的驗證操作可以分開地執行，而關於不同位元值的編程操作，可由第一編程脈波PPLS1和第二編程脈波PPLS2來同時執行。
例如，假使根據本發明實施方式之編程方法而使用增幅步階脈波編程，圖8顯示根據本發明一實施方式之編程方法，其包含三個驗證脈波VPLS，用以表示圖6中關於位元值00、01和10的驗證操作。所述三個驗證脈波VPLS在連續施加第一編程脈波PPLS1與第二編程脈波PPLS2對(pair)的期間是啟用的。
此時，多個驗證電壓被施加到對應於位元值的位元線，且具有不同的量級(magnitudes)。然而，本發明並非限定於此，而且在單一驗證操作時，可驗證多個位元值。
因此，在根據本發明實施方式之編程一非揮發性記憶裝置的方法中，關於多個位元值的第一～第三編程操作P1～P3，是同時完成或實質上同時完成，如圖14所示。因此，可預防任何影響已編程的記憶儲存格的電容耦合效應，如圖6C所示。
圖15是根據本發明一實施方式之編程一非揮發性記憶裝置的方法圖，可預防因儲存格分佈所引起的電容耦合效應。
參考圖15，根據所描述實施方式之編程一非揮發性記憶裝置的方法，施加相關於多個位元值00、01和10的編程脈波，但是被編程位元值的驗證時間彼此不同。每一個被編程的位元值的驗證時間，包含施加不同數量的驗證電壓到非揮發性記憶裝置內的相對應位元線。此時，在每一次的施加時間，以圖15所示之編程方法施加至相對應位元線的電壓是不同的。例如，圖15顯示以三種不同的電壓Vvrf-1 ～Vvrf-3 來執行關於位元值01的驗證，以兩種不同的電壓Vvrf-1 和Vvrf-2 來執行關於位元值00的驗證，以及以電壓Vvrf-1 來執行關於位元值10的驗證。
各驗證電壓Vvrf-1 ～Vvrf-3 的電壓準位可以如圖16顯示的一樣。圖17以比較該門限電壓Vth和驗證電壓Vvrf-1 ～Vvrf-3 的量級，來顯示與位元值相關之位元線電壓的量級。
儘管圖15～17用於參考以描述應用於兩位元多層式儲存格快閃記憶裝置的方法，本發明並非限定於此。因此，根據本發明一實施方式之編程方法，由儲存格分佈所導致的電容耦合效應，可藉由依據位元值而改變驗證時間來降低。
圖18是根據本發明一實施例之非揮發性記憶裝置的編程狀態圖。參考圖18，編程操作P1～P3和/或儲存格分佈FC、TC和SC的編程操作分別在時間點完成t1～t3完成，亦即差不多同時完成。因而，在圖6C和7C中所示，因編程順序和/或儲存格分佈所引起的電容耦合效應，其導致臨界電壓分佈的隨機(random)改變是可以避免的。
雖然本發明已以示範性的實施方式揭露如上，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
ΔVcell ．．．耦合效應
ΔVth．．．移位值
CELLA．．．記憶儲存格
Cx、Cy、Cxy．．．電容耦合
Err．．．迷走電壓分佈
VPLS．．．驗證脈波
P0．．．第零編程操作
P1．．．第一編程操作
P2．．．第二編程操作
P3．．．第三編程操作
P4．．．第四編程操作
P5．．．第五編程操作
P6．．．第六編程操作
P7．．．第七編程操作
PPLS1．．．第一編程脈波
PPLS2．．．第二編程脈波
PPLS3．．．第三編程脈波
t1～t3．．．時間點
V1～V3．．．電壓
Vd．．．位元線電壓
Vdd．．．禁止電壓
Vth．．．門限電壓
VTHD1．．．第一電壓分佈
VTHD11．．．第一電壓分佈
VTHD2．．．第二電壓分佈
VTHD3．．．第三電壓分佈
VTHD4．．．第四電壓分佈
VTHDX．．．迷走電壓分佈
Vvrf-1～Vvrf-3．．．驗證電壓
WL＜N＞～WL＜N+2＞．．．字線
x0．．．臨界電壓分佈
圖1A是使用兩種電壓分佈以編程一個資料位元至非揮發性記憶裝置的範例圖。
圖1B是編程兩個資料位元至圖1A之非揮發性記憶裝置的範例圖。
圖1C是使用四種電壓分佈以編程兩個資料位元至非揮發性記憶儲存格的範例圖。
圖2A是使用兩種電壓分佈來編程一個資料位元的範例圖。
圖2B是使用四種電壓分佈來編程兩個資料位元的範例圖。
圖3A和圖3B是已編程的記憶儲存格的電壓分佈示意圖，顯示其因相鄰的字線或相鄰的位元線之間的電容耦合而移位。
圖4A～圖5B是非揮發性記憶裝置的電路圖，分別顯示連接至相鄰的位元線的記憶儲存格同時被編程。
圖6A～圖6C是非揮發性記憶裝置之編程順序所引起的耦合效應圖。
圖7A～圖7C是非揮發性記憶裝置之儲存格分佈所引起的耦合效應圖。
圖8是編程一非揮發性記憶裝置的方法示意圖，於本發明一實施例中避免因編程順序所引起的耦合效應。
圖9是在圖8之編程操作期間，施加電壓至位元線的示意圖。
圖10是用於圖9之實施方式之名詞”Vd”的說明圖。
圖11～圖13是編程3位元多層式儲存格非揮發性記憶裝置的方法示意圖，於本發明一實施例中避免因編程順序所引起的耦合效應。
圖14是依據圖8之多個編程操作同時進行的示意圖。
圖15是編程一非揮發性記憶裝置的方法示意圖，於本發明一實施例中避免因儲存格分佈所引起的耦合效應。
圖16是在圖15之編程期間施加一驗證電壓至位元線的示意圖。
圖17是圖16之電壓曲線圖的資料表單版本。
圖18是根據本發明一實施例之非揮發性記憶裝置的編程狀態圖。
VPLS．．．驗證脈波
PPLS1．．．第一編程脈波
PPLS2．．．第二編程脈波
PPLS3．．．第三編程脈波

Claims (21)

  1. 一種編程多層式儲存格非揮發性記憶裝置的方法，包括：施加一第一編程脈波至所述非揮發性記憶裝置的一字線；施加一第二編程脈波至所述字線，其中所述第二編程脈波的電壓準位與所述第一編程脈波的電壓準位不同；以及分別施加位元線電壓至結合於所述字線的位元線，其中所述位元線電壓依照多個資料位元值而改變，並根據所述第一編程脈波或所述第二編程脈波以編程結合於所述字線和所述位元線的多個記憶儲存格。
  2. 如申請專利範圍第1項所述之編程多層式儲存格非揮發性記憶裝置的方法，其中所述第二編程脈波繼所述第一編程脈波之後，被施加至所述字線。
  3. 如申請專利範圍第2項所述之編程多層式儲存格非揮發性記憶裝置的方法，更包含：在施加所述第二編程脈波之後，分別施加驗證電壓至所述位元線，其中所述驗證電壓依據所述多個資料位元值而改變。
  4. 如申請專利範圍第3項所述之編程多層式儲存格非揮發性記憶裝置的方法，其中所述驗證電壓依據所述多個資料位元值而連續地被施加至所述位元線。
  5. 如申請專利範圍第3項所述之編程多層式儲存格 非揮發性記憶裝置的方法，其中所述驗證電壓的各別之電壓準位小於所述第一編程脈波和所述第二編程脈波。
  6. 如申請專利範圍第3項所述之編程多層式儲存格非揮發性記憶裝置的方法，其是一疊代方法，包括多重編程迴路，其中每一所述編程迴路包括：施加所述第一編程脈波至所述字線，接著施加所述第二編程脈波至所述字線，然後分別施加所述位元線電壓至連接到所述字線的位元線，接著分別施加所述驗證電壓至所述各別的位元線。
  7. 如申請專利範圍第6項所述之編程多層式儲存格非揮發性記憶裝置的方法，其中在連續執行每一所述編程迴路時，所述第一編程脈波和所述第二編程脈波的電壓準位分別有增加。
  8. 如申請專利範圍第1項所述之編程多層式儲存格非揮發性記憶裝置的方法，其中施加所述第二編程脈波之後，施加所述第一編程脈波。
  9. 如申請專利範圍第1項所述之編程多層式儲存格非揮發性記憶裝置的方法，其中所述第一編程脈波的電壓準位小於所述第二編程脈波的電壓準位。
  10. 如申請專利範圍第1項所述之編程多層式儲存格非揮發性記憶裝置的方法，其中所述多個記憶儲存格同時被編程。
  11. 如申請專利範圍第10項所述之編程多層式儲存格非揮發性記憶裝置的方法，其中每一個所述記憶儲存格 儲存N個資料位元，N是大於1的自然數。
  12. 一種編程非揮發性記憶裝置的方法，包括：在執行一編程操作的期間，至少一編程脈波依據第1個到第M個資料位元值而改變，以對連接至一字線的多個記憶儲存格進行編程，該至少一編程脈波並被施加到所述字線；以及執行一驗證操作，其中所述驗證操作的執行時序是依據所述第1個到第M個資料位元值而改變，其中在執行與一第j個資料位元值相關的編程操作前，執行與一第i個資料位元值相關的編程操作，而與所述第i個資料位元值的編程結果相關的驗證電壓施加的數量，大於與所述第j個資料位元值的編程結果相關的驗證電壓施加的數量，i是1到M之間的自然數，j是1到M之間的自然數。
  13. 如申請專利範圍第12項所述之編程非揮發性記憶裝置的方法，其中在所述驗證操作期間，多個驗證電壓分別被施加至結合於所述字線的各別之位元線，其中所述多個驗證電壓的電壓準位分別依據所述第1個到第M個資料位元值而改變。
  14. 如申請專利範圍第12項所述之編程非揮發性記憶裝置的方法，其中所施加的驗證電壓的數量是M。
  15. 如申請專利範圍第12項所述之編程非揮發性記憶裝置的方法，其中在執行與所述第j個資料位元值相關的編程操作前，執行與所述第i個資料位元值相關的編程 操作時，用以驗證與所述第i個資料位元值相關的編程結果所需的時間，長於用以驗證與所述第j個資料位元值相關的編程結果所需的時間。
  16. 如申請專利範圍第12項所述之編程非揮發性記憶裝置的方法，其中連結至所述字線的所述多個記憶儲存格同時被編程。
  17. 如申請專利範圍第12項所述之編程非揮發性記憶裝置的方法，其中每一個所述記憶儲存格儲存N個資料位元，其中N是大於1的自然數。
  18. 一種編程非揮發性記憶裝置的方法，包括：施加第1個到第N個編程脈波於一字線，其中所述第1個到第N個編程脈波彼此不同，N是大於1的自然數；以及分別施加位元線電壓至結合於所述字線的各別之位元線，其中所述位元線電壓依據多個資料位元值而改變，並根據所述第一編程脈波或所述第二編程脈波以編程結合於所述字線和所述位元線的多個記憶儲存格。
  19. 如申請專利範圍第18項所述之編程非揮發性記憶裝置的方法，其中所述第1個到第N個編程脈波連續地被施加。
  20. 如申請專利範圍第19項所述之編程非揮發性記憶裝置的方法，更包括：在施加所述第N個編程脈波之後，分別施加驗證電壓至所述各別之位元線，其中所述驗證電壓依據所述多個資 料位元值而改變。
  21. 如申請專利範圍第18項所述之編程非揮發性記憶裝置的方法，其中在所述第1個到第N個編程脈波中的所述第(X-1)個編程脈波期間被編程的一記憶儲存格，被所述第1個到第N個編程脈波中的第X個編程脈波重新編程，因此除了原先一資料位元值用以編程所述記憶儲存格，一資料位元值用於編程所述記憶儲存格，X是1到(N-1)之間的自然數。
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