TWI611411B - 記憶體裝置的操作方法 - Google Patents

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Abstract

一種記憶體裝置包括N條字元線，其中該些字元線包括一第i條字元線和一第i+1條字元線，第i條字元線耦接至一第i個記憶胞，第i+1條字元線耦接至相鄰於第i個記憶胞的一第i+1個記憶胞，第i+1個記憶胞是一被寫入的記憶胞，i是0至N-2的整數。操作此種記憶體裝置的一種操作方法包括一讀取步驟。在該讀取步驟中，提供一讀取電壓至第i條字元線，提供一第一通過電壓至第i+1條字元線，並提供一第二通過電壓至所有其他字元線，其中第二通過電壓低於第一通過電壓。

Description

記憶體裝置的操作方法
本揭露是關於一種記憶體裝置的操作方法，特別是關於包括一讀取步驟的方法。
記憶體裝置廣泛地用於電子系統以儲存資料。類似於其他電子裝置，對於記憶體裝置和其元件存在有尺寸縮小的潮流。隨著記憶體裝置的縮小，發生在元件之間的干擾(interference)可能成為問題。這樣的問題可以藉由修改元件的材料和/或空間配置來解決。此外，可以藉由調整記憶體裝置的操作方法來減輕干擾。
本揭露是關於能夠減輕記憶體裝置的元件(例如字元線和/或記憶胞)之間的干擾問題的方法。
根據一些實施例，提供一種記憶體裝置的操作方法，用於操作一記憶體裝置。記憶體裝置包括N條字元線，該些字元線包括一第i條字元線和一第i+1條字元線，第i條字元線耦接至一第i個記憶胞，第i+1條字元線耦接至相鄰於第i個記憶胞的一第i+1個記憶胞，第i+1個記憶胞是一被寫入的記憶胞，i是0至N-2的整數。操作方法包括一讀取步驟。讀取步驟包括提供一讀取電壓至第i條字元線、提供一第一通過電壓至第i+1條 字元線、和提供一第二通過電壓至該些字元線中的所有其他字元線，其中第二通過電壓低於第一通過電壓。
根據一些實施例，提供一種記憶體裝置的操作方法，用於操作一記憶體裝置。記憶體裝置包括耦接至一位元線的N個記憶胞，該些記憶胞包括一第i個記憶胞和相鄰於第i個記憶胞的一第i+1個記憶胞，第i+1個記憶胞是一被寫入的記憶胞，i是0至N-2的整數。操作方法包括一讀取步驟。讀取步驟包括施加一讀取電壓至第i個記憶胞、施加一第一通過電壓至第i+1個記憶胞、和施加一第二通過電壓至該些記憶胞中的所有其他記憶胞，其中第二通過電壓低於第一通過電壓。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
10‧‧‧串列
20‧‧‧串列
110‧‧‧串列選擇電晶體
120‧‧‧接地選擇電晶體
200‧‧‧介電層
210‧‧‧記憶層
212‧‧‧穿隧層
214‧‧‧捕捉層
216‧‧‧阻障層
220‧‧‧通道層
300‧‧‧基板
310‧‧‧控制閘
320‧‧‧浮閘
330‧‧‧介電層
332‧‧‧氧化物層
334‧‧‧氮化物層
336‧‧‧氧化物層
340‧‧‧介電層
350‧‧‧介電層
BL(m)、BL(m+1)‧‧‧位元線
CSL‧‧‧共同源極線
GSL‧‧‧接地選擇線
MC、MC(i)、MC(i+1)‧‧‧記憶胞
S‧‧‧間隔
SSL‧‧‧串列選擇線
WL(0)、WL(1)、WL(i-2)、WL(i-1)、WL(i)、WL(i+1)、WL(i+2)、WL(N-1)‧‧‧字元線
第1圖示出記憶體裝置的一示例性電路配置。
第2圖示出一示例性記憶體裝置的一部分。
第3圖示出範例和比較例的橫向電位分布。
第4圖示出範例和比較例的干擾情況。
第5圖繪示一示例性記憶體裝置的一部分。
以下將配合所附圖式對於各種實施例進行更詳細的說明。為了清楚起見，圖式中的元件可能並未依照比例繪示。此外，可能從圖式中省略一些元件。可以預期的是，一實施例中的 元件和特徵，可以有利地納入於另一實施例中，而未再加以闡述。
請參照第1圖，其示出記憶體裝置的一示例性電路配置。一記憶體裝置可包括多個記憶胞MC。每N個記憶胞MC可耦接至一條位元線。舉例來說，在第1圖中，示出二行記憶胞MC，其中一行記憶胞MC耦接至位元線BL(m)，另一行記憶胞MC耦接至位元線BL(m+1)。根據一些實施例，各行中的記憶胞構成一串列。在第1圖中，串列10通過位在一端(汲極側)的一串列選擇電晶體110耦接至位元線BL(m)，並通過位在另一端(源極側)的一接地選擇電晶體120耦接至共同源極線CSL。串列選擇電晶體110的閘極耦接至串列選擇線SSL。接地選擇電晶體120的閘極耦接至接地選擇線GSL。串列20以類似的方式耦接至位元線BL(m+1)和共同源極線CSL。各串列中的N個記憶胞MC分別耦接至N條字元線WL(0)至WL(N-1)。如第1圖所示，串列10中的記憶胞MC分別耦接至字元線WL(0)至WL(N-1)，其中i是0至N-2的整數。在第1圖中，特別指出耦接至第i條字元線WL(i)的一第i個記憶胞MC(i)和耦接至第i+1條字元線WL(i+1)的一第i+1個記憶胞MC(i+1)。記憶胞MC可為單階記憶胞(SLC)、多階記憶胞(MLC)、或三階記憶胞(TLC)。
第2圖示出一示例性記憶體裝置的一部分。此一記憶體裝置具有三維(3D)反及(NAND)垂直通道結構。在這樣的結構中，一包括沿著Z方向交替設置的導電層和介電層200的堆疊形成在基板(未繪示)上，其中Z方向是垂直於基板上表面的方向。導電層可作為字元線。在第2圖中，示出五層導電層，分別作為第i-2條字元線WL(i-2)、第i-1條字元線WL(i-1)、第i條字 元線WL(i)、第i+1條字元線WL(i+1)、和第i+2條字元線WL(i+2)。字元線可具有等於或小於30奈米的一間隔S。複數個溝槽或孔洞以穿過堆疊的方式形成，且一記憶層210形成在該些溝槽或孔洞的側壁上。記憶層210可包括一穿隧層212、一捕捉層214、和一阻障層216。穿隧層212可由氧化物形成。捕捉層214可由氮化物形成。阻障層216可由氧化物形成。一通道層220形成在記憶層210上。記憶胞MC由字元線和通道層220定義在其交點。在第2圖所示的例子中，記憶胞MC為氮化物捕捉型記憶胞(nitride-trapping memory cell)。由於字元線以等於或小於30奈米的間隔S彼此分離，記憶胞MC可在Z方向上具有等於或小於30奈米的一間隔。
現在將配合第2圖描述根據實施例的記憶體裝置的操作方法。操作方法包括一讀取步驟，在一些實施例中，讀取步驟也可被稱為寫入驗證步驟。
要被操作的記憶體裝置包括N條字元線。該N條字元線包括一第i條字元線WL(i)和一第i+1條字元線WL(i+1)，其中i是0至N-2的整數。第i條字元線WL(i)耦接至一第i個記憶胞MC(i)。第i+1條字元線WL(i+1)耦接至一第i+1個記憶胞MC(i+1)。第i+1個記憶胞MC(i+1)相鄰於第i個記憶胞MC(i)。舉例來說，第i+1個記憶胞MC(i+1)可設置在第i個記憶胞MC(i)的汲極側，如第1圖所示。第i+1個記憶胞MC(i+1)是一被寫入的記憶胞。亦即，在讀取步驟之前，進行了一寫入步驟，第i+1個記憶胞MC(i+1)在該步驟中被寫入。寫入步驟可從串列的源極側往汲極側進行。
在此，進行讀取步驟以讀取第i個記憶胞MC(i)。在讀取步驟中，提供一讀取電壓至第i條字元線WL(i)。提供一第一通過電壓至第i+1條字元線WL(i+1)。舉例來說，第一通過電壓可介於8V和12V之間，例如是8V。提供一第二通過電壓至該N條字元線中的所有其他字元線。舉例來說，第二通過電壓可介於6V和10V之間，例如是6V。根據在此所述的實施例，第二通過電壓低於第一通過電壓。根據一些實施例，第一通過電壓和第二通過電壓高於第i個記憶胞MC(i)的一最高臨界電壓位準。在此，最高臨界電壓位準是定義為在所關注的記憶胞的臨界電壓(Vt)分布圖中的最高位準。第一通過電壓和第二通過電壓的選擇能夠基於第i個記憶胞MC(i)的最高臨界電壓位準。在一些實施例中，第一通過電壓和第二通過電壓高於第i個記憶胞MC(i)的最高臨界電壓位準至少2V。根據另外一些實施例，當第i個記憶胞MC(i)是多階記憶胞或三階記憶胞等等時，第一通過電壓和第二通過電壓能夠基於用在第i個記憶胞MC(i)的讀取位準作調整。這有利於進一步地減輕通過電壓干擾(pass voltage disturbance)，其意味著串列中的其他記憶胞MC可能因F-N穿隧效應被輕微地寫入。雖不受限於理論，但發現到，當第i個記憶胞MC(i)的臨界電壓增加時，由不足的過驅電壓(overdrive voltage)所導致的額外干擾可能降低。
由於讀取電壓提供至第i條字元線WL(i)，能夠施加讀取電壓至耦接至第i條字元線WL(i)的第i個記憶胞MC(i)。類似地，能夠施加第一通過電壓至第i+1個記憶胞MC(i+1)，並能夠施加第二通過電壓至耦接至相同位元線的其他記憶胞MC。在 一些實施例中，耦接至相同位元線的其他記憶胞MC是那些配置在相同串列中的記憶胞MC。因此，從另一個角度來看，要被操作的記憶體裝置包括耦接至一位元線的N個記憶胞。該N個記憶胞MC包括一第i個記憶胞MC(i)和相鄰於第i個記憶胞MC(i)的一第i+1個記憶胞MC(i+1)，其中i是0至N-2的整數。第i+1個記憶胞MC(i+1)是一被寫入的記憶胞。在讀取步驟中，施加一讀取電壓至第i個記憶胞MC(i)，施加一第一通過電壓至第i+1個記憶胞MC(i+1)，並施加一第二通過電壓至該些記憶胞MC中的所有其他記憶胞MC，其中第二通過電壓低於第一通過電壓。
在讀取第i個記憶胞MC(i)時，提供一較高的通過電壓至第i+1條字元線WL(i+1)和連帶的第i+1個記憶胞MC(i+1)是有利的。請參照第3圖，其示出範例和比較例的橫向電位分布。在範例和比較例二者中，在串列的汲極側的電壓Vd為1V，在串列的源極側的電壓Vs為0V，第i個記憶胞MC(i)的閘極偏壓為-1.3V，臨界電壓偏移(threshold voltage shift,△Vt)為5.2V。在比較例中，提供至第i+1條字元線WL(i+1)的通過電壓(Vpass)為6V。在範例中，提供至第i+1條字元線WL(i+1)的通過電壓(亦即第一通過電壓)為8V。如第3圖所示，當提供一般的通過電壓至第i+1條字元線WL(i+1)時，可能因電荷的捕捉而存在較高的電位障，電荷的捕捉也可能導致不足的過驅電壓。提供較高的通過電壓至第i+1條字元線WL(i+1)能夠降低在第i+1個記憶胞MC(i+1)處的電位障。
如第4圖所示，提供較高的通過電壓至第i+1條字元線WL(i+1)抑制了由不足的過驅電壓所導致的額外干擾發生， 所述不足的過驅電壓所可能發生在第i+1個記憶胞MC(i+1)被寫入至高於最高臨界電壓位準的位準時。舉例來說，當第i+1個記憶胞MC(i+1)的△Vt為4V，在施加6V的通過電壓至第i+1條字元線WL(i+1)的比較例中發生額外干擾。而在範例和施加8V的通過電壓至第i+1條字元線WL(i+1)的比較例中，只有觀察到耦接干擾。
要注意的是，雖然施加8V的通過電壓至所有未選擇的字元線的比較例展現出抑制第i條字元線WL(i)和第i+1條字元線WL(i+1)之間的額外干擾發生，並從而抑制第i個記憶胞MC(i)和第i+1個記憶胞MC(i+1)之間的額外干擾發生的效果，其可能導致通過電壓干擾。而根據在此所述的實施例，一較低的通過電壓(亦即第二通過電壓)提供至其他未選擇的字元線，從而能夠避免通過電壓干擾。
根據實施例的方法能夠用於操作各種記憶體裝置。舉例來說，要被操作的記憶體裝置可具有3D的記憶胞陣列，例如第2圖所示的例子，或可具有二維(2D)的記憶胞陣列。具有3D的記憶胞陣列的記憶體裝置可具有環繞式閘極(gate-all-around,GAA)垂直通道結構、單一閘極垂直通道結構、或垂直閘極結構等等。記憶胞可為浮閘記憶胞或氮化物捕捉型記憶胞等等。記憶胞可為單階記憶胞、多階記憶胞、或三階記憶胞等等。
第5圖示出另一示例性記憶體裝置的一部分。此一記憶體裝置具有包括浮閘記憶胞的2D NAND結構。對於每個記憶胞來說，浮閘320設置在基板300上，並由介電層350和基板300分離。控制閘310設置在浮閘320上，並由介電層330和浮 閘320分離。介電層330可包括一氧化物層332、一氮化物層334、和另一氧化物層336。控制閘310可延伸並作為字元線。一介電層340可共形地設置在控制閘310和浮閘320的堆疊上。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (8)

  1. 一種記憶體裝置的操作方法，用於操作一記憶體裝置，該記憶體裝置包括N條字元線，該些字元線包括一第i條字元線和一第i+1條字元線，該第i條字元線耦接至一第i個記憶胞，該第i+1條字元線耦接至相鄰於該第i個記憶胞的一第i+1個記憶胞，該第i+1個記憶胞是一被寫入的記憶胞，i是0至N-2的整數，該記憶體裝置的操作方法包括一讀取步驟，該讀取步驟包括：提供一讀取電壓至該第i條字元線；提供一第一通過電壓至該第i+1條字元線；以及提供一第二通過電壓至該些字元線中的所有其他字元線，其中該第二通過電壓低於該第一通過電壓，其中該第一通過電壓和該第二通過電壓高於該第i個記憶胞的一最高臨界電壓位準至少2V。
  2. 如申請專利範圍第1項所述之記憶體裝置的操作方法，其中該第一通過電壓介於8V和12V之間。
  3. 如申請專利範圍第1項所述之記憶體裝置的操作方法，其中該第二通過電壓介於6V和10V之間。
  4. 如申請專利範圍第1項所述之記憶體裝置的操作方法，其中該第i個記憶胞和該第i+1個記憶胞耦接至相同的位元線。
  5. 如申請專利範圍第4項所述之記憶體裝置的操作方法，其中該第i個記憶胞和該第i+1個記憶胞設置在相同的串列中。
  6. 如申請專利範圍第5項所述之記憶體裝置的操作方法，其中該第i+1個記憶胞設置在該第i個記憶胞的汲極側。
  7. 如申請專利範圍第1項所述之記憶體裝置的操作方法，其中該些字元線具有等於或小於30奈米的一間隔。
  8. 一種記憶體裝置的操作方法，用於操作一記憶體裝置，該記憶體裝置包括耦接至一位元線的N個記憶胞，該些記憶胞包括一第i個記憶胞和相鄰於該第i個記憶胞的一第i+1個記憶胞，該第i+1個記憶胞是一被寫入的記憶胞，i是0至N-2的整數，該記憶體裝置的操作方法包括一讀取步驟，該讀取步驟包括：施加一讀取電壓至該第i個記憶胞；施加一第一通過電壓至該第i+1個記憶胞；以及施加一第二通過電壓至該些記憶胞中的所有其他記憶胞，其中該第二通過電壓低於該第一通過電壓，其中該第一通過電壓和該第二通過電壓高於該第i個記憶胞的一最高臨界電壓位準至少2V。
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