KR20130125206A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 기판 상에 적층된 워드라인들 및 상기 워드라인들을 관통하여 형성된 수직 채널 층을 포함하는 셀 스트링들을 포함하는 메모리 셀 어레이; 상기 워드라인들 중 하나를 선택하여 프로그램 동작을 실시하기 위한 주변 회로; 및 프로그램을 위해 선택된 워드라인에 프로그램 전압이 인가되게 하고, 프로그램 동작이 완료된 워드라인에 접지전압을 인가되게 하고, 나머지 워드라인들에 패스전압이 인가되게 하여 프로그램 동작이 실시되게 상기 주변회로를 제어하기 위한 제어회로를 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 제조 기술의 발전과 더불어, 고밀도 메모리에 대한 요구가 계속되어 오고 있다. 특히, 실리콘 기판 상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 메모리 소자가 제안되고 있다.
하지만, 새로운 구조에 의한 공정의 불안정성 및/또는 제품의 신뢰성 저하 등의 문제점들이 발생되어, 이러한 문제점들을 해결하기 위한 많은 연구들이 진행되고 있다.
특히, 3차원 구조의 메모리 소자는 하나의 비트라인에 여러개의 셀 스트링이 연결되는 구조를 갖는다. 이에 따라서 프로그램을 실시할 때, 각 워드라인에 패스전압이 인가되는 횟수가 늘어나고 그에 다른 패스 디스터번스의 영향으로 메모리 셀의 문턱전압이 변경되는 문제가 발생할 수 있다.
본 발명의 실시 예는 3차원 반도체 메모리 장치에서 프로그램을 실시할 때, 비선택된 메모리 셀이 패스전압을 인가받는 횟수를 최소화 하여 패스 전압으로 인한 디스터번스를 줄이기 위한 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
기판 상에 적층된 워드라인들 및 상기 워드라인들을 관통하여 형성된 수직 채널 층을 포함하는 셀 스트링들을 포함하는 메모리 셀 어레이; 상기 워드라인들 중 하나를 선택하여 프로그램 동작을 실시하기 위한 주변 회로; 및 프로그램을 위해 선택된 워드라인에 프로그램 전압이 인가되게 하고, 프로그램 동작이 완료된 워드라인에 접지전압을 인가되게 하고, 나머지 워드라인들에 패스전압이 인가되게 하여 프로그램 동작이 실시되게 상기 주변회로를 제어하기 위한 제어회로를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
기판상에 적층된 워드라인 및 상기 워드라인들을 관통하여 형성된 수직 채널층을 포함하는 셀 스트링이 제공되는 단계; 상기 워드라인들 중 프로그램 동작이 완료된 워드라인에 접지전압을 인가하는 단계; 프로그램을 위해서 선택된 워드라인 및 상기 선택된 워드라인과 프로그램 동작이 완료된 워드라인을 제외한 나머지 워드라인들에 패스전압을 인가하는 단계; 및 상기 선택된 워드라인의 전압을 프로그램 전압으로 변경하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
기판상에 적층된 워드라인 및 상기 워드라인들을 관통하여 형성된 수직 채널층을 포함하는 셀 스트링의 상기 워드라인들 중 선택된 워드라인에 대한 프로그램 명령이 입력되는 단계; 상기 프로그램을 위해 선택된 워드라인에서 소오스 선택 라인쪽으로 인접한 워드라인들에 접지 전압을 인가하는 단계; 상기 선택된 워드라인 및 상기 선택된 워드라인에서 드레인 선택 라인 쪽으로 인접한 워드라인들에 패스전압을 인가하는 단계; 및 상기 선택된 워드라인의 전압을 프로그램 전압으로 변경하는 단계를 포함하고, 상기 소오스 선택 라인에 인접한 워드라인에서 상기 드레인 선택 라인에 인접한 워드라인 순서로 프로그램이 실시되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은 프로그램 동작시에 비선택된 메모리 셀에 패스전압을 인가하는 횟수를 최소화 함으로써, 패스 전압으로 인해 받는 디스터번스 영향을 최소화 한다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 사시도이다.
도 3은 하나의 비트라인에 연결되는 셀 스트링들을 설명하기 위한 회로도이다.
도 4는 2차원 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 3차원 반도체 메모리 장치의 셀 스트링 구조를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 동작 타이밍도이다.
도 7은 본 발명의 다른 실시 예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 1을 참조하면, 반도체 메모리 장치(100)는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이(110)를 포함한다.
상기 메모리 셀 어레이(110)는 3차원 구조를 갖도록 형성되는 것으로, 상세한 설명은 이후에 하기로 한다.
그리고 반도체 메모리 장치(100)는 상기 메모리 셀들을 프로그램하거나, 상기 메모리 셀에 저장된 데이터를 독출하기 위한 주변 회로 그룹(130 내지 170)과, 상기 주변 회로 그룹(130 내지 170)을 제어하기 위한 제어회로(120)를 포함한다.
상기 주변 회로 그룹(130 내지 170)은 전압 공급 회로(130), X 디코더(140), 페이지 버퍼 그룹(150), Y 디코더(160) 및 IO 회로(170)를 포함한다.
전압 공급 회로(130)는 제어회로(120)로부터의 전압 제어 신호와 동작 모드 신호(PGM, READ, ERASE)등에 응답하여 프로그램, 독출 또는 소거를 위한 동작 전압, 예를 들어 프로그램 전압(Vpgm), 독출 전압(Vread), 패스전압(Vpass) 또는 소거 전압(Verase) 등을 생성한다.
X 디코더(140)는 제어회로(120)로부터 입력되는 로우 어드레스(RADD)에 따라서 메모리 셀 어레이(110) 내의 복수개의 메모리 블록(BK)들 중 하나를 선택하고, 선택된 메모리 블록(BK)의 워드라인들 및 선택라인과 글로벌 라인들을 각각 연결시켜 동작 전압이 전달되게 한다.
페이지 버퍼 그룹(150)은 비트라인들 중 적어도 하나의 비트라인에 각각 연결되는 페이지 버퍼들을 포함하며, 페이지 버퍼들은 제어회로(120)로부터의 페이지 버퍼 제어신호(PB SIGNALS)들에 응답하여 프로그램, 독출 또는 소거 동작시에 동작한다.
3차원 구조의 상기 메모리 셀 어레이(110)는 다음과 같이 구성된다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 사시도이다.
도 2는 3차원 구조의 메모리 셀 어레이 중 하나의 셀 스트링만을 나타낸 것으로, 도면을 보기 쉽게 하기 위하여 도전 부분만을 도시하였으며, 절연 부분의 도시는 생략했다. 도 2와 같은 3차원 구조의 메모리 셀 어레이를 P-Bics 구조라고 하기도 한다.
도 2를 참조하면, 파이프 게이트(Pipe Gate)의 위에 PC를 구성하고, PC의 위에 U자형의 필러가 구성되고, U자 형의 필러에 각각 수평방향으로 형성되는 제 0 내지 제 7 워드라인(WL0 내지 WL7)과 제 8 내지 제 15 워드라인(WL8 내지 WL15)이 쌓여 있는 형태로 구성된다.
그리고 드레인 선택 라인(DSL1) 및 소오스 선택 라인(SSL1)이 U 자형 필러를 둘러싸고 수평 방향으로 각각 생성된다.
상기 제 0 내지 제 15 워드라인(WL0 내지 WL15)과 필러가 접촉되는 부분이 트랩 챠지형 메모리 셀이 되고, 드레인 선택 라인 및 소오스 선택 라인과 필러가 접촉되는 부분이 드레인 선택 트랜지스터와 소오스 선택 트랜지스터가 된다. 상기 U 자형 필러는 채널이 역학을 하게 된다. 그리고 소오스 선택 트랜지스터가 되는 부분의 필러의 끝 부분은 공통 소오스 라인(CSL)이 연결된다. 공통 소오스 라인(CSL)은 복수개의 셀 스트링들이 모두 공유한다.
한편, PC 부분은 U 자형 필러를 서로 연결해 주기 위해 트랜지스터 형태로 구성되며, 파이프 게이트에 전원을 입력하여 U 자형 필러가 서로 연결되도록 해야만 하나의 셀 스트링으로서 동작을 할 수 있다.
또한, 3차원 구조의 메모리 셀 어레이(110)는 하나의 비트라인에 두개 이상의 셀 스트링이 연결되는 멀티 스트링 형태로 구성된다.
본 발명의 실시 예에서는 하나의 비트라인에 4 개의 셀 스트링이 연결된다고 가정하고, 이를 2차원 회로로 나타내면 다음과 같다.
도 3은 하나의 비트라인에 연결되는 셀 스트링들을 설명하기 위한 회로도이다.
도 3을 참조하면, 하나의 비트라인(Bit Line; BL)에 4 개의 셀 스트링(ST1 내지 ST4)이 연결되어 있다.
각각의 셀 스트링은 동일한 구조를 가지고 있으며, 대표적으로 제 1 셀 스트링(ST1)을 설명하면 다음과 같다.
제 1 셀 스트링(ST1)은 제 1 소오스 선택 트랜지스터(SST1)와 제 1 선택 트랜지스터(DST1)의 사이에 제 0 내지 제 7 메모리 셀(C0 내지 C7)과, 파이프 컨트롤 트랜지스터(PCT) 및 제 8 내지 제 15 메모리 셀(C8 내지 C15)이 직렬로 연결된다.
제 1 소오스 선택 트랜지스터(SST1)의 게이트에는 제 1 소오스 선택 라인(SSL1)이 연결되고, 제 2 선택 트랜지스터(DST1)의 게이트에는 제 1 드레인 선택 라인(DSL1)이 연결된다.
그리고 제 0 내지 제 15 메모리 셀(C0 내지 C15)에는 각각 제 0 내지 제 15 워드라인(WL0 내지 WL15)이 연결되고, 파이프 컨트롤 트랜지스터(DST)가 게이트는 파이프 컨트롤 게이트(PCG) 라인이 연결된다.
제 2 내지 제 4 셀 스트링(ST2 내지 ST4)도 제 1 셀 스트링(ST1)과 유사한 회로로 구성된다. 다만 제 2 내지 제 4 셀 스트링(ST2 내지 ST4) 각각에 연결되는 제 2 내지 제 4 소오스 선택 트랜지스터(SST2 내지 SST4)의 게이트에는 각각 제 2 내지 제 4 소오스 선택 라인(SSL2 내지 SSL4)이 연결되고, 제 2 내지 제 4 드레인 선택 트랜지스터(DST2 내지 DST4)의 게이트에는 각각 제 2 내지 제 4 드레인 선택 라인(DSL2 내지 DSL4)이 연결된다.
제 1 내지 제 4 드레인 선택 트랜지스터(DST1 내지 DST4)의 드레인은 비트라인(BL)에 공통 연결되고, 제 1 내지 제 4 소오스 선택 트랜지스터(SST1 내지 SST4)의 소오스는 공통 소오스 라인(CSL)에 공통 연결된다.
프로그램, 독출 또는 소거 동작을 할 때 파이프 컨트롤 트랜지스터(PCT)는 모두 턴온 상태로 유지시킨다.
상기한 반도체 메모리 장치에서 프로그램을 실시할 때는 선택된 워드라인을 제외한 나머지 워드라인들에는 패스전압(Vpass)을 인가한다. 상기 패스전압(Vpass)을 인가하는 횟수가 증가할 수록 패스 전압에 의한 디스터번스 영향이 커진다.
특히, 3차원 구조의 메모리 장치에서는 하나의 비트라인에 4개의 셀 스트링이 연결되어 있으며, 각 셀 스트링이 워드라인을 공유하고 있기 때문에, 프로그램 동작을 하는 동안 하나의 워드라인 당 패스전압이 인가되는 횟수가 2차원과 비교할 때 더욱더 많아진다.
도 4는 2차원 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 4에는 2차원 구조의 반도체 메모리 장치의 셀 스트링의 단면을 간략히 도시한 것이다.
도 4를 참조하면, 2차원 구조의 셀 스트링은 메모리 셀들 간에 정션(junction)이 존재한다.
2차원 구조의 메모리 셀은 기판(p-sub)의 위에 'n+' 정션의 사이에 메모리 셀의 플로팅 게이트 및 컨트롤 게이트가 구성된 구조이다.
프로그램을 실시할 때, 프로그램을 위해서 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하고, 비선택된 워드라인에 패스전압(Vpass)을 인가한다.
2차원 구조의 메모리 셀은 정션이 존재 하기 때문에, 도 4의 영역 'A'에 드레인과 소오스간에 리버스(reverse) 전압이 걸리는 경우 게이트 유기 드레인 누설(Gate Induced Drain Leakage; GIDL) 전류가 발생되는 문제가 발생할 수 있다. 또한 도 4의 영역 'B'에 핫 캐리어 인젝션(Hot Carrier Injection; HCI)이 발생하여 메모리 셀이 전기적 특성이 열화될 수도 있다. 따라서 이미 프로그램이 완료된 비선택된 워드라인에도 패스전압(Vpass)을 인가해야 하거나, 채널 컷 전압이나 버퍼 전압 등을 인가해야 한다.
한편, 3차원 구조의 셀 스트링은 다음과 같이 구성된다.
도 5는 본 발명의 실시 예에 따른 3차원 반도체 메모리 장치의 셀 스트링 구조를 설명하기 위한 도면이다.
도 5를 참조하면, 3차원 반도체 메모리 장치의 셀 스트링은 10nm 정도로 얇은 n 폴리 채널의 위에 정션이 없이 워드라인들이 형성되고, 상기 n 폴리 채널과 워드라인의 접촉면에 전자가 트랩되는 양이 조절되면서 메모리 셀의 문턱전압이 조절된다.
상기 3차원의 셀 스트링은 메모리 셀 간에 정션이 없으므로 메모리 셀 사이의 채널 형성을 위해서 인접한 프린징 필드(Fringing field) 효과를 이용한다. 프린징 필드 효과는 인접한 두 게이트영역에 전위차에 의해서 전기장 차이가 발생되고, 그로 인해서 전위가 낮은 쪽에서 높은 쪽으로 전자가 이동하는 효과이다.
또한 3차원의 셀 스트링은 정션이 없기 때문에 HCI 현상이 발생될 확률이 줄어든다.
이러한 성질을 이용하여 본 발명의 실시 예에서는 프로그램 동작시에 워드라인에 패스전압을 인가하는 횟수를 줄이는 방법을 사용한다.
도 6은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 동작 타이밍도이다.
도 6을 설명하는데 있어서, 상기 도 5를 참조하기 한다.
도 5에 나타난 셀 스트링은 제 0 내지 제 13 워드라인(WL0 내지 WL13)까지는 프로그램이 이미 완료된 상태이고, 제 14 및 제 15 워드라인(WL14, WL15)에 대해서는 프로그램이 진행되지 않은 소거 상태이다.
이때 제 14 워드라인(WL14)을 선택하여 프로그램을 실시한다고 할 때, 본 발명의 실시 예에서는 도 5 및 도 6에 나타난 바와 같이 제 15 워드라인(WL15)에는 패스전압(Vpass)을 인가하고, 제 14 워드라인(WL14)에는 프로그램 전압(Vpgm)을 인가하며, 나머지 제 0 내지 제 13 워드라인(WL0 내지 WL13)에는 0V를 인가한다.
프로그램을 위해서 선택된 워드라인(Sel WL)으로부터 드레인 선택 라인(DSL) 쪽으로 인접하고, 프로그램이 진행되지 않은 소거 셀들이 연결된 비선택된 워드라인(Unsel WL)에는 패스전압(Vpass)을 인가한다.
그리고 상기 선택된 워드라인(Sel WL)으로부터 소오스 선택 라인(SSL) 쪽으로 인접하고, 프로그램이 이미 진행된 비선택된 워드라인(Unsel WL)에는 0V를 인가하는 것이다.
이미 프로그램이 진행된 워드라인에 패스전압(Vpass)을 대신하여 0V를 인가하므로 프로그램 패스전압이 인가되는 횟수를 줄여 디스터번스를 줄일 수 있다. 또한 앞서 언급한 바와 같이 이러한 전압 인가 방법은 정션이 존재하지 않는 3차원 구조의 셀 스트링에서의 HCI의 발생 확률이 적기 때문에 가능하다.
도 6을 참조하면, 프로그램을 시작 하기 전에 전체 워드라인에 0V가 인가되고, 채널 부스팅을 위해서 선택된 워드라인과 상기 선택된 워드라인으로부터 드레인 선택 라인 쪽으로 인접한 비선택된 워드라인들에는 패스전압(Vpass)을 인가한다. 이때 상기 선택된 워드라인 으로부터 소오스 선택 라인 쪽으로 인접한 비선택된 워드라인에는 인가되는 0V를 유지된다.
그리고 본적격인 프로그램 펄스 인가시에 상기 선택된 워드라인에만 인가하는 전압이 패스전압(Vpass)에서 프로그램 전압(Vpgm)으로 변경된다.
상기의 동작 방법에 의해서 프로그램 패스 전압(Vpass)이 인가되는 횟수는 각 워드라인의 위치에 따라서 다르다.
예를 들어 하나의 셀 스트링에서 제 0 워드라인(WL0)에서 제 15 워드라인(WL15)을 차례로 선택하여 프로그램한다고 가정했을 때, 제 0 워드라인(WL0)은 가장 먼저 프로그램이 완료되므로, 패스 전압(Vpass)을 인가받는 횟수가 '0'이다.
반면에 제 15 워드라인(WL15)는 가장 나중에 프로그램이 완료되므로 패스전압(Vpass)이 14회 인가된다.
3차원 구조에서는 하나의 비트라인에 4개의 셀 스트링이 연결되어 있으므로, 각각의 워드라인이 패스전압(Vpass)을 인가받는 횟수는 더욱더 늘어난다. 그러나 종래의 각각의 워드라인들이 동일하게 14번의 패스전압(Vpass)을 인가받았던 것과 비교할 때, 패스전압(Vpass)의 인가 횟수는 현저히 줄어든다고 할 수 있다.
상기와 같이 패스전압(Vpass)의 인가 횟수가 줄어들기 때문에 패스전압으로 인한 디스터번스 영향을 줄일 수 있다. 또한 프로그램이 완료된 워드라인에 대해서는 패스전압을 인가하지 않기 때문에 패스전압 인가를 위해 소모하는 동작 전류역시 줄어드는 효과가 생긴다.
상기의 도 2의 P-Bics 구조와는 다른 구조를 갖는 3차원 반도체 메모리 장치들에 대해서도, 상기의 프로그램 방법은 동일하게 적용될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 도면이다.
도 7은 Bics 구조라고 하는 3차원 반도체 메모리 장치에 포함되는 하나의 셀 스트링을 나타낸다.
도 7을 참조하면, 비트라인(BL)에 연결되는 하나의 셀 스트링만을 도시한 것이며, 도 2의 3차원 반도체 메모리 장치와 동일하게 하나의 비트라인에 여러개의 셀 스트링이 연결된다.
도 7을 참조하면, P 웰의 위에 공통 소오스 라인으로 동작하는 소스 확산층(CSL)이 있고, 그 위에 기둥형의 채널을 소오스 선택 트랜지스터와 따라서 제 0 내지 제 15 메모리 셀 및 드레인 선택 트랜지스터가 적층되는 구조이다.
소오스 선택 트랜지스터에는 소오스 선택 라인(SSL)이 연결되고, 제 0 내지 제 15 워드라인(WL0 내지 WL15)가 각각의 메모리 셀에 연결된다. 그리고 드레인 선택 트랜지스터에 드레인 선택 라인(DSL1)이 연결된다. 이때 동일한 비트라인에 연결되는 여러개의 셀 스트링의 드레인 선택 라인(DSL1)은 각각 분리된다.
그리고 상기 도 2에 도시된 셀 스트링과는 달리 도 7의 셀 스트링의 소오스 선택 라인(SSL)은 공통으로 연결된다. 그러나 제조 공정 과정에서 각 셀 스트링의 소오스 선택 라인(SSL)을 분리시키기도 한다.
또한 각 셀 스트링의 드레인 선택 라인(DSL1)들도 각각 분리되어 다르게 연결된다.
또한, PC 부분의 트랜지스터가 필요 없으며 제 0 메모리 셀(C0)부터 제 15 메모리 셀 (C15)의 순서로 수직으로 메모리 셀이 적층되어 있는 구조를 갖는다.
또 다른 3차원 반도체 메모리의 종류로는 TCAT 구조라고 불리는 구조가 있다. TCAT의 구조는 도 7과 매우 유사하다. 다만 메모리 셀을 제조하는 물질과 공정 차이가 있다. 그러나 등가 회로로 나타내는 경우는 도 7의 P-Bics와 거의 유사하며 동작 방법 역시 유사하다.
그밖에도 3차원 반도체 메모리 장치는 다양한 형태로 새롭게 개발되고 있다.
이러한 다양한 종류의 3차원 반도체 메모리 장치에 대한 프로그램을 실시할 때 본 발명의 프로그램 방법을 사용하는 것이 가능하다.
즉, 선택된 워드라인에는 프로그램 전압을 인가하고, 프로그램이 완료된 워드라인에는 접지전압을 인가하며, 나머지 프로그램이 진행되지 않은 비선택된 워드라인에는 패스전압을 인가하는 방법을 적용하여, 각 메모리 셀들에 패스전압이 인가되는 횟수를 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110 : 메모리 셀 어레이 120 : 제어회로
130 : 전압 공급 회로 140 : X 디코더
150 : 페이지 버퍼 그룹 160 : Y 디코더
170 : IO 회로

Claims (6)

  1. 기판 상에 적층된 워드라인들 및 상기 워드라인들을 관통하여 형성된 수직 채널 층을 포함하는 셀 스트링들을 포함하는 메모리 셀 어레이;
    상기 워드라인들 중 하나를 선택하여 프로그램 동작을 실시하기 위한 주변 회로; 및
    프로그램을 위해 선택된 워드라인에 프로그램 전압이 인가되게 하고, 프로그램 동작이 완료된 워드라인에 접지전압을 인가되게 하고, 나머지 워드라인들에 패스전압이 인가되게 하여 프로그램 동작이 실시되게 상기 주변회로를 제어하기 위한 제어회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제어회로는 프로그램 동작을 실시할 때,
    상기 선택된 워드라인 및 상기 나머지 워드라인들에 상기 패스전압이 인가되게 한 후, 상기 선택된 워드라인에 인가된 패스전압을 상기 프로그램 전압으로 변경되게 하는 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 기판상에 적층된 워드라인 및 상기 워드라인들을 관통하여 형성된 수직 채널층을 포함하는 셀 스트링의 상기 워드라인들 중 프로그램 동작이 완료된 워드라인에 접지전압을 인가하는 단계;
    프로그램을 위해서 선택된 워드라인 및 상기 선택된 워드라인과 프로그램 동작이 완료된 워드라인을 제외한 나머지 워드라인들에 패스전압을 인가하는 단계; 및
    상기 선택된 워드라인의 전압을 프로그램 전압으로 변경하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  4. 제 3항에 있어서,
    상기 프로그램 동작이 완료된 워드라인은 상기 선택된 워드라인과, 상기 셀 스트링이 공통 연결되는 소오스 선택 라인 사이에 위치한 워드라인들인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  5. 제 3항에 있어서,
    상기 나머지 워드라인들은 상기 선택된 워드라인과 상기 셀 스트링과 비트라인을 연결하는 드레인 선택 트랜지스터에 입력되는 드레인 선택 라인의 사이에 위한 워드라인들인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  6. 기판상에 적층된 워드라인 및 상기 워드라인들을 관통하여 형성된 수직 채널층을 포함하는 셀 스트링의 상기 워드라인들 중 선택된 워드라인에 대한 프로그램 명령이 입력되는 단계;
    상기 프로그램을 위해 선택된 워드라인에서 소오스 선택 라인쪽으로 인접한 워드라인들에 접지 전압을 인가하는 단계;
    상기 선택된 워드라인 및 상기 선택된 워드라인에서 드레인 선택 라인 쪽으로 인접한 워드라인들에 패스전압을 인가하는 단계; 및
    상기 선택된 워드라인의 전압을 프로그램 전압으로 변경하는 단계를 포함하고,
    상기 소오스 선택 라인에 인접한 워드라인에서 상기 드레인 선택 라인에 인접한 워드라인 순서로 프로그램이 실시되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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