JP5095102B2 - フラッシュメモリ素子 - Google Patents

フラッシュメモリ素子 Download PDF

Info

Publication number
JP5095102B2
JP5095102B2 JP2005366797A JP2005366797A JP5095102B2 JP 5095102 B2 JP5095102 B2 JP 5095102B2 JP 2005366797 A JP2005366797 A JP 2005366797A JP 2005366797 A JP2005366797 A JP 2005366797A JP 5095102 B2 JP5095102 B2 JP 5095102B2
Authority
JP
Japan
Prior art keywords
dummy
memory cells
memory cell
flash memory
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005366797A
Other languages
English (en)
Other versions
JP2006186359A (ja
Inventor
熙 植 朴
敬 馥 李
丙 洙 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020040112829A external-priority patent/KR100739946B1/ko
Priority claimed from KR1020050037101A external-priority patent/KR100680485B1/ko
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of JP2006186359A publication Critical patent/JP2006186359A/ja
Application granted granted Critical
Publication of JP5095102B2 publication Critical patent/JP5095102B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、フラッシュメモリ素子に関し、特にドレイン選択トランジスタとソース選択トランジスタにメモリセルが隣接して配置されたＮＡＮＤ型フラッシュメモリ素子に関するものである。
フラッシュメモリは、電源が遮断されたときにデータを保管することができる非揮発性メモリの１つであり、電気的にプログラムと消去が可能で一定周期でデータを再作成するリフレッシュ機能が不要な素子をいう。プログラムとはデータをメモリセルに記録する動作をいい、消去とはデータをメモリから削除する動作をいう。このようなフラッシュメモリ素子はセルの構造及び動作条件によりノア（NOR）とナンド（NAND）に大別される。ノア型フラッシュメモリは、各メモリセルトランジスタのソースが接地端子に連結されて任意のアドレスに対するプログラムや消去が可能であり、主として高速動作を要求する応用分野に使われている。反面、ナンド型フラッシュメモリは複数のメモリセルトランジスタが直列に連結されて一個のストリングを構成し、１個のストリングがソースとドレインに連結されている構造であり、主に高集積データ保管の応用分野で用いられる。
図２１は、一般的なＮＡＮＤ型フラッシュメモリ素子を示す。ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に直列に連結されるメモリセルＭＣ０〜ＭＣ３１の個数はデバイスおよび密度を考慮して１６個、３２個、または６４個などである。
図２１では、３２個のメモリセルを一つのストリングにしてＮ個のストリングが存在する。メモリセル(例えば、ＭＣ０)は１つのワードライン(ＷＬ０)によって制御され、１つのページ、即ちメモリセルのグループを形成する。図２１の例では３２個のページが存在する。
このようなナンド型フラッシュメモリ素子は、ソース選択ラインＳＳＬと隣接した第１のワードラインＷＬ０と、選択されない非選択ビット線ＢＬ０に接続されたメモリセルＭＣ０とドレイン選択ラインＤＳＬと隣接した最後のワードラインＷＬ３１と非選択ビット線ＢＬ０に接続されたメモリセルＭＣ３１でプログラムディスターブが発生する。その理由は、プログラム動作時に隣接したソース選択ラインＳＳＬには接地電圧０Ｖが印加され、ドレイン選択ラインＤＳＬには電源電圧（Ｖcc）が印加され、残りのワードラインＷＬ０，ＷＬ１−ＷＬ３１にプログラム禁止電圧（Ｖpass）が印加されることにより、ソース選択トランジスタＳＳＴのチャネルが０Ｖ、ドレイン選択トランジスタＤＳＴのチャネルが１Ｖ、メモリセルＭＣ０，ＭＣ１−ＭＣ３１のチャネルが略８Ｖにブースティングされるためである。
具体的には、ソース選択トランジスタＳＳＴの０Ｖのチャネル電圧とメモリセル(ＭＣ０の８Ｖのチャネル電圧間の電圧差により、ソース選択トランジスタＳＳＴとメモリセルＭＣ０との間に、強い横方向の電場が存在し、ドレイン選択トランジスタＤＳＴの１Ｖのチャネル電圧とメモリセルＭＣ３１の８Ｖのチャネル電圧間の電圧差によりドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にも強い横方向の電場が存在することになる。このような電圧差により横方向に強い電場が発生すれば、ソース選択トランジスタＳＳＴのゲート酸化膜とシリコン基板との間の界面で発生する電子がシリコン基板の表面に沿ってメモリセルＭＣ０側に移動しながらホットエレクトロンとなる。このように発生したホットエレクトロンは縦方向に移動してプログラムを所望としないメモリセルＭＣ０，ＭＣ３１のフローティングゲートに流入してメモリセルＭＣ０，ＭＣ３１にデータをプログラムさせる。
一方、選択されたビット線ＢＬ１と、第１および最後のワードラインＷＬ０，ＷＬ３１に接続されるメモリセルＭＣ０，ＭＣ３１のプログラム速度は他のメモリセルＭＣ１−ＭＣ３０のプログラム速度より遅い。その理由は、ソース選択ラインＳＳＬと第１のワードラインＷＬ０間に、そしてドレイン選択ラインＤＳＬと最後のワードラインＷＬ３１との間に電圧差が発生し、第１及び最後のワードラインＷＬ０，ＷＬ３１と選択されたビット線ＢＬ１に接続されるメモリセルＭＣ０，ＭＣ３１のしきい値電圧(Ｖt)が残りのワードラインＷＬ１−ＷＬ３０に接続されるメモリセルのしきい値電圧(Ｖt)より低いためである。
即ち、メモリセルＭＣ０，Ｍ３１がソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの電位による干渉を受けて、これらメモリセルＭＣ０，Ｍ３１のしきい値電圧が他のメモリセルＭＣ１-ＭＣ３０のしきい値電圧より低くなることにより、メモリセルＭＣ０，Ｍ３１のプログラム速度が他のメモリセルＭＣ１−ＭＣ３０のプログラム速度より遅くなる。
図２２は、メモリセル[ＭＣ０，ＭＣ３１；ホットエレクトロンによるプログラムディスターブが発生するメモリセル]のしきい値電圧(Ｖt)とプログラム禁止電圧(Ｖpass)との関係を示したグラフである。
図２２のように、第１と最後のワードラインＷＬ０，ＷＬ３１に接続されたメモリセルＭＣ０，Ｍ３１は、他のワードラインＷＬ１−ＷＬ３０に接続されたメモリセルＭＣ１−ＭＣ３０とは全く異なる特性を示すことが分かる。その原因は、上述したホットエレクトロンによるプログラムディスターブ現象のためである。
図２３は、選択されたビット線ＢＬ１に接続されるメモリセルＭＣ０−ＭＣ３１の各ワードラインＷＬ０−ＷＬ３１に同一の電圧を同時に印加してプログラムを実施した場合、各メモリセルＭＣ０−ＭＣ３１のしきい値電圧(Ｖt)分布を示したグラフである。ここで、しきい値電圧が低いということはプログラム速度が遅いことを意味する。
図２３のように、第１と最後のワードライであるＷＬ０，ＷＬ３１に接続されるメモリセルＭＣ０及びＭＣ３１のしきい値電圧は他のメモリセルＷＬ１−ＷＬ３０よりもしきい値電圧(Ｖt)が低く、プログラム速度が低下するということが分かる。
図２２に示すプログラムディスターブ現象と図２３に示したプログラム速度低下の現象はメモリセルのサイズが小さいほど一層激しくなり、シングルレベルセルよりはマルチレベルセルで一層激しくなる。このようなプログラムディスターブ現象とプログラム速度低下はデバイスの性能を低下させる短所がある。
以上から、本発明の目的は、非選択セルストリングにおいてドレイン選択トランジスタに隣接したメモリセルとソース選択トランジスタに隣接したメモリセルでプログラムディスターブが発生することを防止することにある。
また、本発明の他の目的は、選択されたストリングでドレイン選択トランジスタに隣接したメモリセルとソース選択トランジスタに隣接したメモリセルのプログラム速度が低下することを防止することにある。
前記目的を達成するために、本発明の請求項１に記載のフラッシュメモリ素子は、ナンド型フラッシュメモリ素子において、複数のビット線のそれぞれに連結される第１の選択トランジスタと、共通ソースラインに連結される第２の選択トランジスタと、前記第１の選択トランジスタのそれぞれと前記第２の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、前記第１の選択トランジスタと前記複数個のメモリセルのうち前記第１の選択トランジスタと隣接したメモリセル間に連結されるか、前記第２の選択トランジスタと前記複数個のメモリセルのうち前記第２の選択トランジスタと隣接したメモリセル間に連結されたダミートランジスタを含み、前記ダミートランジスタは、消去動作時にフローティング状態であることを特徴とするものである。
また、本発明の請求項７に記載のフラッシュメモリ素子は、ナンド型フラッシュメモリ素子において、複数のビット線のそれぞれに連結される第１の選択トランジスタと、共通ソースラインに連結される第２の選択トランジスタと、前記第１の選択トランジスタのそれぞれと前記第２の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、前記第１の選択トランジスタと前記複数個のメモリセルのうち前記第１の選択トランジスタと隣接したメモリセル間に連結される第１のダミートランジスタと、前記第２の選択トランジスタと前記複数個のメモリセルのうち前記第２の選択トランジスタと隣接したメモリセル間に連結された第２のダミートランジスタを含み、前記第１および第２のダミートランジスタと連結されたダミーワードラインには、プログラム動作および読み出し動作時に電源電圧が印加され、消去動作時にフローティング状態であることを特徴とするものである。
上述した通り、本発明によれば、第１と最後のワードラインに接続されるメモリセルを残りのメモリセルのように動作させることにより、非選択セルストリング内の第１と最後のワードラインに接続されるメモリセルでプログラムディスターブが発生することを防止することができ、また、選択されたセルストリング内の第１と最後のワードラインに接続されるメモリセルのプログラム／消去速度を向上させることができる。その結果、収率の向上に大きく寄与することができる利点がある。
以下、添付した図面を参照して本発明の実施例を詳細に説明する。しかし、本発明は以下で開示される実施例に限定されるものでなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例に限定されるものではない。単に本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。図面上において同一の参照符号は同一の部材を示す。
図１〜図４は、本発明に対する第１の比較形態のナンド型フラッシュメモリ素子を示し、第１のワードラインに接続されるメモリセルのプログラムディスターブを防止するための望ましい形態のナンド型フラッシュメモリ素子であり、図１はその１つのメモリブロックを示す。
図１において、ナンド型フラッシュメモリ素子は３２個のメモリセルを一つのストリングにしてＮ(Ｎは自然数)個のセルストリング(１０-１〜１０-ｎ)を含む。メモリセル(例えばＭＣ０)は、一つのワードラインＷＬ０によって制御され、１つのページ、即ちメモリセルのグループを形成する。セルストリング(１０-０〜１０-ｎ)のそれぞれは共通ソースラインＣＳＬに接続されるソース選択トランジスタＳＳＴと、ビット線ＢＬ０-ＢＬｎのそれぞれに接続されるドレイン選択トランジスタＤＳＴと、ソース選択トランジスタＳＳＴとドレイン選択されたトランジスタＤＳＴ間に直列に接続されるダミーメモリセルＤＭＣとメモリセルＭＣ０〜ＭＣ３１を含む。ここで、ダミーメモリセルＤＭＣはソース選択トランジスタＳＳＴとメモリセルＭＣ０との間に接続される。ドレイン選択トランジスタＤＳＴのゲートはドレイン選択ラインＤＳＬに接続され、ソース選択トランジスタＳＳＴのゲートはソース選択ラインＳＳＬに接続され、メモリセルＭＣ０〜ＭＣ３１のゲートのそれぞれは第１〜第３１ワードラインＷＬ０−ＷＬ３１に接続され、ダミーメモリセルＤＭＣのゲートはダミーワードラインＤＷＬに接続される。ダミーメモリセルＤＭＣは第１のワードラインＷＬ０に接続される非選択セルストリング１０-１内のメモリセルＭＣ０においてプログラムディスターブが発生することを防止するために設けられている。
図１では、ソース選択トランジスタＳＳＴとドレイン選択されたトランジスタＤＳＴとの間に直列に接続されるメモリセルＭＣ０〜ＭＣ３１とダミーメモリセルＤＭＣの個数は計３３個であるが、２ｎ+１個であることが望ましい。
図２は、本比較形態において、非選択セルストリング(１０-１)のプログラム動作時に各ラインに印加される電圧を示す。
非選択セルストリング(１０-１)は、プログラム動作時にメモリセルＭＣ０-ＭＣ３１がプログラムされないように非選択されたビット線ＢＬ０に電源電圧(ＶＣＣ)の印加を受ける。プログラム動作時にはプログラム対象ワードライン(例えば、ＷＬ２)にプログラム電圧(Ｖpgm)が印加され、残りのワードラインＷＬ０，ＷＬ１，ＷＬ３−ＷＬ３１にプログラム禁止電圧(Ｖpass)が印加され、ダミーワードラインＤＷＬにプログラム禁止電圧(Ｖpass)または２ＶＣＣ以上Ｖpass以下のプログラム禁止電圧(Ｖpass２)が印加され、ソース選択ラインＳＳＬに接地電圧０Ｖが印加され、ドレイン選択ラインＤＳＬに電源電圧(Ｖcc)が印加され、共通ソースラインＣＳＬに電源電圧(Ｖcc)が印加される。
図３は、本比較形態におけるプログラム、読み出し、及び消去動作時に各ラインに印加される電圧を示す。
プログラム動作時にはダミーワードラインＤＷＬにプログラム禁止電圧(Ｖpass)または２Ｖcc以上Ｖpass以下のプログラム禁止電圧(Ｖpass２)が印加され、読み出し動作時にはダミーワードラインＤＷＬには非選択されたワードラインＷＬに印加される読み出し電圧(Ｖread)が印加され、読み出し動作時には接地電圧(０Ｖ)が印加される。
以下、図４を参照して前記図２に示した非選択ストリング(２０-１)内においてダミーメモリセルＤＭＣによってメモリセルＭＣ０にプログラムディスターブが発生しない理由を説明する。
即ち、ソース選択トランジスタＳＳＴのゲート酸化膜とシリコン基板との間の界面には、電子とホール対の電流による漏洩電流が発生する。このように発生したホールはシリコン基板に抜け出し、電子はシリコン基板の表面に沿ってメモリセルＭＣ０側に移動する。この時、電子はダミーメモリセルＤＭＣを通過してメモリセルＭＣ０に移動することになる。このようなダミーメモリセル(ＤＭＣ)は単純に電子を伝達する機能のみを行うものであり、このダミーメモリセルＤＭＣではプログラムが行われない。図４に示すように、ダミーメモリセルＤＭＣによって電子がメモリセルＭＣ０まで移動する距離は従来より長くなる。このようになれば、電子がメモリセル(ＭＣ０)側に移動する間、電子のエネルギーが弱くなり、電子はエネルギーが弱いホットエレクトロンになる。エネルギーが弱いホットエレクトロンはメモリセルＭＣ０の付近で散乱しても、メモリセルＭＣ０のフローティングゲート(ＦＧ)に流入しない。なぜならば、ホットエレクトロンのエネルギーが弱くなってこれら電子が縦方向に移動できないためである。これによりプログラム禁止セルＭＣ０にはプログラムディスターブが発生しないことになる。
次に、ダミーワードラインＤＷＬにダミートランジスタを設けた本発明の第１実施形態について図５〜図７に示す。
図５は、第１のワードラインに接続されるメモリセルのプログラムディスターブを防止するための本発明の望ましい第２の実施例によるナンド型フラッシュメモリ素子を示したものであるが、図５が図１と異なる点はダミーワードラインＤＷＬにダミーメモリセルＤＭＣの代わりにダミートランジスタＤＴＲが設けられているという点である。
図６は、選択されない非選択ストリング(２０-１)において各ラインに印加される電圧を示したものであるが、図６が図２と異なる点は、図２のダミーワードラインＤＷＬにはプログラム禁止電圧(ＶpassホールはＶpass２)が印加されることに対し、図６のダミーワードラインＤＷＬには電源電圧(Ｖcc)が印加されるという点である。このようにダミーワードラインＤＷＬに電源電圧(Ｖcc)が印加されれば、ダミートランジスタＤＴＲは単純にパストランジスタとしてのみ動作することになる。
図７は、図５に示すナンド型フラッシュメモリ素子のプログラム、読み出し、消去の動作時に各ラインに印加される電圧を示す。
図７のように、プログラム動作時にはダミーワードラインＤＷＬに電源電圧(ＶＣＣ)が印加され、読み出し動作時にもダミーワードラインＤＷＬに電源電圧(ＶＣＣ)が印加され、消去動作時にはダミーワードラインＤＷＬがフローティング状態となる。
以下、図６に示した選択されない非選択ストリング(２０-１)のメモリセルＭＣ０においてダミートランジスタＤＴＲによってプログラムディスターブが発生しない理由を説明する。
前記図４に示したように、ソース選択トランジスタＳＳＴのゲート酸化膜とシリコン基板との間の界面では電子が発生する。発生した電子はシリコン基板の表面に沿ってダミートランジスタＤＴＲを通過してメモリセルＭＣ０側に移動する。このようなダミートランジスタＤＴＲは単純に電子を伝達する機能のみを行う。この時、ソース選択トランジスタＳＳＴとメモリセルＭＣ０との間には存在するダミートランジスタＤＴＲによって電子がメモリセルＭＣ０まで移動する距離は従来より長くなる。このようになれば、電子はメモリセルＭＣ０側に移動する間、エネルギーが弱くなり、エネルギーが弱いホットエレクトロンになる。エネルギーが弱いホットエレクトロンはメモリセルＭＣ０の付近で散乱しても、メモリセルＭＣ０のフローティングゲートに流入しない。なぜならば、ホットエレクトロンのエネルギーが弱くなってこれら電子が縦方向に移動できないためである。これによりプログラム禁止セルＭＣ０にはプログラムディスターブが発生しないようになる。
次に、図８および図９は、本発明に対する第２の比較形態のナンド型フラッシュメモリ素子を示し、第１と最後のワードラインに接続されるメモリセルのプログラムディスターブを防止するための好適なナンド型フラッシュメモリ素子である。
図８に示すように、メモリセルＭＣ０，ＭＣ３１にプログラムディスターブが発生することを防止するために、ソース選択トランジスタＳＳＴとメモリセルＭＣ０との間にダミーメモリセルＤＭＣ１が挿入され、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミーメモリセルＤＭＣ２が挿入されている。ここで、ソース選択トランジスタＳＳＴとドレイン選択されたトランジスタＤＳＴ間に直列に接続されるメモリセルＭＣ０〜ＭＣ３１とダミーメモリセルＤＭＣの個数は計３４個であるが、２ｎ+２個であることが望ましい。
図９は、図８の非選択セルストリング(３０-１)においてプログラム動作時に各ラインに印加される電圧を示したものである。この図９が図２と異なる点は、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミーメモリセルＤＭＣ２がさらに挿入されているという点である。
図８に示すナンド型フラッシュメモリ素子のプログラム、読み出し、及び消去動作時に各ラインに印加される電圧は図３に示した電圧条件と同様である。
前記説明した通り、図９の非選択ストリング(４０-１)内のメモリセルＭＣ０，ＭＣ３１では、ダミーメモリセルＤＭＣ１，ＤＭＣ２によって図４で示したものと同様な現象によりプログラムディスターブが発生しない。メモリセルＭＣ０，ＭＣ３１においてプログラムディスターブが発生しない具体的な説明は、図４を参照すれば十分に理解することができるのでここでは重複する説明はしない。
次に、図１０および図１１は、本発明に係る第２の実施形態のナンド型フラッシュメモリを示し、第１と最後のワードラインに接続されるメモリセルのプログラムディスターブを防止するための望ましい形態のナンド型フラッシュメモリ素子である。
図１０では、メモリセルＭＣ０，ＭＣ３１にプログラムディスターブが発生することを防止するために、ソース選択トランジスタＳＳＴとメモリセルＭＣ０との間に、ダミートランジスタＤＴＲ１が挿入され、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミートランジスタＤＴＲ２が挿入されている。
図１１は、図１０の非選択セルストリング(４０-１)においてプログラム動作時に各ラインに印加される電圧を示したものであるが、図１１が図６と異なる点はドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミートランジスタＤＴＲ２がさらに挿入されているという点である。
図１０に示したナンド型フラッシュメモリ素子のプログラム、読み出し、及び消去動作時に各ラインに印加される電圧は図７に示した電圧条件と同様である。
上述した通り、図１１の非選択ストリング(５０-１)内のメモリセルＭＣ０，ＭＣ３１にはパストランジスタのような役割を遂行するダミートランジスタＤＴＲ１，ＤＴＲ２により第２の実施形態で示されたものと同様な現象によりプログラムディスターブが発生しない。メモリセルＭＣ０，ＭＣ３１においてプログラムディスターブが発生しない具体的な説明は、第２の比較形態を参照すれば十分に理解することができるので重複する説明はしない。
以下、最後のワードラインに接続されるメモリセルまたは第１のワードラインと最後のワードラインに接続されるメモリセルのプログラム速度を向上させるための実施例を説明する。
次に、図１２〜図１４は、本発明に対する第３の比較形態のナンド型フラッシュメモリ素子を示し、最後のワードラインに接続されるメモリセルのプログラム速度を向上させるための望ましい形態のナンド型フラッシュメモリ素子である。
図１２では、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミーメモリセルＤＭＣが挿入されている。このダミーメモリセルＤＭＣは最後のワードラインＷＬ３１に接続されたメモリセルＭＣ３１のプログラム速度が異なるメモリセルＭＣ０−ＭＣ３０よりも低下することを防止する。
図１３は、図１２の選択ストリング(５０-２)においてプログラム動作時に各ラインに印加される電圧を示す。
図１３に示すように、プログラム動作時にはダミーワードラインＤＷＬにプログラム禁止電圧(Ｖｐａｓｓ)が印加される。このようになれば、メモリセルＭＣ３１のカップリング比が他のメモリセルＭＣ０-ＭＣ３０と同一に維持される。即ち、メモリセルＭＣ３１の横にダミーメモリセルＤＭＣが存在することによりメモリセルＭＣ３１がドレイン選択トランジスタＤＳＴの電位による影響を受けないようになり、メモリセルＭＣ３１が他のメモリセルＭＣ０−ＭＣ３０と同様な条件になる。それによりメモリセルＭＣ３１のしきい値電圧(Ｖｔ)が高くなって他のメモリセルＭＣ０−ＭＣ３０のしきい値電圧(Ｖｔ)と同様になることにより、メモリセルＭＣ３１のプログラム速度が異なるメモリセルＭＣ０−ＭＣ３０のプログラム速度と同様になる。
図１４は、図１２のナンド型フラッシュメモリ素子のプログラム、読み出し及び消去動作時に各ラインに印加される電圧条件を示す。
図１４に示すように、プログラム動作時にはダミーワードラインＤＷＬにプログラム禁止電圧(Ｖpass)が印加され、読み出し動作時には読み出し電圧(Ｖread)が印加され、消去動作時にはダミーワードラインＤＷＬに接地電圧(０Ｖ)が印加される。
図１４の図表に示すように、消去動作時にダミーワードラインＤＷＬに他のワードラインのようなプログラム消去電圧(ＯＶ)が印加されれば、メモリセルＭＣ３１がドレイン選択トランジスタＤＳＴの電位による影響を受けないようになり、メモリセルＭＣ３１が他のメモリセルＭＣ０−ＭＣ３０と同様な条件になる。それによりメモリセルＭＣ３１の消去速度が異なるメモリセルＭＣ０−ＭＣ３０の消去速度と同様になる。
次に、図１５および図１６は、本発明に対する第４の比較形態のナンド型フラッシュメモリ素子を示し、第１のワードラインと最後のワードラインに接続されるメモリセルのプログラム速度を向上させるための望ましい形態のナンド型フラッシュ素子である。
図１５に示すように、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ３１との間にダミーメモリセルＤＭＣ２が挿入され、ソース選択トランジスタＳＳＴとメモにセルＭＣ０間にもダミーメモリセルＤＭＣ１が挿入されている。このダミーメモリセルＤＭＣは第１のワードラインＷＬ０に接続されるメモリセルＭＣ０と最後のワードラインＷＬ３１に接続されたメモリセルＭＣ３１のプログラム速度が異なるメモリセルＭＣ０-ＭＣ３０よりも低下することを防止する。
図１６は、図１５の選択セルストリング(６０-２)で各ラインに印加される電圧を示す。
図１６に示すように、プログラム動作時にはダミーワードラインＤＷＬ１，ＤＷＬ２にプログラム禁止電圧(Ｖpass)が印加される。このようになれば、メモリセルＭＣ０，ＭＣ３１のカップリング比が他のメモリセルＭＣ１−ＭＣ３０と同一に維持される。即ち、メモリセルＭＣ０，ＭＣ３１の横にダミーメモリセルＤＭＣ１，ＤＭＣ２がそれぞれ存在することによりメモリセルＭＣ０，ＭＣ３１がソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの電位による影響を受けないようになり、メモリセルＭＣ０，ＭＣ３１が他のメモリセルＭＣ１−ＭＣ３０と同様な条件になる。それによりメモリセルＭＣ０，ＭＣ３１のしきい値電圧(Ｖｔ)が高くなって他のメモリセルＭＣ１−ＭＣ３０のしきい値電圧(Ｖｔ)と同様になることにより、メモリセルＭＣ０，ＭＣ３１のプログラム速度が他のメモリセルＭＣ１−ＭＣ３０のプログラム速度と同様になる。
図１５のナンド型フラッシュメモリ素子のプログラム、読み出し及び消去動作時に各ラインに印加される電圧条件は図１４に示した電圧条件と同様である。
図１５において、消去動作時にダミーワードラインＤＷＬ１，ＤＷＬ２に他のワードラインのようなプログラム消去電圧(ＯＶ)が印加されれば、メモリセルＭＣ０，ＭＣ３１がソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの電位による影響を受けないことになり、メモリセルＭＣ０，ＭＣ３１が他のメモリセルＭＣ１−ＭＣ３０と同様な条件になる。それによりメモリセルＭＣ０，ＭＣ３１の消去速度が異なるメモリセルＭＣ１−ＭＣ３０の消去速度と同様になる。
図１７および図１８は、ソース選択ラインに接続されるソース選択トランジスタと第１のワードラインに接続されるメモリセルとの間にダミーワードラインを通じてダミートランジスタが挿入されているセルストリングのレイアウトを示し、図１８は図１７のＡとＡ’間の工程断面を示す。
即ち、図中符号１はトンネル酸化膜、２はフローティングゲート(ポリ-シリコン膜)、３は絶縁膜、４はコントロールゲート(ポリ-シリコン膜)、５はメタルまたはメタルシリサイド、６は層間絶縁膜、７はアクティブ領域、８はフローティングゲート除去領域、９はフローティングゲートとコントロールゲート間の絶縁膜除去領域を示す。
まず、分離工程を進行してアクティブ領域(７)を形成する。以後にトンネル酸化膜(１)とフローティングゲート(２)で用いられるポリ-シリコン膜を蒸着した後、リソグラフィー及びエッチング工程を進行してポリシリコン膜を除去する。次いで、フローティングゲート(２)とコントロールゲート(４)間を分離する絶縁膜(３)を蒸着した後にソース選択トランジスタＳＳＴの絶縁膜(３)だけでなくダミートランジスタＤＴＲの絶縁膜(３)の一部または全体を除去する(図１７および図１８中の符号９で示された部分)。ここでは、ダミートランジスタＤＴＲの一部の絶縁膜を除去するものと表示されているが、ダミートランジスタＤＴＲの全体絶縁膜を除去してもよい。絶縁膜(３)が除去された後、コントロールゲート(４)として用いられるポリシリコン膜、メタルシリサイド膜(５)または金属膜などを蒸着する。一連の蒸着工程が完了すれば、再びリソグラフィー工程及びエッチング工程を行って全体ゲート形成工程を完了する。ゲート形成工程が完了した後、再び層間絶縁膜(６)の蒸着工程が進行され、共通ソースラインコンタクト(ＣＳＬ)を形成する。このようなゲート形成工程が完了すれば再び後続金属配線工程を進行する。
図１９は、ソース選択ラインに接続されるソース選択トランジスタと第１のワードラインに接続されるメモリセルとの間にダミーワードラインを通じてダミーメモリセルが挿入されているセルストリングのレイアウトを示し、図２０は図１９のＡ−Ａ’間の工程断面を示す。
即ち、フローティングゲート(２)とコントロールゲート(４)を分離する絶縁膜(３)を除去する工程において、絶縁膜(３)が除去される部分がソース選択トランジスタ(ＳＳＴ)までのみ含まれるようにした（図１９および図２０中の符号９で示された部分）。追加されるダミーメモリセルＤＭＣは他のメモリセルＭＣ０−ＭＣ３１と同様の工程及び同様の構造で形成される。
第１〜第２の実施例で説明するダミートランジスタＤＴＲ，ＤＴＲ１，ＤＴＲ２は、他のメモリセルＭＣ１〜ＭＣ３１と同一のサイズで形成されたり３０％以上の差がないように形成することが望ましい。
本発明は、ダミートランジスタを用いて第１のワードラインに接続されるメモリセルと最後のワードラインに接続されるメモリセルが受ける周辺環境の影響を残りのワードラインに接続されるメモリセルと同一にした。このダミートランジスタは工程上、他のメモリセルと同一に進行形成され、プログラム動作は適用されず、パストランジスタとしての役割のみ行う。
その上、本発明はセルストリング内のメモリセルの個数が増加する場合と狭いしきい値電圧分布を必要とするマルチレベルセルの場合に大きい効果を提供することができる。
本発明に対する第１の比較形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第１の比較形態における非選択セルストリングの構造を示した図である。 第１の比較形態におけるプログラム、読み出し、消去電圧の条件を示した図表である。 第１の比較形態における非選択セルストリングにおいて電子移動方向を示した図である。 本発明による第１の実施形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第１の実施形態における非選択セルストリングの構造を示した図である。 第１の実施形態におけるプログラム、読み出し、消去電圧の条件を示した図表である。 本発明に対する第２の比較形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第２の比較形態における非選択セルストリングの構造を示した図である。 本発明による第２の実施形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第２の実施形態における非選択セルストリングの構造を示した図である。 本発明に対する第３の比較形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第３の比較形態における選択されたセルストリングの構造を示した図である。 第３の比較形態におけるプログラム、読み出し、消去電圧の条件を示した図表である。 本発明に対する第４の比較形態のＮＡＮＤ型フラッシュメモリ素子を示した図である。 第４の比較形態における選択されたセルストリングの構造を示した図である。 ダミートランジスタが挿入されたＮＡＮＤ型フラッシュメモリ素子のセルストリングのレイアウトである。 図１７のＡ−Ａ’間の断面図である。 ダミーメモリセルが挿入されたＮＡＮＤ型フラッシュメモリ素子のセルストリングのレイアウトである。 図５および図１９のＡ−Ａ’間の断面図である。 一般的なＮＡＮＤ型フラッシュメモリ素子を示す図である。 図２１のＮＡＮＤ型フラッシュメモリ素子のプログラムディスターブが発生するワードラインを示すグラフである。 図２１のＮＡＮＤ型フラッシュメモリ素子のプログラム速度が低下するワードラインを示す図である。
ＤＷＬ ダミーワードライン
ＤＭＣ ダミーメモリセル
ＤＴＲ ダミートランジスタ
ＭＣ メモリセル
ＳＳＬ ソース選択ライン
ＳＳＴ ソース選択トランジスタ
ＤＳＬ ドレイン選択ライン
ＤＳＴ ドレイン選択トランジスタ

Claims (11)

  1. ナンド型フラッシュメモリ素子において、
    複数のビット線のそれぞれに連結される第１の選択トランジスタと、
    共通ソースラインに連結される第２の選択トランジスタと、
    前記第１の選択トランジスタのそれぞれと前記第２の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、
    前記第１の選択トランジスタと前記複数個のメモリセルのうち前記第１の選択トランジスタと隣接したメモリセル間に連結されるか、前記第２の選択トランジスタと前記複数個のメモリセルのうち前記第２の選択トランジスタと隣接したメモリセル間に連結されたダミートランジスタを含み、
    前記ダミートランジスタは、消去動作時にフローティング状態であることを特徴とするフラッシュメモリ素子。
  2. 前記第１の選択トランジスタまたは前記第２の選択トランジスタと隣接したメモリセルと前記複数のビット線のうち、選択された選択ビット線に接続されたメモリセルのしきい値電圧は同一であることを特徴とする請求項１に記載のフラッシュメモリ素子。
  3. プログラム動作時および読み出し動作時、前記ダミートランジスタに電源電圧が印加されることを特徴とする請求項１に記載のフラッシュメモリ素子。
  4. 前記ダミートランジスタは、プログラム動作が行われるメモリセルと同一のサイズで形成されることを特徴とする請求項１に記載のフラッシュメモリ素子。
  5. 前記複数個のメモリセルは、マルチレベルセルであることを特徴とする請求項１に記載のフラッシュメモリ素子。
  6. 前記ダミートランジスタと隣接したメモリセルと前記ビット線のうち、選択されない非選択ビット線に接続されるメモリセルには前記第１および第２のダミートランジスタによりプログラムディスターブが発生しないことを特徴とする請求項１に記載のフラッシュメモリ素子。
  7. ナンド型フラッシュメモリ素子において、
    複数のビット線のそれぞれに連結される第１の選択トランジスタと、
    共通ソースラインに連結される第２の選択トランジスタと、
    前記第１の選択トランジスタのそれぞれと前記第２の選択トランジスタのそれぞれの間に直列に接続され、複数のワードラインのそれぞれに接続される複数個のメモリセルと、
    前記第１の選択トランジスタと前記複数個のメモリセルのうち前記第１の選択トランジスタと隣接したメモリセル間に連結される第１のダミートランジスタと、
    前記第２の選択トランジスタと前記複数個のメモリセルのうち前記第２の選択トランジスタと隣接したメモリセル間に連結された第２のダミートランジスタを含み、
    前記第１および第２のダミートランジスタと連結されたダミーワードラインには、プログラム動作および読み出し動作時に電源電圧が印加され、消去動作時にフローティング状態であることを特徴とするフラッシュメモリ素子。
  8. 前記第１および第２の選択トランジスタと隣接したメモリセルと前記ビット線のうち、選択されない非選択ビット線に接続されるメモリセルには前記第１及び第２のダミートランジスタによりプログラムディスターブが発生しないことを特徴とする請求項７に記載のフラッシュメモリ素子。
  9. 前記第１および第２の選択トランジスタと隣接したメモリセルと前記ビット線のうち、選択された選択ビット線に接続されるメモリセルのしきい値電圧は前記第１及び第２のダミートランジスタにより残りのメモリセルのしきい値電圧と同様になることを特徴とする請求項７に記載のフラッシュメモリ素子。
  10. 前記第１および第２のダミートランジスタは、プログラム動作が行われるメモリセルと同一のサイズで形成されることを特徴とする請求項７に記載のフラッシュメモリ素子。
  11. 前記複数個のメモリセルはマルチレベルセルであることを特徴とする請求項７に記載のフラッシュメモリ素子。
JP2005366797A 2004-12-27 2005-12-20 フラッシュメモリ素子 Expired - Fee Related JP5095102B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2004-0112829 2004-12-27
KR1020040112829A KR100739946B1 (ko) 2004-12-27 2004-12-27 더미 워드라인을 구비한 낸드 플래시 메모리 장치
KR1020050037101A KR100680485B1 (ko) 2004-11-30 2005-05-03 비휘발성 메모리 소자
KR10-2005-0037101 2005-05-03

Publications (2)

Publication Number Publication Date
JP2006186359A JP2006186359A (ja) 2006-07-13
JP5095102B2 true JP5095102B2 (ja) 2012-12-12

Family

ID=36590717

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005366797A Expired - Fee Related JP5095102B2 (ja) 2004-12-27 2005-12-20 フラッシュメモリ素子

Country Status (3)

Country Link
US (1) US7310280B2 (ja)
JP (1) JP5095102B2 (ja)
DE (1) DE102005058601A1 (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100697285B1 (ko) * 2005-05-11 2007-03-20 삼성전자주식회사 워드라인과 선택라인 사이에 보호라인을 가지는 낸드플래시 메모리 장치
KR100777348B1 (ko) * 2006-07-11 2007-11-20 삼성전자주식회사 비휘발성 기억 장치의 셀 어레이 구조 및 그 형성방법
DE102007031278B4 (de) * 2006-07-11 2012-08-02 Samsung Electronics Co., Ltd. Nichtflüchtige Speichervorrichtungen mit Dummy-Wortleitungen und damit verbundene Strukturen und Verfahren
KR100874911B1 (ko) 2006-10-30 2008-12-19 삼성전자주식회사 리드 디스터브 특성을 개선하는 플래쉬 메모리 어레이의독출 방법
JP2008135100A (ja) * 2006-11-28 2008-06-12 Toshiba Corp 半導体記憶装置及びそのデータ消去方法
JP2008140488A (ja) 2006-12-04 2008-06-19 Toshiba Corp 半導体記憶装置
JP2008146771A (ja) 2006-12-12 2008-06-26 Toshiba Corp 半導体記憶装置
JP4945248B2 (ja) * 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
US7773429B2 (en) * 2007-02-22 2010-08-10 Hynix Semiconductor Inc. Non-volatile memory device and driving method thereof
JP2008251138A (ja) 2007-03-30 2008-10-16 Toshiba Corp 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード
JP4557999B2 (ja) * 2007-04-06 2010-10-06 株式会社東芝 不揮発性半導体記憶装置
KR100896190B1 (ko) 2007-06-11 2009-05-12 삼성전자주식회사 불휘발성 메모리 장치의 소거 방법
KR100897603B1 (ko) * 2007-06-20 2009-05-14 삼성전자주식회사 반도체 메모리 장치
KR101274205B1 (ko) * 2007-07-13 2013-06-14 삼성전자주식회사 비휘발성 메모리 소자의 동작 방법
KR100881536B1 (ko) * 2007-08-06 2009-02-05 주식회사 하이닉스반도체 블럭 디코더 및 이를 포함하는 반도체 메모리 소자
KR101291667B1 (ko) * 2007-08-20 2013-08-01 삼성전자주식회사 불휘발성 메모리 장치 및 그 독출 방법
US7952927B2 (en) * 2007-12-05 2011-05-31 Micron Technology, Inc. Adjusting program and erase voltages in a memory device
JP4534211B2 (ja) * 2007-12-26 2010-09-01 マイクロン テクノロジー， インク． 信頼性が改善された多値セルメモリデバイス
JP2009193631A (ja) * 2008-02-14 2009-08-27 Toshiba Corp 不揮発性半導体記憶装置
KR101462488B1 (ko) * 2008-03-31 2014-11-18 삼성전자주식회사 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법
KR101360136B1 (ko) * 2008-04-18 2014-02-10 삼성전자주식회사 플래시 메모리 장치 및 그것의 동작 방법, 그리고 그것을포함하는 메모리 시스템
KR101468098B1 (ko) * 2008-06-23 2014-12-04 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
KR100965074B1 (ko) * 2008-08-19 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치 메모리 셀 블록 및 부가 정보 관리 방법
KR101481575B1 (ko) * 2008-08-25 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 구동 방법
US7983078B2 (en) * 2008-09-24 2011-07-19 Sandisk Technologies Inc. Data retention of last word line of non-volatile memory arrays
JP2010118530A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
KR101514784B1 (ko) * 2008-11-24 2015-04-27 삼성전자주식회사 비휘발성 메모리 소자
KR101565585B1 (ko) * 2009-11-16 2015-11-03 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
KR20110096414A (ko) * 2010-02-22 2011-08-30 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20110102735A (ko) * 2010-03-11 2011-09-19 삼성전자주식회사 워드 라인들 사이의 간섭을 줄이기 위한 불휘발성 메모리 장치 및 그것의 동작 방법
KR101681738B1 (ko) 2010-06-11 2016-12-02 삼성전자주식회사 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법
CN102184740B (zh) * 2011-01-31 2013-10-09 清华大学 垂直折叠式存储器阵列结构
KR20120134941A (ko) * 2011-06-03 2012-12-12 삼성전자주식회사 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
KR102083506B1 (ko) 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
JP2015026708A (ja) 2013-07-26 2015-02-05 株式会社東芝 固体撮像装置および固体撮像装置の製造方法
KR20150063851A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 소거 방법
US9058881B1 (en) * 2013-12-05 2015-06-16 Sandisk Technologies Inc. Systems and methods for partial page programming of multi level cells
KR20160007941A (ko) * 2014-07-10 2016-01-21 에스케이하이닉스 주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
CN106531212B (zh) * 2015-09-11 2020-02-07 硅存储技术公司 将存储器单元用作源极线下拉电路的闪速存储器系统
US9953703B2 (en) 2015-10-16 2018-04-24 Samsung Electronics Co., Ltd. Programming method of non volatile memory device
US9953717B2 (en) * 2016-03-31 2018-04-24 Sandisk Technologies Llc NAND structure with tier select gate transistors
KR102600997B1 (ko) 2016-06-02 2023-11-14 삼성전자주식회사 메모리 장치
KR102677515B1 (ko) 2016-12-14 2024-06-21 삼성전자주식회사 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR102666991B1 (ko) * 2019-02-14 2024-05-20 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210003351A (ko) 2019-07-01 2021-01-12 삼성전자주식회사 불휘발성 메모리 장치 및 이의 동작 방법
CN114400036A (zh) 2019-12-09 2022-04-26 长江存储科技有限责任公司 用于通过调整虚设字线的电压而降低编程干扰的方法和存储器
US11011234B1 (en) * 2020-01-07 2021-05-18 Macronix International Co., Ltd. Non-volatile memory and operating method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122080A (ja) * 1993-08-31 1995-05-12 Sony Corp 半導体不揮発性記憶装置
JP2000111573A (ja) 1998-09-30 2000-04-21 Nippon Seiki Co Ltd 計器本体の接続構造
KR100311175B1 (ko) 1998-12-28 2001-12-17 김영환 반도체메모리
JP3359615B2 (ja) 1999-04-23 2002-12-24 松下電器産業株式会社 不揮発性半導体記憶装置
US6740940B2 (en) * 2001-11-27 2004-05-25 Samsung Electronics Co., Ltd. Semiconductor memory devices having dummy active regions
JP4005895B2 (ja) 2002-09-30 2007-11-14 株式会社東芝 不揮発性半導体メモリ装置

Also Published As

Publication number Publication date
JP2006186359A (ja) 2006-07-13
US7310280B2 (en) 2007-12-18
US20060139997A1 (en) 2006-06-29
DE102005058601A1 (de) 2006-07-06

Similar Documents

Publication Publication Date Title
JP5095102B2 (ja) フラッシュメモリ素子
KR100680485B1 (ko) 비휘발성 메모리 소자
CN100501869C (zh) 闪存存储器器件
KR100621634B1 (ko) 플래시 메모리 장치 및 그것의 프로그램 방법
US8385115B2 (en) Methods of precharging non-volatile memory devices during a programming operation and memory devices programmed thereby
US7643338B2 (en) Method for programming a flash memory device
US8045380B2 (en) Flash memory device and program method of flash memory device using different voltages
JP3709126B2 (ja) 不揮発性半導体メモリ装置の消去方法
KR20070018216A (ko) 비휘발성 메모리 장치
JP2010009733A (ja) 不揮発性半導体記憶装置
JP2005235260A (ja) Ｎａｎｄ型フラッシュメモリ
JP2002269989A (ja) ナンド型フラッシュメモリ装置のプログラム方法
KR20120121170A (ko) 반도체 장치 및 이의 동작 방법
US8045372B2 (en) Flash memory device and method of operating the same
KR20120129609A (ko) 비휘발성 메모리 장치의 프로그램 방법
US7768833B2 (en) Method of programming non-volatile memory device
US7990770B2 (en) Method of programming nonvolatile memory device
US7359239B2 (en) Non-volatile memory device having uniform programming speed
KR20100013956A (ko) 플래시 메모리 소자 및 이의 프로그램 방법
TWI859840B (zh) 快閃記憶體
TWI766559B (zh) 記憶體裝置的操作方法
KR20090069861A (ko) 비휘발성 메모리 장치의 프로그램 방법
KR20070002319A (ko) 비휘발성 메모리 소자 및 그것의 프로그램 디스터브 방지방법
KR20230163937A (ko) 플래쉬 메모리
JP2015041402A (ja) 不揮発性半導体記憶装置、及びデータ書き込み方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120625

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120702

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120911

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120919

R150 Certificate of patent or registration of utility model

Ref document number: 5095102

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150928

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees