CN100501869C

CN100501869C - 闪存存储器器件

Info

Publication number: CN100501869C
Application number: CNB2005101362462A
Authority: CN
Inventors: 朴熙植; 李敬馥; 朴丙洙
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2004-12-27
Filing date: 2005-12-23
Publication date: 2009-06-17
Anticipated expiration: 2025-12-23
Also published as: CN1832046A; KR20060074179A; KR100739946B1; TW200636730A; TWI309829B

Abstract

一种闪存存储器器件包括第一组伪存储单元，它们被布置在耦接到源极选择线的源极选择晶体管和耦接到第一字线的存储单元之间。所述闪存存储器器件还包括第二组伪存储单元，它们被布置在耦接到漏极选择线的漏极选择晶体管和耦接到最后字线的存储单元之间。所述闪存存储器器件被配置来防止在被取消选定的单元串中的编程干扰以及在所选择的单元串中的编程/擦除速度的变差。

Description

闪存存储器器件

技术领域

本发明涉及一种闪存存储器器件，具体上涉及NAND型(与非型)闪存存储器器件，它被配置来防止在靠近漏极和源极选择晶体管的存储单元处的编程干扰，并且用于改善存储单元的编程速度。

背景技术

众所周知的即使在其中断电时也能够保留数据的非易失性存储器类型的闪存存储器被称为不用刷新功能而可以工作的器件。在闪存存储器中，“编程”指的是用于在存储单元中写入数据的操作。“擦除”指的是用于从存储单元消除数据的操作。这样的闪存存储器按照单元结构和操作条件而被大致划分为NOR型(或非型)和NAND型。其中存储单元晶体管的源极耦接到地电压的NOR型闪存存储器可以编程擦除具有随机地址的存储单元的数据，并且可以用于高操作速度所需要的应用场合。NAND型闪存存储器被配置了多个存储单元晶体管，它们串联以形成连接在漏极选择晶体管和源极选择晶体管之间的单元串，可以用于高密度数据存储。

图1示出了传统的NAND型闪存存储器器件。

参见图1，多个存储单元MC0～MC31串联在漏极选择晶体管DST和源极选择晶体管SST之间。考虑到器件布局和密度，典型的设计包含16、32或64个存储单元。

在图1中，有多个单元串，其中每个单元串都由32个存储单元组成。由单一字线(例如WL0)控制的多个存储单元(例如MC0)形成作为一组存储单元的一页。图1例示了32页。

但是，图1所示的NAND型闪存存储器器件易于受到存储单元MC0产生的编程干扰和来自存储单元MC31的编程干扰的影响，所述存储单元MC0耦接到与源极选择线SSL接近的第一字线WL0和被取消选定的位线(例如BL0)，所述存储单元MC31耦接到与漏极选择线DSL接近的最后字线和被取消选定的位线BL0。这些编程干扰的发生是因为：当地电压0V、电源电压VCC和编程禁止电压Vpass被分别施加到源极选择线SSL、漏极选择线DSL和其余(rest)字线WL1～WL31的时候，源极选择晶体管SST、漏极选择晶体管DST和存储单元MC0～MC31的通道被分别加压到0V、1V和大约8V。

更详细而言，由于在源极选择晶体管SST和存储单元MC0之间的通道电压之间、即在0V和8V之间的差，因此在源极选择晶体管SST和存储单元MC0之间形成强大的横向电场。由于在漏极选择晶体管DST和存储单元MC31之间的通道电压之间、即在1V和8V之间的差，因此在漏极选择晶体管DST和存储单元MC31之间也形成横向电场。如果这样的电压差横向地引起强电场，则在源极选择晶体管SST的栅极氧化膜和硅基片Si-Sub之间的边界产生的电子沿着硅基片Si-Sub的表面向存储单元MC0移动，导致产生热电子。那些所产生的热电子沿横向移动，并且流入存储单元MC0和MC31的浮置栅极，用于编程存储单元MC0和MC31。

同时，耦接到被选择的位线BL1和第一与最后字线WL0和WL31的存储单元MC0和MC31的编程速度慢于其它存储单元MC1～MC30的编程速度。所述较慢的编程速度的原因是因为耦接到第一与最后字线WL0和WL31和所述被选择的位线BL1的存储单元MC0和MC31的门限电压Vt低于耦接到其余的字线WL1～WL30的存储单元MC1～MC30的门限电压，使得源极选择线SSL和第一字线WL0之间以及漏极选择线DSL和最后字线WL31之间存在电压差。

换句话说，存储单元MC0和MC31受到源极选择晶体管SST和漏极选择晶体管DST的电势影响，因此存储单元MC0和MC31的门限电压变得低于其它存储单元MC1～MC30的门限电压。结果，存储单元MC0和MC31的编程速度其它存储单元MC1～MC30的编程速度慢。

图2是示出了在图1的NAND型闪存存储器器件中具有由热电子引起的编程干扰的字线的图形，用于图解在存储单元MC0、MC31和编程禁止电压Vpass之间的关系。

如图2所示，分别耦接到第一和最后字线WL0和WL31的存储单元MC0和MC31分别具有与分别耦接到其余字线WL1～WL30的其它存储单元MC1～MC30不同的门限电压。这产生于由如上所述的热电子所引起的编程干扰。

图3示出了在使用相同电压对耦接到被选择的位线BL1的存储单元MC0～MC31的字线WL0～WL31执行编程操作时存储单元MC0～MC31的门限电压Vt的分布概况的图形。在此，较低的门限电压大致较慢的编程速度。

如图3所示，可以看出，与其它存储单元WL1～WL30的编程速度相比较，由于分别耦接到第一和最后字线WL0和WL31的存储单元MC0和MC31的较低的门限电压而导致编程速度变慢。

当存储单元在尺寸上变小时，图2所示的编程干扰的影响和图3所示的编程速度的变差变得更严重。并且，多级(multi-level)单元比单级(single-level)单元更容易受到上述问题的影响。结果，这样的编程干扰和编程速度的变差可能使得NAND型闪存存储器器件的性能变差。

发明内容

本发明涉及一种闪存存储器器件，所述闪存存储器器件被配置来防止在接近在被取消选定的单元串中的漏极和源极选择晶体管的存储单元处的编程干扰的影响。

本发明也涉及一种闪存存储器器件，所述闪存存储器器件被配置来防止编程速度在接近在所选择的单元串中的漏极和源极选择晶体管的存储单元处变差。

本发明的一个方面是提供一种闪存存储器器件，包括：多个第一选择晶体管，其中每个都耦接到多条位线；多个第二选择晶体管，它们都耦接到公共源极线；以及多个存储单元，每个都耦接在所述第一和第二选择晶体管之间，并且每个耦接到多条字线。所述多个存储单元包括多个伪存储单元，所述多个伪存储单元耦接在与第一字线连接的多个存储单元和所述多个第二选择晶体管之间，所述伪存储单元没有编程操作。

在这个实施例中，耦接到第一字线和多条位线的被取消选定位线的存储单元不受伪存储单元引起的编程干扰的影响。

在这个实施例中，伪存储单元可由伪晶体管替换。

在这个实施例中，在编程和读取操作中，向耦接到伪晶体管的所述伪字线提供电源电压；而在擦除操作中，向其提供地电压。

在这个实施例中，向耦接到伪存储单元的伪字线提供一个电压，所述电压大于电源电压的两倍，并且小于被施加到所述多条字线的编程禁止电压。

在这个实施例中，在编程操作中，向耦接到伪存储单元的伪字线提供被施加到所述多条字线的编程禁止电压。

在这个实施例中，在擦除操作中，向耦接到伪存储单元的伪字线提供地电压；而在读取操作中，向其提供被施加到所述多条字线的读取电压。

在这个实施例中，以与要编程的存储单元相同的大小来形成伪存储单元。

在这个实施例中，在所述多个存储单元中，除了第一和第二组伪存储单元之外的存储单元是多级单元。

在本发明的另一个方面，一种闪存存储器器件包括：多个第一选择晶体管，其中每个都耦接到多条位线；多个第二选择晶体管，它们都耦接到公共源极线；以及多个存储单元，每个都耦接在所述第一和第二选择晶体管之间，并且每个都耦接到多条字线。所述多个存储单元包括多个伪存储单元，它们耦接在与最后字线连接的多个存储单元和所述多个第一选择晶体管之间，所述伪存储单元没有编程操作。

在这个实施例中，耦接到最后字线和所述多条位线中的所选择位线的多个存储单元的门限电压等于接近所述伪存储单元的其它存储单元的门限电压。

在本发明的另一个方面，一种闪存存储器器件包括：多个第一选择晶体管，其中每个都耦接到多条位线；多个第二选择晶体管，它们都耦接到公共源极线；以及多个存储单元，每个都耦接在所述第一和第二选择晶体管之间，并且每个都耦接到多条字线。所述多个存储单元包括耦接在与第一字线连接的多个存储单元和所述多个第二选择晶体管之间的第一组伪存储单元，所述第一组伪存储单元没有编程操作，并且所述多个存储单元包括耦接在与最后字线连接的多个存储单元和所述多个第一选择晶体管之间的第二组伪存储单元，所述第二组多个伪存储单元没有编程操作。

在这个实施例中，耦接到第一和第二字线以及所述多条位线中的被取消选定的位线的多个存储单元不受第一和第二组的伪存储单元引起的编程干扰的影响。

在这个实施例中，第一组伪存储单元可由第一组伪晶体管替换，并且第二组的伪存储单元可由第二组的伪晶体管替换。

在这个实施例中，在编程和读取操作中，向耦接到第一组伪晶体管的第一伪字线和耦接到第二组伪晶体管的第二伪字线提供电源电压；而在擦除操作中，向其提供地电压。

在这个实施例中，在编程操作期间，向耦接到第一组伪晶体管的第一伪字线和耦接到第二组伪晶体管的第二伪字线提供一个电压，所述电压高于电源电压的两倍，并且低于被施加到所述多条字线的编程禁止电压。

在这个实施例中，在编程操作中，向耦接到第一组伪晶体管的第一伪字线和耦接到第二组伪晶体管的第二伪字线提供被施加到所述多条字线的编程禁止电压。

在这个实施例中，在擦除操作中，向耦接到第一组伪晶体管的第一伪字线和耦接到第二组伪晶体管的第二伪字线提供地电压，而在读取操作中，向其提供被施加到所述多条字线的读取电压。

在这个实施例中，以与要编程的存储单元相同的大小来形成第一组和第二组伪存储单元。

附图说明

附图被包括来用于进一步地理解本发明，并且被并入和构成本说明书的一部分，所述附图图解了本发明的例证实施例，并且与说明书一起用于说明本发明的原理。在附图中：

图1示出了传统的NAND型闪存存储器器件的图；

图2示出了在图1的NAND型闪存存储器器件中的发生编程干扰的一个字线的图形；

图3示出了在NAND型闪存存储器器件中具有较低编程速度的字线的图形；

图4A是图解了按照本发明的一个实施例的NAND型闪存存储器器件的图；

图4B是图解在图4A中所示的被取消选定的单元串的结构的图；

图4C示出了在图4A中的编程、读取和擦除电压的条件的表格图；

图4D是图解在图4A的被取消选定的单元串中的移动方向的图；

图5A是图解按照本发明的另一个实施例的NAND型闪存存储器器件的图；

图5B是图解图5A中所示的被取消选定的单元串的结构的图；

图5C是示出了在图5A中的编程、读取和擦除电压的条件的表格图；

图6A是示出了按照本发明的另一个实施例的NAND型第一和最后字线WL0和WL31的图；

图6B是图解图6A所示的被取消选定单元串的结构的图；

图7A是图解按照本发明的另一个实施例的NAND型闪存存储器器件的图；

图7B是图解在图7A中所示的被取消选定单元串的结构的图；

图8A是图解按照本发明的另一个实施例的NAND型闪存存储器器件的图；

图8B是图解图8A所示的被选择单元串的结构的图；

图8C示出了在图8A中的编程、读取和擦除电压的条件的表格图；

图9A是图解按照本发明的另一个实施例的NAND型闪存存储器器件的图；

图9B是图解在图9A中所示的被选择单元串的结构的图；

图10A是包括伪存储单元的NAND型闪存存储器器件的单元串的布局图；

图10B是按照图10A的A-A’的剖面图；

图11A是包括伪存储单元的NAND型闪存存储器器件的单元串的布局图；并且

图11B是按照图11A的A-A’的剖面图。

具体实施方式

下面参照附图来更详细地说明本发明的实施例。但是，本发明可以以不同的形式体现，并且不应当被理解为限于在此给出的实施例。而且，提供这些实施例使得本公开彻底和完整，并且向本领域的技术人员全面地传送本发明的范围。在整个说明书中，相同的附图标号表示相同的元件。

以下，将参照附图来说明本发明的一个例证实施例。

图4A图解了按照本发明的一个实施例的NAND型闪存存储器器件的存储块，提供用于防止在连接到第一字线的存储单元处的编程干扰的影响的结构。

参见图4A，NAND型闪存存储器器件包括数量n个的单元串10-1～10-n(n是正整数)。每个单元串都包括32个存储单元。由字线(例如WL0)控制的存储单元(例如MC0)形成单元页，即一组存储单元。每个单元串10-1～10-n包括：源极选择晶体管SST，它耦接到公共源极线CSL；漏极选择晶体管DST，它耦接到每条位线BL0～BLn；伪存储单元DMC；以及存储单元MC0～MC31，它们耦接在源极选择晶体管SST和漏极选择晶体管DST之间。在此，伪存储单元DMC耦接在源极选择晶体管和存储单元MC0之间。漏极选择晶体管DST的栅极耦接到漏极选择线DSL，并且源极选择晶体管SST的栅极耦接到源极选择线SSL。存储单元MC0～MC31的控制栅极耦接到第一到第31字线WL0～WL31，并且伪存储单元DMC的栅极耦接到伪字线DWL。伪存储单元DMC被提供来防止在耦接到在被取消选定的单元串(例如10-1)中的第一字线WL0的存储单元MC0处的编程干扰。

虽然如图4A所示，在一条位线中的伪存储单元DMC和存储单元MC1～MC31——它们串联在源极选择晶体管SST和漏极选择晶体管DST之间——的总数是33，但是应当明白存储单元的数量可以变化。

图4B示出了在编程操作中向被取消选定的单元串10-1的每条线施加的电压。

如图4B所示，通过被取消选定位线BL0向被取消选定单元串10-1提供电源电压VCC，以便防止在编程操作期间编程其存储单元MC0～MC31。在编程操作中，向耦接到要被编程的存储单元的字线(例如WL2)施加编程电压，并且向其余字线(例如WL0、WL1和WL3～WL31)施加编程禁止电压Vpass。向伪字线DWL施加编程禁止电压Vpass。在多个替代实施例中，向伪字线DWL提供另一个编程禁止电压Vpass2，它高于VCC的电压的两倍，但是低于Vpass。向源极选择线SSL提供地电压0V，并且向漏极选择线DSL提供电源电压VCC，并且向公共源极线CSL提供电源电压VCC。

图4C示出了被施加到图4A中的线的编程、读取和擦除电压的条件。

参见图4C，在编程操作期间，向伪字线DWL提供编程禁止电压Vpass或者编程禁止电压Vpass2。在读取操作中，向伪字线DWL提供被施加到被取消选定字线的读取电压Vread。在擦除操作中，向伪字线DWL提供地电压0V。

以下，参照图4D来说明用于防止由图4C中所示的被取消选定单元串20-1中的伪存储单元DMC在存储单元MC0处引起的编程干扰的结构。

参见图4D，通过在源极选择晶体管SST中的栅极氧化膜和硅基片Si-Sub之间的边界表面处产生电子-空穴对(EHP)而发生泄露电流。由此产生的空穴流入硅基片Si-Sub，而电子沿着硅基片Si-Sub的表面而移向存储单元MC0。在此期间，电子向存储单元MC0迁移，穿过伪字线DWL的伪存储单元DMC。伪存储单元DMC用于传送未被编程操作编程的电子。如图4D所示，伪存储单元DMC用于延长电子向存储单元MC0迁移的范围。因此，当电子被传送到存储单元MC0时，电子的能量变弱，降低了这些电子变成热电子的可能性。具有较弱的能量的电子不能流入存储单元MC0的浮置栅极FG，虽然它们散落在存储单元MC0周围，因为电子没有足够的能量来在纵向移动。结果，在存储单元MC0处没有编程干扰。

接着，将参照图5A和5C来说明在伪字线上布置伪晶体管而不是伪存储单元的情况。

图5A是图解按照本发明的另一个实施例的NAND型闪存存储器器件的图，所述NAND型闪存存储器器件被配置来防止耦接到第一字线WL0的存储单元的编程干扰。图5A的特征与图4A的不同在于：伪字线DWL包括伪晶体管DTR而不是伪存储单元DMC。在一个实施例中，DTR可以比DMC大或小。

图5B示出了被施加到在被取消选定的单元串20-1中的线的电压。图5B的特征与图4A的不同在于：在图5B中向伪字线DWL提供电源电压VCC，而向图4B的伪字线DWL提供编程禁止电压Vpass或Vpass2。当向伪字线DWL施加电源电压VCC时，伪晶体管DTR仅仅作为通过晶体管(passtransistor)。

图5C示出了在对图5A中的NAND型闪存存储器器件进行编程、读取和擦除操作中被施加到所述线的电压。

参见图5C，在读取和编程操作中向伪字线DWL施加电源电压VCC。伪字线DWL被调节在浮置状态中。

以下，将说明用于防止由图5C中所示的被取消选定单元串20-1中的伪存储单元DMC在存储单元MC0处引起的编程干扰的结构。

如图4D中所示的情况中那样，通过在源极选择晶体管SST中的栅极氧化膜和硅基片Si-Sub之间的边界表面处产生电子-空穴对(EHP)而发生泄露电流。电子沿着硅基片Si-Sub的表面而移向存储单元MC0，穿过伪晶体管DTR。伪晶体管DTR用于传送电子。在此期间，被布置在源极选择晶体管SST和存储单元MC0之间的伪晶体管DTR用于延长电子向存储单元MC0迁移的范围。因此，当电子向存储单元MC0传送时，电子的能量变弱，降低了这些电子变成热电子的可能性。具有较弱的能量的电子不能流入存储单元MC0的浮置栅极FG，虽然它们散落在存储单元MC0周围，这是因为电子没有足够的能量来在纵向移动。结果，在存储单元MC0处没有编程干扰。

图6A图解按照本发明的另一个实施例的NAND型闪存存储器器件，所述NAND型闪存存储器器件被配置来防止在耦接到第一和最后字线的存储单元处的编程干扰。

在图6A中，为了防止在存储单元MC0和MC31处的编程干扰，第一组伪存储单元DMC1被内插在源极选择晶体管SST和存储单元MC0之间，并且第二组伪存储单元DMC0被内插在漏极选择晶体管DST和存储单元MC31之间。在此，虽然在一条位线中的存储单元MC1～MC31与伪存储单元DMC1和DMC2的总数是34，但是应当理解所述总单元数量可以变化。

图6B图解了在编程操作期间被施加到在图6A中所示的被取消选定单元串30-1的线的电压。图6B的特征与图4B的不同在于：第二伪存储单元DMC2被内插在漏极选择晶体管DST和存储单元MC31之间。

在图6A中所示的NAND型闪存存储器器件中的编程、读取和擦除操作期间被施加到所述线的电压与图4C所示的电压条件相同。

如上所述，通过伪存储单元DMC1和DMC2的效果，在编程干扰中不涉及图6B所示的被取消选定单元串40-1的存储单元MC0和MC31，如图4D所示。可以参照前述的图4D来容易地明白在存储单元MC0和MC31处产生编程干扰的机构，因此省略进一步的说明。

图7A图解了按照本发明的另一个实施例的NAND型闪存存储器器件，所述NAND型闪存存储器器件被配置来防止在耦接到第一和最后字线的存储单元处的编程干扰。

在图7A中，为了防止在存储单元MC0和MC31处的编程干扰，伪晶体管DTR1被内插在源极选择晶体管SST和存储单元MC0之间，并且伪晶体管DTR2被内插在漏极选择晶体管DST和存储单元MC31之间。

图7B图解了在编程操作期间被施加到在图7A中所示的被取消选定单元串40-1的线的电压。图7B的特征与图5B的不同在于：伪晶体管DTR2进一步被内插在漏极选择晶体管DST和存储单元MC31之间。

在图7A中所示的NAND型闪存存储器器件中的编程、读取和擦除操作期间被施加到所述线的电压与图5C所示的电压条件相同。

如上所述，通过作为通过晶体管的伪晶体管DTR1和DTR2的效果，图7B所示的被取消选定单元串50-1的存储单元MC0和MC31不涉及编程干扰，如通过图5C中所示的实施例所示。可以参照图5C所示的实施例来容易地理解在存储单元MC0和MC31处产生编程干扰的机构，因此省略进一步的说明。

以下，将说明一个实施例，用于改善耦接到第一或最后字线的存储单元的编程速度，用于改善耦接到第一和最后存储单元的存储单元的编程速度。

图8A图解了按照本发明的另一个实施例的NAND型闪存存储器器件，所述NAND型闪存存储器器件被配置来改善耦接到最后字线的存储单元的编程速度。

在图8A中，伪存储单元DMC被内插在漏极选择晶体管DST和存储单元MC31之间。伪存储单元DMC被提供来防止以比其它存储单元MC1～MC30慢的速度来编程被耦接到最后字线WL31的存储单元MC31。

图8B图解了在编程操作期间被施加到图8A中所示的被选择单元串50-2的线的电压。

如图8B所示，在编程操作期间向伪字线DWL施加编程通过电压Vpass。因此，存储单元MC31的耦接比率(coupling ratio)被保持在与其它存储单元MC1～MC31相同的恒定水平上。换句话说，当将伪存储单元DMC布置在存储单元MC31侧面时，存储单元MC31不受到漏极选择晶体管DST的电势的影响。因此，存储单元MC31被调节来与其它存储单元MC0～MC30起相同作用。结果，存储单元MC31的门限电压Vt被提高到与其它存储单元MC0～MC30的相同，使得存储单元MC31在编程速度上与其它存储单元MC0～MC30相同。

图8C示出了在编程、读取和擦除操作期间被施加到所述线的电压的条件。

参见图8C，在编程操作期间向伪字线DWL提供编程禁止电压Vpass，并且在读取操作期间向伪字线DWL提供读取电压Vread。在擦除操作期间向伪字线DWL提供地电压0V。

如图8C的表格图所示，当向伪字线DWL和其它字线提供编程擦除电压0V时，存储单元MC31不受到漏极选择晶体管DST的电势的影响。因此，存储单元MC31被调节来与其它存储单元MC0～MC30起相同作用。结果，存储单元MC31在编程速度上与其它存储单元MC0～MC30相同。

图9A图解了按照本发明的另一个实施例的NAND型闪存存储器器件，所述NAND型闪存存储器器件被配置来改善耦接到第一和最后字线的存储单元的编程速度。

在图9A中，伪存储单元DMC2被内插在漏极选择晶体管DST和存储单元MC31之间，并且伪存储单元DMC1被内插在源极选择晶体管SST和存储单元MC31之间。伪存储单元被提供来防止编程速度降低到小于其它存储单元MC0～MC30的编程速度。

图9B图解了在编程操作期间向图9A所示的被选择单元串60-2的线施加的电压。

如图9B所示，在编程操作期间向伪字线DWL1和DWL2施加编程通过电压Vpass。因此，存储单元MC31的耦接比率被保持在与其它存储单元MC0～MC31相同的恒定水平。换句话说，当将伪存储单元DMC1和DMC2布置在存储单元MC0和MC31侧面时，存储单元MC0和MC31不受到源极选择晶体管SST和漏极选择晶体管DST的电势的影响。因此，存储单元MC0和MC31被调节来与其它存储单元MC1～MC30起相同作用。结果，存储单元MC0和MC31的门限电压Vt被提高到与其它存储单元MC1～MC31的相同，使得存储单元MC0和MC31在编程速度上与其它存储单元MC1～MC30相同。

在图9A中所示的NAND型闪存存储器器件中的编程、读取和擦除操作期间的所述线的电压条件与图8C所示的相同。

在图9A中，当在擦除操作期间向伪字线DWL1和DWL2施加编程擦除电压0V时，存储单元MC0和MC31不受到源极选择晶体管SST和漏极选择晶体管DST的电势的影响。因此，存储单元MC0和MC31被调节来与其它存储单元MC1～MC30起相同作用。结果，存储单元MC0和MC31具有与其它存储单元MC1～MC30相同的擦除速度。

图10A图解了NAND型闪存存储器器件的单元串，其中，伪晶体管通过伪字线被内插在耦接到源极选择线的源极选择晶体管和耦接到第一字线的一个存储单元之间。图10B图解了沿着图10A的线A-A’所取的剖面。

在图10A和10B中，附图标号1、2、3、4、5、6、7、8和9分别表示：在隧道氧化膜1、浮置栅极2(多晶硅膜)、绝缘膜3、控制栅极4(多晶硅膜)、金属或金属硅化膜5、层间绝缘膜6、有效区域7、浮置栅极8和在浮置栅极和控制栅极之间的被去除绝缘膜的区域中的被去除浮置栅极的区域9。

首先，执行隔离处理以形成有效区域。在沉积了要用于隧道氧化膜1和浮置栅极2的多晶硅膜(以下称为多晶硅)后，通过光刻和蚀刻处理而选择性地去除所述多晶硅膜。接着，在沉积绝缘膜3以在浮置栅极2和控制栅极4之间隔离出空间后，伪晶体管DTR的绝缘膜3被部分地或全部地去除，并且部分或全部地去除源极选择晶体管SST的绝缘膜3(由图10A和10B中所示的附图标号9表示的部分)。虽然在此图解了部分去除伪晶体管DTR的绝缘膜，但是也可以全部去除伪晶体管DTR的绝缘膜。在去除绝缘膜3后，对于控制栅极4沉积多晶硅膜、金属硅化膜或金属膜5。在完成沉积处理后，恢复光刻和蚀刻处理以完成整个栅极形成处理。在完成栅极形成处理后，层间绝缘膜6被沉积，并且在其中形成用于公共源极线CSL的触点。在形成栅极后，执行随后的金属互连处理。

图11A图解了NAND型闪存存储器器件的单元串，其中，伪存储单元通过伪字线被内插在耦接到源极选择线的源极选择晶体管和耦接到第一字线的一个存储单元之间。图11B图解了沿着图11A的线A-A’所取的剖面。

在图11A和11B中。在去除将浮置栅极2与控制栅极4相隔离的绝缘膜3的处理中，被去除绝缘膜3的部分包括源极选择晶体管SST(由图10和11中的附图标号9所示的部分)。以与存储单元MC0～MC31相同的处理和结构中形成其上增加的伪存储单元DMC。

在一个实施例中，伪存储单元DMC、DMC0和DMC1以及伪晶体管DTR、DTR1和DTR2具有与存储单元MC0～MC31相同的尺寸。在多个替代实施例中，，伪存储单元DMC、DMC0和DMC1以及伪晶体管DTR、DTR1和DTR2的尺寸在存储单元MC1～MC31的尺寸的30％内改变。

如上所述，本发明在与耦接到其它字线的其它存储单元相同的环境中利用伪存储单元或伪晶体管来用于耦接到第一和最后字线的存储单元。通过与存储单元MC0～MC31相同的处理方法而形成伪存储单元和伪晶体管。

而且，本发明使用与门限电压简档的窄分布间隙和在单元串中的增加数量的测定仪相关联的多级单元。

按照本发明，当耦接到第一和最后字线的存储单元可以与其它存储单元相同的特征工作时，本发明防止耦接到在被取消选定的单元串中的第一和最后字线的存储单元的编程干扰。而且，本发明可以增强耦接到在所选择单元串中的第一和最后字线的存储单元的编程/擦除速度。

虽然已经结合在附图中图解的本发明的实施例而说明了本发明，但是本发明不限于此。对于在本领域的普通技术人员显然，可以在不脱离本发明的范围和精神的情况下对其进行各种替代、修改和改变。

Claims

1.一种闪存存储器器件，包括：

第一选择晶体管，耦接到一条位线；

第二选择晶体管，耦接到公共源极线；

多个存储单元，耦接在所述第一和第二选择晶体管之间，每个存储单元耦接到一条字线；以及

伪存储单元，它被提供在所述多个存储单元之中的最邻近第二选择晶体管的第一存储单元、以及第二选择晶体管之间，

其中，耦接到第一字线和所述位线之中的被取消选定的位线的第一存储单元基本上不受到编程干扰的影响。

2.按照权利要求1的闪存存储器器件，其中，与第二选择晶体管紧邻而提供所述伪存储单元。

3.按照权利要求1的闪存存储器器件，其中，所述器件包括多个第一选择晶体管、多个第二选择晶体管、多个存储单元阵列和多个伪存储单元，每个存储单元阵列被提供在第一选择晶体管之一和第二选择晶体管之一之间，至少一个伪存储单元分别被提供在每个存储单元阵列和对应的第二选择晶体管之间。

4.按照权利要求3的闪存存储器器件，其中，所述多个伪存储单元中包括多个第一伪存储单元，每个第一伪存储单元被提供在同一存储单元阵列中的第一存储单元和对应的第二选择晶体管之间，第一存储单元是在同一存储单元阵列中的存储单元之中的最接近于对应的第二选择晶体管的存储单元。

5.按照权利要求1的闪存存储器器件，其中，所述伪存储单元包括伪晶体管。

6.按照权利要求5的闪存存储器器件，其中，在编程和读取操作期间，向耦接到所述伪晶体管的伪字线提供电源电压；而在擦除操作期间，向其提供地电压。

7.按照权利要求4的闪存存储器器件，其中，向耦接到伪存储单元的伪字线提供一个电压，所述电压大于电源电压的两倍，并且小于被施加到所述字线的编程禁止电压。

8.按照权利要求4的闪存存储器器件，其中，在编程操作中，向耦接到伪存储单元的伪字线提供被施加到所述字线的编程禁止电压。

9.按照权利要求4的闪存存储器器件，其中，在擦除操作中，向耦接到伪存储单元的伪字线提供地电压；而在读取操作中，向其提供被施加到所述字线的读取电压。

10.按照权利要求1的闪存存储器器件，其中，所述伪存储单元的尺寸与耦接在第一和第二选择晶体管之间的多个存储单元相同。

11.按照权利要求1的闪存存储器器件，其中，除了伪存储单元之外，每个存储单元都被配置来存储至少两个比特的数据。

12.一种闪存存储器器件，包括：

多个第一选择晶体管，其中每个都耦接到多条位线中的一条；

多个第二选择晶体管，它们都耦接到公共源极线；以及，

多个存储单元阵列，被提供在所述第一和第二选择晶体管之间，并且每个存储单元阵列被提供在每个第一选择晶体管和对应的第二选择晶体管之间；以及

多条字线，每条字线都耦接到在不同存储单元阵列中的多个存储单元，

其中，每个存储单元阵列包括至少一个伪存储单元，

其中，耦接到第一和最后字线以及所述多条位线中的被取消选定的位线的多个存储单元基本上不受到编程干扰的影响。

13.按照权利要求12的闪存存储器器件，其中，在每个存储单元阵列中的至少一个伪存储单元被提供在同一存储单元阵列的最后存储单元和第一选择晶体管之间，所述最后存储单元最接近于同一存储单元阵列的第一选择晶体管，并且耦接到最后字线，并且

其中，耦接到所述最后字线和所述多条位线中的所选择位线的多个存储单元的门限电压等于其它存储单元的门限电压。

14.按照权利要求12的闪存存储器器件，其中，在编程操作中，向耦接到伪存储单元的伪字线提供被施加到所述多条字线的编程禁止电压。

15.按照权利要求12的闪存存储器器件，其中，在擦除操作中，向耦接到伪晶体管的伪字线提供地电压；而在读取操作中，向其提供被施加到所述多条字线的读取电压。

16.按照权利要求12的闪存存储器器件，其中，包括伪单元的存储单元具有基本相同的尺寸。

17.按照权利要求12的闪存存储器器件，其中，除了伪存储单元之外，每个存储单元都被配置来存储至少两个比特的数据。

18.一种闪存存储器器件，包括：

多个第二选择晶体管，它们都耦接到公共源极线；以及，

多个存储单元，耦接在所述第一和第二选择晶体管之间，并且分别耦接到多条字线中的一条，

其中，所述多个存储单元包括耦接在与第一字线耦接的多个存储单元和所述多个第二选择晶体管之间的第一组伪存储单元，并且所述多个存储单元包括耦接与最后字线耦接的多个存储单元和所述多个第一选择晶体管之间的第二组伪存储单元，其中，耦接到第一和最后字线以及所述多条位线中的被取消选定的位线的多个存储单元基本上不受到编程干扰的影响。

19.按照权利要求18的闪存存储器器件，其中，耦接到第一和最后字线和所述多条位线之中的被选择位线的多个存储单元的门限电压等于耦接在第一和第二选择晶体管之间的其它存储单元的门限电压。

20.按照权利要求18的闪存存储器器件，其中，第一和第二组伪存储单元包括伪晶体管。

21.按照权利要求20的闪存存储器器件，其中，在编程和读取操作期间，向耦接到第一组伪晶体管的第一伪字线和耦接到第二组伪晶体管的第二伪字线提供电源电压；而在擦除操作中，向其提供地电压。

22.按照权利要求18的闪存存储器器件，其中，在编程操作期间，向耦接到第一组伪晶体管的第一伪字线和耦接到第二组伪晶体管的第二伪字线提供一个电压，所述电压高于电源电压的两倍，并且低于被施加到所述多条字线的编程禁止电压。

23.按照权利要求18的闪存存储器器件，其中，在编程操作中，向耦接到第一组伪晶体管的第一伪字线和耦接到第二组伪晶体管的第二伪字线提供被施加到所述多条字线的编程禁止电压。

24.按照权利要求18的闪存存储器器件，其中，在擦除操作中向耦接到第一组伪晶体管的第一伪字线和耦接到第二组伪晶体管的第二伪字线提供地电压；而在读取操作中，向其提供被施加到所述多条字线的读取电压；其中，第一组和第二组伪存储单元的大小耦接在第一和第二选择晶体管之间的所述多个存储单元相同。

25.按照权利要求18的闪存存储器器件，其中，除了第一和第二组伪存储单元之外的所述存储单元被配置来存储至少两个比特的数据。