CN101281789B - 快闪存储器设备及操作其的方法 - Google Patents

Abstract

一种快闪存储器设备，包括多个存储单元块、工作电压生成器、块开关单元和电压提供电路。所述多个存储单元块中的每一个包括选择线和字线，并且具有包括在选择线和字线之间的通过字线。所述工作电压生成器向全局选择线、全局字线和全局通过字线输出工作电压。所述块开关单元响应于块选择信号而将所述全局字线连接到字线和选择线。电压提供电路连接到所述选择线和通过字线，并被配置为响应于块选择反转信号而向所述选择线和通过字线提供地电压。

Description

快闪存储器设备及操作其的方法

技术领域

本发明涉及一种快闪存储器设备，并且更具体地，涉及一种其中在选择线和字线之间包括通过字线的快闪存储器设备及操作其的方法。 

背景技术

快闪存储器设备具有即使在切断电源之后仍保持数据的特性。快闪存储器设备主要被分类成NAND快闪存储器和NOR快闪存储器。下面描述它们中的NAND快闪存储器。 

图1是说明NAND快闪存储器设备的存储块中的编程操作的视图。 

参考图1，NAND快闪存储器设备包括存储单元阵列。该存储单元阵列包括多个存储单元块。每个存储单元块包括多个串。需要指出的是，为了方便，在附图中仅说明了两个串ST1和ST2。每个单元串包括漏极选择晶体管DST、多个存储单元C0至Cn以及源极选择晶体管SST，所有这些都串联连接。包括在单元串ST1和ST2中的漏极选择晶体管DST分别连接到位线BL 1和BL2。源极选择晶体管SST与公共源极线CSL并联连接。同时，将包括在各个单元串ST1和ST2中的漏极选择晶体管DST的栅极相连接，以形成漏极选择线DSL，并且将源极选择晶体管SST的栅极相连接，以形成源极选择线SSL。此外，连接存储单元C0至Cn的栅极，以形成字线WL0至WLn，并且字线形成页单元。在该种情况下，2、4、8、16或32个页形成一个页组。 

当在如上构造的存储单元阵列中执行编程操作时，向所选存储单元(要编程的存储单元)的字线(例如WLi)施加编程电压Vpgm，并且向其余字线施加通过电压Vpass。此外，向连接到包括所选存储单元的串(例如ST2)的位线BL2施加地电压(例如0V)，并且向连接到其余串的位线施加编程禁止电压(例如Vcc)。如果在这些电压条件下执行编程操作，则由于字线和沟道区域之间的电压差而在所选存储单元Ci中执行编程操作。 

同时，也向包括在串ST1中的存储单元Bi施加编程电压Vpgm，向串ST1施加编程禁止电压。由于电容耦合而产生沟道升压。因而，随着沟道区域的 电压升高，栅极和沟道区域之间的电压差降低，并且不执行编程操作。这被称为编程干扰。这时，如果沟道升压电平升高，则关于编程干扰的容限(margin)增加。然而，如果沟道升压电平升高，则可能发生下面的问题。 

图2是说明当对传统的NAND快闪存储器设备进行编程时邻近选择晶体管的存储单元的编程干扰机制的截面图。 

在快闪存储器设备的编程操作时，向所选的字线(例如，邻近源极选择晶体管的字线WL0)施加编程电压(例如，18V)，而向未选字线WL1至WL31施加比编程电压低的通过电压(例如，10V)。编程电压可以使用16V至19V的电压，而通过电压可以使用9V至11V的电压。此外，向连接到共同源极线CSL的源极215施加电源电压Vcc，向源极选择晶体管SST的源极选择线SSL施加地电压，并且向漏极选择晶体管DST的漏极选择线DSL施加电源电压Vcc。 

同时，如果被施加编程电压的存储单元M0不是目标编程单元(即在不是正执行编程操作的串的情况下)，向连接到位线BL0的漏极210施加电源电压Vcc，以防止存储单元M0被编程。 

由于快闪存储器设备的高集成度，所以很难充分确保相邻单元之间的距离。因而，在用于防止存储单元被编程的沟道自升压操作时，具有邻近源极选择晶体管SST的字线WL0的存储单元M0的阈值电压Vth的变化变得意义重大。这是由当从源极选择晶体管SST向字线WL0注入电子时对未选择单元进行编程的编程干扰引起的，因为在由施加有编程电压的字线WL0和不执行编程操作的串中的源极选择晶体管SST共享的结点上产生栅极感应漏极泄露电流(Gate Induced Drain Leakage，GIDL)。这是基于下面的机制。 

首先，在“1”编程后，通过高偏压形成局部高沟道升压(①)。通过在边缘部分A处的高结点电势产生GIDL电流，在所述边缘部分A处所选字线WL0和邻近的源极选择晶体管SST共享该结点(②)。通过沟道升压电势导致的强角场(comer field)产生电子空穴对的热载流子。由于沟道升压电势导致的横向电场，使热载流子的热电子移动到单元串中(③)。由于高电场，在所选字线WL0下面的沟道区域205中产生热载流子(④)。通过由编程电压Vpgm/通过电压Vpass导致出现的高垂直电场，将由所选字线WL0下面的沟道区域205产生的热载流子的热电子注入到浮置栅极130中(⑤)。 

在该机制中，通过沟道升压电势而将在边缘部分A处形成的电子从源极 选择晶体管SST移动到邻近的字线WL0，然后对其加速，其中连接到邻近源极选择晶体管SST的字线WL0的存储单元M0与该源极选择晶体管SST在所述边缘部分A共享结点。因而，该电子具有达到可以对字线WL0进行编程的程度的热电子特性。这样，在编程操作时，改变连接到邻近源极选择晶体管SST的字线WL0的快闪存储器单元M0的阈值电压Vth。此外，在连接到邻近漏极选择晶体管DST的字线WL31的存储器单元M31中产生类似的现象，从而阈值电压Vth可能改变。 

同时，尽管在图2中未示出，但是下面将描述在编程操作时在包括要编程的存储单元的串内可能出现的问题。 

在编程操作时，对一页内的许多存储单元进行编程。因而优选的是，执行编程操作以使得编程阈值电压分布变窄。编程阈值电压分布较宽的事实意味着：具有较快编程速度的单元和具有较慢编程速度的单元的编程阈值电压之间的差非常大。这对存储单元的工作特性有不利影响。在该情况下，干扰现象导致存储单元的编程速度变慢。 

编程操作是用于通过将浮置栅极的电势升高到高于沟道区域的电势而从沟道区域向浮置栅极注入电子的操作。这时，由字线偏压和沟道区域的电势的电容耦合比来决定浮置栅极的电势。 

图3是用于说明在所选单元和周围单元之间发生的干扰现象的截面图。 

参考图3，在编程操作时，向所选单元的字线WLi施加编程电压Vpgm，而向在所选单元附近形成的单元的字线WLi-1和WLi+1施加通过电压Vpass。附图标记300指代半导体衬底，302指代隧道绝缘层，304指代浮置栅极，306指代介电层，308指代控制栅极，且310指代结点区域。 

在上述中，随着单元间隙减小，在所选单元的浮置栅极和周围单元的控制栅极之间获得大约0.15的干扰电容耦合比A。因此，施加到周围单元的通过电压影响所选单元的编程速度。 

图4是说明依赖于通过电压的电平的编程速度的差的特性图。 

从图4中可以看出，随着通过电压的电平升高，由于编程操作而导致的阈值电压的变化变大。换句话说，随着通过电压升高，编程阈值电压的电平升高，这导致较快的编程速度。 

具体而言，连接到字线的最外端字线WL0和WLn的存储单元的阈值电压②低于连接到位于字线WL0和WLn之间的字线WL1至WLn-1的存储单 元的阈值电压①。这意味着编程速度较慢。这是因为尽管在最外端字线WL0和WLn处，仅在一侧存在邻近的字线，而位于它们之间的字线WL1至WLn-1则在两侧都存在邻近的字线。 

为了克服该问题，提出了一种增加最外端字线的宽度或增加字线之间的空间的方法。然而，这不仅降低了集成度，而且增加了沟道电阻并降低了单元电流。因此，需要其它基本方法。 

如上所述，位于最外端位置的存储单元的编程速度和擦除速度较慢。因而，为了改善擦除工作特性，使用较高的擦除电压。在这种情况下，如果重复执行擦除操作和编程操作几十万次，则存储单元的工作特性(具体而言是擦除/编程循环特性)明显退化。 

发明内容

因此，本发明涉及一种快闪存储器设备及操作其的方法，其中，在选择线和邻近的字线之间形成通过字线，并且在编程/擦除操作时，控制施加到所选块和未选择块的通过字线的偏压，使得可以最小化连接到最外端字线的存储单元的编程/擦除速度和其余存储单元的编程/擦除速度之间的差，并且可以改进诸如擦除/编程循环特性的工作特性和可靠性。 

一方面，本发明提供了一种快闪存储器设备，包括：多个存储单元块、工作电压生成器、块开关单元和电压提供电路。所述多个存储单元块中的每一个包括选择线和字线，并且在所述选择线和字线之间包含有通过字线。所述工作电压生成器向全局选择线、全局字线和全局通过字线输出工作电压。所述块开关单元响应于块选择信号而将全局字线连接到字线和选择线。电压提供电路连接到所述选择线和通过字线，并且被配置为响应于块选择反转信号而向所述选择线和通过字线提供地电压。 

另一方面，本发明提供了一种操作快闪存储器设备的方法，包括步骤：提供多个存储单元块，其各自包括漏极选择线、源极选择线和字线，并且分别在漏极选择线与字线之间和在源极选择线与字线之间具有漏极通过字线和源极通过字线；以及在其中向所选存储单元块的漏极通过字线和源极通过字线施加有通过电压并向未选存储单元块的漏极通过字线和源极通过字线施加有地电压的情况下，执行编程操作。 

在另一方面中，本发明提供了一种操作快闪存储器设备的方法，包括步 骤：提供多个存储单元块，其各自包括漏极选择线、源极选择线和字线，并且分别在漏极选择线与字线之间和在源极选择线与字线之间具有漏极通过字线和源极通过字线；以及在其中向所选存储单元块的漏极通过字线和源极通过字线施加有读取通过电压并且向未选存储单元块的漏极通过字线和源极通过字线施加有读取通过电压或地电压的情况下，执行读取操作。 

在另一方面中，本发明提供了一种操作快闪存储器设备的方法，包括步骤：提供多个存储单元块，其各自包括漏极选择线、源极选择线和字线，并且分别在漏极选择线与字线之间和在源极选择线与字线之间具有漏极通过字线和源极通过字线；以及在其中向所选存储单元块的漏极通过字线和源极通过字线施加有地电压并且将未选存储单元块的漏极通过字线和源极通过字线设置为浮置状态的情况下，执行擦除操作。 

附图说明

图1是说明NAND快闪存储器设备的存储块和编程操作的视图； 

图2是说明当对传统的NAND快闪存储器设备进行编程时邻近选择晶体管的存储单元的编程干扰机制的截面图； 

图3是说明在所选单元和周围单元之间发生的干扰现象的截面图； 

图4是说明依赖于通过电压的电平的编程速度的差的特性图； 

图5是根据本发明的实施例的快闪存储器设备的单元阵列的布局图； 

图6是根据本发明的实施例的存储设备的电路图； 

图7是用于向字线和通过字线输出编程/读取/擦除操作所必需的电压的电路框图；以及 

图8是说明根据本发明的另一实施例的快闪存储器设备的电路图和操作其的方法。 

具体实施方式

将参考附图描述根据本发明的特定实施例。 

图5是根据本发明的实施例的快闪存储器设备的单元阵列的布局图。 

参考图5，半导体衬底包括有效区域510和绝缘区域520。在存储单元阵列区域中并列地交替定义有效区域510和绝缘区域520。在绝缘区域520中形成绝缘层。在整个半导体衬底上形成穿过有效区域510和绝缘区域520的 多个漏极选择线DSL、多个字线WL0至WLn、以及源极选择线SSL。在漏极选择线DSL和源极选择线SSL之间形成所述多个字线WL0至WLn。术语“选择线”用于指代漏极选择线DSL或源极选择线SSL。 

具体地，在本发明中，在字线中位于最外端位置的字线(例如WL0或WLn)和选择线之间形成通过字线SPWL和DPWL。更具体地，在第一字线WL0和源极选择线SSL之间形成源极通过字线SPWL，并在第n字线WLn和漏极选择线DSL之间形成漏极通过字线DPWL。源极和漏极通过字线SPWL和DPWL具有与一般字线相同方式的结构，包括隧道绝缘层、浮置栅极、介电层和控制栅极。而且，在编程/擦除/读取操作时，向通过字线SPWL和DPWL分别施加不同电平的工作电压。稍后将描述详细的工作电压。 

另一方面，可以将通过字线SPWL和DPWL形成为具有与形成在它们之间的字线的宽度相同的宽度W1。选择线DSL和SSL的每个也可以被形成为具有与字线的宽度W1相同的宽度W3。因此，可以将通过字线SPWL和DPWL、选择线DSL和SSL以及字线WL0至WLn都形成为具有相同的宽度W1、W2和W3。 

此外，可以将通过字线SPWL和DPWL与字线之间的距离D2设置为与字线WL0至WLn之间的距离D1相同。也可以将通过字线SPWL和DPWL与选择线之间的距离D3设置为与字线WL0至WLn之间的距离D1相同。在这种情况下，选择线DSL和SSL、通过字线SPWL和DPWL以及字线WL0至WLn的距离D1至D3变为相等。 

在传统的方法中，选择线DSL和SSL具有比字线WL0至WLn的宽度更宽的宽度，并且选择线DSL和SSL与字线之间的距离比字线WL0至WLn之间的距离更宽。然而，在本发明中，将选择线DSL和SSL的宽度设置为与字线WL0至WLn的宽度相同，并且将选择线DSL和SSL与字线之间的距离也设置为与字线WL0至WLn之间的距离相同。因而，尽管额外形成了通过字线SPWL和DPWL，但是可以防止或最小化集成度的降低。 

因为如上所述形成所增加的通过字线SPWL和DPWL，将用于存储数据的存储单元实际连接的字线WL0和WLn形成为如形成通过字线SPWL和DPWL一样远离所以如图2所示的热载流子形成区域。因而，可以防止在第一字线WL0和最后字线WLn中发生不期望的显著pgm干扰现象。此外，因为可以在串内的整个沟道区域中保持较高的沟道升压电平，所以可以防止在 未选字线中发生编程现象。具体地，由于不必要向通过字线SPWL和DPWL施加编程电压，所以不产生显著的编程现象，并且可以保持阈值电压恒定。因此，在编程操作或读取操作中不出现问题。还可以获得下面的优点。 

首先，由于所有字线的宽度和距离相同，所以在整个存储单元中，字线之间的干扰耦合比变得相等。第二，邻近浮置栅极之间的耦合比也变得相等。第三，在编程操作时，向选择线DSL和SSL以及邻近的通过字线SPWL和DPWL施加通过电压。因而，由于在第一或最后字线WL0或WLn的两侧产生的耦合现象(参考图3进行的描述)变得相同，所以编程阈值电压的分布可以较窄。第四，减少了选择DSL和SSL的宽度(栅极长度)，并且所有线的宽度和距离是相同的。因此，不仅可以降低制造过程中的图案特性和一致性，而且可以减少沟道电阻，因此增加了单元电流。 

在下文中，将详细描述在编程/擦除/读取操作时施加到通过字线SPWL和DPWL的工作电压。 

在编程操作时，在下面的表1的条件下，施加编程操作所必需的电压。 

表1 

参考表1，在编程操作时，在所选的块中，向漏极选择线DSL施加电源电压Vcc，而向源极选择线SSL施加地电压0V。此外，向连接到要被编程的存储单元的字线施加编程电压Vpgm，而向其余字线施加通过电压Vpass。向通过字线SPWL和DPWL施加通过电压Vpass。 

同时，在未选的块中，所有字线处于浮置状态，

并且向选择线DSL和SSL以及通过字线SPWL和DPWL施加地电压0V。 

在读取操作时，在下面的表2的条件下，施加读取操作所必需的电压。 

表2 

[0055] 

参考表2，在读取操作时，在所选的块中，向选择线DSL和SSL施加电源电压Vcc，向要被编程的存储单元所连接的字线施加读取电压Vread，而向其余字线施加读取通过电压Vreadpass。向通过字线SPWL和DPWL施加读取通过电压Vreadpass。 

同时，在未选的块中，所有字线变为浮置，并且向选择线DSL和SSL施加地电压0V，而向通过字线SPWL和DPWL施加读取通过电压Vreadpass。 

在这种情况下，读取通过电压Vreadpass是用于在读取操作期间开启(turnon)连接到未选的字线的存储单元的电压，并且其至少比编程状态的阈值电压高0.5V。在通过字线SPWL和DPWL的情况下，阈值电压的变化对于读取操作的影响非常小。因而，尽管向通过字线SPWL和DPWL施加读取通过电压Vreadpass，但是它对操作没有影响。 

与上述不同，在读取操作时，如表3所示，在未选的块中，可以向通过字线SPWL和DPWL施加0V，以进一步最小化位线和公共源极线之间的泄漏电流。换句话说，未选的块的所有字线WL0至WLn变为浮置，而选择线DSL和SSL以及通过字线SPWL和DPWL都施加有地电压0V。 

表3 

在这种情况下，由于连接到漏极通过字线DPWL和源极通过字线SPWL的存储单元都是关闭的，所以可以进一步防止位线和公共源极线之间发生的泄漏电流。 

在存储单元的擦除处理中，可以在下面的表4的条件下施加擦除操作所必需的电压。擦除处理包括用于降低实际存储单元的阈值电压的擦除操作、用于使所擦除的存储单元的阈值电压分布变窄的后置(post)编程操作、以及用于检测所擦除的存储单元的阈值电压的验证操作。可以如表4所示来设置每个操作的偏压条件。 

表4 

参考表4，在将所选块的选择线DSL和SSL设置为浮置状态并且向字线WL0至WLn施加地电压0V的条件下执行擦除操作。在这种情况下，通过字线SPWL和DPWL也施加有地电压0V。此外，将未选的块的选择线DSL和SSL、通过字线SPWL和DPWL以及字线WL0至WLn都设置为浮置状态。 

在上述中，当重复擦除操作时，可以持续降低连接到通过字线SPWL和DPWL的存储单元的阈值电压。因而，可以将通过字线SPWL和DPWL设置成浮置状态，以使得由于通过字线SPWL和DPWL的增加的电压而不执行擦除操作，这是由于在擦除操作时向势阱区域施加擦除电压引起的电容耦合而导致的。 

在后置编程操作中，在所选的块中，向源极选择线SSL施加地电压0V，而向漏极选择线DSL施加电源电压Vcc。此外，向字线WL0至WLn和通过字线SPWL和DPWL施加后置编程电压Vpostpgm。后置编程电压Vpostpgm被施加有比一般编程操作中施加的编程电压Vpgm的电平低的电平。 

在上述中，当重复后置编程操作时，可以持续降低连接到通过字线SPWL和DPWL的存储单元的阈值电压。因此，可以在后置编程操作时，向通过字线SPWL和DPWL施加在一般编程操作中向未选的字线施加的通过电压Vpass。 

同时，在未选的块中，向源极选择线SSL施加地电压0V，向漏极选择线DSL施加电源电压Vcc，而将字线WL0至WLn设置为浮置状态。向通过字线SPWL和DPWL也施加地电压0V。 

此后，在擦除验证操作中，向选择线DSL和SSL施加电源电压Vcc，而 向通过字线SPWL和DPWL施加读取通过电压Vreadpass，并且向字线WL0至WLn施加地电压0V，从而开启连接到该通过字线SPWL和DPWL的存储单元。 

通常，通过全局选择线和全局通过字线不仅向选择线DSL和SSL而且向通过字线SPWL和DPWL施加操作所必需的电压。然而，当考虑上述的编程/读取/擦除操作的偏压应用条件时，必须向所选的块和未选的块的选择线DSL和SSL以及通过字线SPWL和DPWL施加不同电平的电压。因而，为了施加不同电平的电压，必须修改某部分电路。下面将详细地描述这一点。 

图6是根据本发明的实施例的存储设备的电路图。图7是用于向字线和通过字线输出编程/读取/擦除操作所必需的电压的电路的框图。 

参考图6和图7，存储单元阵列包括多个存储单元块(为了方便，仅示出了两个存储单元块BL1和BL2)。每个块包括多个串。每个串包括连接到漏极选择线DSL的漏极选择晶体管和连接到源极选择线SSL的源极选择晶体管。连接到字线WL0至WLn的存储单元被连接在漏极选择晶体管和源极选择晶体管之间。此外，在本发明中，连接到源极通过字线SPWL的通过存储单元被连接在串内的第一个存储单元和漏极选择晶体管之间，并且连接到漏极通过字线DPWL的通过存储单元被连接在串内的最后存储单元和漏极选择晶体管之间。漏极选择晶体管的漏极连接到位线BL，而源极选择晶体管的源极连接到公共源极线CSL。 

将线SSL、SPWL、WL0至WLn、DPWL和DSL通过块开关单元(例如BS1)连接到全局线GSSL、GSPWL、GWL0至GWLn、GDPWL和GDSL。块开关单元BS1根据块选择信号(例如BSEL1)将所述线连接到全局线。块开关单元BS1包括开关元件，这些开关元件分别连接在线SSL、SPWL、WL0至WLn、DPWL和DSL与全局线GSSL、GSPWE、GWL0至GWEn、GDPWE和GDSL之间，并且根据块选择信号BSEL1进行操作。在这种情况下，开关元件可以包括NMOS晶体管。 

向全局线GSSL、GSPWL、GWL0至GWLn、GDPWE和GDSL输出在通过电压生成器710、编程/读取/擦除电压生成器720和选择线电压生成器730中生成的通过电压或工作电压。此外，当所选的块的线SSL、SPWL、WL0至WLn、DPWL和DSL分别通过块开关单元BS1连接到全局线GSSL、GSPWL、GWL0至GWLn、GDPWL和GDSL时，分别向线SSL、SPWL、 WL0至WLn、DPWL和DSL施加通过电压或工作电压。因此，通过电压生成器710、编程/读取/擦除电压生成器720和选择线电压生成器730变成用于输出操作快闪存储器设备所必需的电压的工作电压生成器。 

同时，本发明的存储设备额外包括电压提供电路LS1和LS2，用于在编程/读取/擦除操作时向所选的块(例如BL1)和未选的块(例如BL2)的选择线DSL和SSL以及通过字线SPWL和DPWL施加不同电平的电压。详细地说，在每个块中配备有电压提供电路，并且在未选的块中包括的电压提供电路(例如LS2)响应于块选择反转信号/BSEL2而将包括在存储单元块中的选择线DSL和SSL以及通过字线SPWL和DPWL连接到接地端。 

同时，在所选存储单元块中包括的电压提供电路(例如LS1)响应于块选择反转信号/BSEL1而不进行操作。由于该原因，通过全局选择线GDSL和GSSL以及全局通过字线GSPWL和GDPWL向选择线DSL和SSL以及通过字线SPWL和DPWL施加编程、擦除或读取操作所必需的电压。因而，尽管全局选择线GDSL和GSSL以及全局通过字线GSPWL和GDPWL被共享，仍可以向所选的块和未选的块的选择线DSL和SSL以及通过字线SPWL和DPWL施加不同电平的电压。已参考表1至表3描述了其中如上所述向所选的块和未选的块的选择线DSL和SSL以及通过字线SPWL和DPWL施加不同电平的电压的示例。 

返回参考图6的块开关单元BS1，在本发明中额外包括通过字线SPWL和DPWL。因而，在块开关单元BS1中额外包括用于将通过字线SPWL和DPWL连接到全局通过字线GSPWL和GDPWL的开关元件T21和T22。由于额外安装了开关元件T21和T22，所以增加了这些元件占据的面积。在这种情况下，可以通过去除开关元件并直接地将通过字线SPWL和DPWL与全局通过字线GSPWL和GDPWL连接来减少这些元件占据的面积。 

然而，如果直接连接通过字线SPWL和DPWL与全局通过字线GSPWL和GDPWL，则向未选择的块的通过字线SPWL和DPWL持续施加通过电压。因此，可能施加影响，或可能改变连接到通过字线SPWL和DPWL的存储单元的阈值电压。因而，将整个块分成几个组，以组为基础形成开关元件，以将通过字线SPWL和DPWL连接到全局通过字线GSPWL和GDPWL。这样，可以较少影响或阈值电压的变化，同时最小化元件所占据的面积的增加。下面进行详细地描述。 

图8是说明根据本发明的另一实施例的快闪存储器设备的电路图和操作其的方法。 

参考图8，如在现有技术中那样通过图6所示的块开关单元BS1和BS2将全局字线GWL0至GWLn选择性地连接到包括在块中的字线WL0至WLn。然而，以不同方式将全局通过字线GSPWL和GDPWL连接到包括在块中的通过字线SPWL和DPWL。 

为此，将存储单元块分成几个组(例如k个组)。在一个块组中包括的块的数目是整个块的数目除以块组数目k所得的值。尽管在附图中未示出，但是在将2048个存储单元块分成64个组的情况下，在一个块组中包括的存储单元块的数目变成32。在这种情况下，与图6所示的块开关单元BS 1和BS2不同，将用于连接全局通过字线GSPWL与GDPWL以及通过字线SPWL与DPWL的开关单元PS1至PSk的数目布置为与块组的数目一样多。开关单元PS1至PSk的每一个包括：第一开关元件T81，全局漏极通过字线GDPWL和漏极或源极连接到所述第一开关元件T81；以及第二开关元件T82，全局源极通过字线GSPWL和漏极或源极连接到所述第二开关元件T82。 

第一开关元件T81的源极或漏极共同连接到包括在相应块组的每个存储单元块中的漏极通过字线DPWL。此外，第二开关元件T82的源极或漏极共同连接到包括在相应块组的每个存储单元块中的源极通过字线SPWL。第一和第二开关元件T81和T82响应于用于选择块组的块组选择信号BGSELk而工作。在上述中，如果选择第一存储单元块，则第一开关单元PS1响应于块组选择信号BGSEL1而工作。因此，包括在第一块组的第1至第32块中的所有漏极通过字线DPWL被共同连接到全局漏极通过字线GDPWL。此外，包括在第一块组的第1至第32块中的所有源极通过字线SPWL被共同连接到全局源极通过字线GSPWL。在上述中，如果激活用于选择该块组内的一个块的块选择信号(例如BSEL2)，则也激活与包括该所选块的块组对应的块组选择信号(例如BGSEL1)。 

如果如上所述安装用于连接全局通过字线GSPWL与GDPWL和通过字线SPWL与DPWL的开关单元PS1至PSk，则可以最小化由元件所占据的面积的增加，并且可以减少施加到连接到通过字线SPWL与DPWL的存储单元的影响或阈值电压的变化。 

如上所述，根据本发明，在选择线和邻近的字线之间形成通过字线，并 且编程/擦除操作时，控制施加到所选的块和未选的块的通过字线的偏压。因此，可以最小化连接到最外端字线的存储单元的编程/擦除速度和其余存储单元的编程/擦除速度之间的差，并且可以改进诸如擦除/编程循环特性的工作特性和可靠性。 

尽管已参考特定实施例进行了上述描述，但是应当理解，在不背离本专利和所附权利要求书的精神和范围的情况下，本领域普通技术人员可以对本专利做出改变和修改。 

对相关申请的交叉引用 

本申请要求于2007年4月6日提交的韩国专利申请号10-2007-34201的优先权，其全部内容通过引用而被合并于此。 

Claims (17)

1.一种快闪存储器设备，包括：

多个存储单元块，每个存储单元块与选择线、通过字线和字线相关联，在一个选择线和一个字线之间提供至少一个通过字线；

工作电压生成器，向全局选择线、全局字线和全局通过字线输出工作电压；

块开关单元，响应于块选择信号而将全局字线连接到所述字线以及将全局选择线连接到所述选择线；以及

电压提供电路，连接到所述选择线和通过字线，并且被配置为响应于块选择反转信号而向未选的存储单元块中的所述选择线和通过字线提供地电压。

2.根据权利要求1所述的快闪存储器设备，其中，在存储单元块中以相同的间隔距离形成所述选择线、字线和通过字线。

3.根据权利要求1所述的快闪存储器设备，其中，所述选择线、字线和通过字线被配置为具有相同的宽度。

4.根据权利要求1所述的快闪存储器设备，其中，所述工作电压生成器包括：

选择线电压生成器，以向所述全局选择线提供第一电压；

编程/读取/擦除电压生成器，以向所述全局字线提供第二电压；以及

通过电压生成器，以向所述全局通过字线提供第三电压。

5.根据权利要求1所述的快闪存储器设备，其中，所述块开关单元被配置为响应于块选择信号而连接所述全局通过字线和所述通过字线。

6.根据权利要求1所述的快闪存储器设备，其中，直接连接所述全局通过字线和所述通过字线。

7.根据权利要求1所述的快闪存储器设备，其中，在每个存储单元块中提供所述电压提供电路。

8.根据权利要求1所述的快闪存储器设备，其中：

所述电压提供电路包括开关元件，所述开关元件被配置为响应于块选择反转信号而进行工作，该开关元件具有第一端和第二端，该第一端分别连接到所述选择线和通过字线，该第二端连接到接地端。

9.根据权利要求1所述的快闪存储器设备，还包括开关单元，用于响应于块组选择信号，而将包括两个或多个存储单元块的块组的通过字线连接到所述全局通过字线。

10.根据权利要求9所述的快闪存储器设备，其中，当激活用于选择包括在块组中的一个存储单元块的块选择信号时，激活所述块组选择信号。

11.一种用于对NAND快闪存储器设备编程的方法，该方法包括：

提供多个存储单元块，每个存储单元块与至少一个漏极选择线、至少一个源极选择线、多个字线、至少一个漏极通过字线以及至少一个源极通过字线相关联，在所述漏极选择线与所述字线之间提供所述漏极通过字线，在所述源极选择线与所述字线之间提供所述源极通过字线；

向与所选存储单元块相关联的漏极通过字线和源极通过字线施加通过电压；

向与未选的存储单元块相关联的漏极通过字线和源极通过字线施加地电压；

向所选存储单元块的漏极选择线施加电源电压；

向所选存储单元块的源极选择线以及未选存储单元块的漏极选择线和源极选择线施加地电压；

向与所选存储单元块的所选存储单元相关联的字线施加编程电压；

向与所选存储单元块的未选存储单元相关联的字线施加通过电压；以及

将与未选存储单元块相关联的字线浮置。

12.一种用于读取NAND快闪存储器设备的方法，该方法包括：

提供多个存储单元块，每个存储单元块包括漏极选择线、源极选择线和字线，并且分别在漏极选择线与字线之间和在源极选择线与字线之间具有漏极通过字线和源极通过字线；

向所选存储单元块的漏极通过字线和源极通过字线施加读取通过电压；

向未选存储单元的漏极通过字线和源极通过字线施加读取通过电压或地电压；

向所选存储单元块的漏极选择线和源极选择线施加电源电压；

向未选存储单元块的漏极选择线和源极选择线施加地电压；

向所选存储单元块的所选存储单元的字线施加读取电压；

向所选存储单元块的未选存储单元的字线施加读取通过电压；以及

将未选存储单元的字线浮置。

13.一种用于擦除快闪存储器设备的方法，该方法包括：

提供多个存储单元块，每个存储单元块包括漏极选择线、源极选择线和字线，并且分别在漏极选择线与字线之间和在源极选择线与字线之间具有漏极通过字线和源极通过字线；

向所选存储单元块的漏极通过字线和源极通过字线施加地电压；

将未选存储单元块的漏极通过字线和源极通过字线浮置；

将所选存储单元块的漏极选择线和源极选择线浮置；

向所选存储单元块的字线施加地电压；并且

将未选存储单元块的漏极选择线、源极选择线和字线浮置。

14.根据权利要求13所述的方法，还包括：

在擦除操作后执行后置编程操作，以使擦除操作所擦除的存储单元的阈值电压分布变窄，

其中，在所述后置编程操作中，向所选存储单元块的字线、漏极通过字线和源极通过字线施加比一般编程操作中施加的编程电压低的后置编程电压，将未选存储单元块的字线设置为浮置状态，并且向未选存储单元块的漏极通过字线、源极通过字线施加地电压。

15.根据权利要求14所述的方法，其中：

向所选存储单元块和未选存储单元块的漏极选择线施加电源电压，以及

向所选存储单元块和未选存储单元块的源极选择线施加地电压。

16.根据权利要求13所述的方法，还包括：

在执行所述擦除操作后，执行擦除验证操作。

17.根据权利要求14所述的方法，还包括：

在执行所述后置编程操作后，执行擦除验证操作。

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