CN102103889B - Nand编程技术 - Google Patents

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Abstract

一种NAND编程方法，包括：若与待编程的存储器单元相关联的数据模式形成双侧列-条(CS2)数据模式，则将编程电压Vpgm作为双重脉冲的编程脉冲来施加，以对NAND存储器阵列编程。CS2数据模式包括直接介于待编程的两个存储器单元之间的将不被编程的存储器单元，以使得与将不被编程的存储器单元相关联的沟道具有所施加的升压电压，以及与待编程的两个存储器单元相关联的沟道具有所施加的编程电压。通过第一编程电压脉冲来编程这两个存储器单元中的第一存储器单元，并通过第二编程电压脉冲来编程第二存储器单元。若未形成CS2数据模式，则将编程电压Vpgm作为单脉冲来施加。

Description

NAND编程技术
技术领域
本文描述的实施例一般涉及用于NAND存储器阵列的编程技术的领域，更具体地涉及用于消除基于数据模式的编程干扰失败的编程技术。
背景
图1示出了NAND闪存设备的存储器阵列100的列条模式的示例性部分的简化示意图。应该理解，图1中所示的存储器阵列100的该示例性部分是用于解说目的，而不应被用作限制，且根据本文所公开的主题的其他NAND存储器阵列实施例也是可能的，且对于获知本公开的益处的本领域技术人员将是显见的。
在图1中，一系列的NAND存储器串120被排列在存储器阵列100中并且耦合至位线BL0-BL5和源线SL(仅示出其中一条源线SL)。在每个NAND存储器串120中，一系列浮置栅极、或浮置节点FET存储器单元102被以源极至漏极的方式耦合在一起以形成NAND存储器串120(典型地具有8、16、32或更多个单元)。每个浮置栅极/节点FET存储器单元102在沟道区域之上形成有栅—绝缘体叠层。为了进一步的使能操作，存储器阵列100的每个NAND存储器串120被形成在隔离沟(未示出)中，由此允许每个隔离沟的衬底以公知方式被个体地偏置以用于编程和擦除。
字线WL0-WL65与NAND存储器串120交错，并且耦合相邻存储器串120中的存储器单元102的控制栅极，以便使能、或选择每个NAND存储器串120中的单个存储器单元102。在每个NAND存储器串120中，在每个栅极绝缘体叠层之间形成掺杂区(典型地为N+杂质)以形成相邻存储器单元102的源极和漏极区，它们另外用作将NAND串120的诸单元耦合在一起的连接器。在示例性替换实施例中，N+掺杂区被省略且在NAND存储器串120方9下形成单个沟道区，由此耦合个体存储器单元102。每个NAND存储器串120被耦合 至形成在每个NAND存储器串120的任一端的选择栅极104，并选择性地将每个NAND存储器串120的相对端耦合至位线BL和耦合至源线SL。选择栅极104各自耦合至栅极选择线，即选择栅漏SDS和选择栅源SGS，它们控制将NAND存储器串120分别通过选择栅极104耦合到位线BL和源线SL。
NAND存储器阵列100由行解码器(未示出)以公知方式访问，行解码器通过选择耦合至存储器单元行的栅极的特定字选择线WL来激活该行存储器单元。耦合至每个NAND存储器串120的未选中存储器单元的栅极的字线WL也被驱动。然而，每个NAND存储器串120的未选中存储器单元典型地由较高栅极电压驱动以作为通过晶体管操作它们，由此允许它们以不受其所存储数据值限制的方式通过电流。随后电流通过该串联耦合的NAND存储器串的每个浮置栅极/节点存储器单元从源线SL流到列位线BL。在各自相应的位线BL中流动的电流仅受选中存储器单元行的所存储数据值限制。位线列页被选择并感测，且随后个体数据字从来自该列页的所感测数据字中被选择并从存储器设备被传递。
在一些示例性实施例中，NAND存储器阵列100被配置成使得偶数编号的位线(即，BL0、BL2、BL4等)被配置成偶数列页的部分，而奇数编号的位线(即，BL1、BL3等)被配置成奇数列页的部分。在其他示例性实施例中，NAND存储器阵列100被配置成没有偶数和奇数列页布置的阵列。
用于闪存/EEPROM存储器的常规编程技术通过向选中存储器单元的控制栅极施加一(或系列)编程电压脉冲并编程(或禁止)选中存储器单元从而通过将其沟道耦合至编程或禁止电压来编程(通过向存储器单元的浮置栅极或浮置节点注入电荷来设在逻辑“0”上)或禁止(不编程，通常旨在将该单元保持在被擦除并设在逻辑“1”)的方式对位或行(常称为页)进行编程。
在诸如由NAND存储器阵列100所绘的NAND架构闪存/EEPROM存储器阵列中的常规编程操作中，编程电压被耦合至字线WL，后者耦合至NAND存储器串120的选中存储器单元的栅极。耦合至每个NAND存储器串120的未选中存储器单元的栅极的字线WL也由通过栅极电压Vpass(V通过)驱动以便使存储器串120的未选中存储器单元作为通过晶体管操作，并通过未选中存储器单元中的电容耦合生成载流子沟道以使得未选中存储器单元以相对不 受其各自相应的所存储数据值限制的方式通过电流。NAND存储器串120随后典型地耦合至其上置有编程电压的位线BL(或源线SL)。所施加的通过电压Vpass还允许在NAND存储器串120中生成载流子沟道，并允许被选中进行编程的存储器单元通过该载流子沟道耦合到位线BL(或源线SL)，由此施加跨被选中进行编程的存储器单元的场，该场导致载流子隧穿到浮置栅极极或电荷俘获层，从而更改选中存储器单元的阈值电压电平Vt并存储该数据值。若编程-禁止电压被放置在所耦合的位线BL或源线SL上(也称为升压)，则由编程-禁止电压生成的所施加场被选择成不足以将载流子隧穿到浮置栅极/节点，并且没有数据值被编程且存储器单元保持在被擦除状态。
在编程选中存储器单元之后，随后执行校验操作以确认数据被成功地编程。若擦除块的经编程存储器单元校验失败，则重复编程和校验循环直至数据被成功编程或已经过了选定次数的反复且编程操作被认为已失败。
附图说明
本文公开的实施方式在各附图中是作为示例而非作为限定示出的，在附图中相同的附图标记指代相同的要素，在附图中：
图1示出了NAND闪存设备的存储器阵列100的列条模式的示例性部分的简化示意图；
图2示出了NAND存储器阵列200的列条模式的一部分的简化示意图以更好地例示双侧列-条(CS2)数据模式；
图3A-3C分别描绘根据本文公开的主题的形成不同数据模式的三个沟道301-303的截面图；
图4将根据本文所公开的主题的在编程期间解决CS2数据模式的编程过程的示例性实施例与常规编程过程相对比；
图5将根据本文所公开的主题的在编程期间解决CS2数据模式的编程过程的另一示例性实施例与常规编程过程相对比；
图6A和6B分别描绘根据本文所公开的主题的在编程期间NAND阵列的编程进展以及CS2数据模式的相对概率；
图7示出了根据本文所公开的主题的基于编程过程完成进度(循环计数) 的确定进行NAND存储器阵列的页的编程过程的示例性实施例的流程图；
图8是当使用双重脉冲编程技术的确定是基于编程过程完成进度(即，循环计数)时图6的流程图的过程的描绘；
图9示出了根据本文所公开的主题的基于以编程电压Vpgm的量值确定为基础的进度确定进行NAND存储器阵列的页的编程过程的示例性实施例的流程图；
图10示出了根据本文所公开的主题的基于以对CS2数据模式的检测为基础的进度确定进行NAND存储器阵列的页的编程过程的示例性实施例的流程图；
图11描绘了根据本文所公开的主题的用于检测CS2数据模式的示例性电路配置；以及
图12描绘了一种包括计算机可读介质的制品，该计算机可读介质上存储有若被执行则导致本文公开的示例性过程中任意过程或其组合的指令。
可以理解，出于简单和清楚的例示的目的，附图中示出的要素不一定按比例绘制。例如，为清楚起见，一些元件的尺寸相对其它元件被夸大。附图的比例不代表这里所描绘的各种元件的精确尺寸和/或尺寸比。进一步，如果认为合适，附图标记在附图当中被重复以指示对应或相似的要素。
具体实施方式
本文描述的技术的实施例涉及用于编程NAND存储器阵列的编程技术以便消除与特定数据模式相关联的编程干扰失败。在以下描述中，阐述了许多具体细节以提供对本文所公开的实施例的透彻理解。然而，本领域技术人员将领会，本文所公开的实施例可以在没有这些具体细节中的一个或多个细节下、或者通过其他方法、组件、材料等来实践。在其他实例中，没有详细示出或描述公知的结构、材料、或操作以免淡化说明书的诸方面。
贯穿此说明书，对“一个实施例”或“一实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包含于至少一个实施例中。因此，在本说明书通篇中的多个位置中的短语“在一个实施例中”或“在实施例中”的出现不一定指的是同一实施例。而且，特定特征、结构、或特性可按照任何合适的方式在一 个或多个实施例中组合。另外，词语“示例性”在本文中用于表示“用作示例、实例、或例示”的意思。在本文被描述为“示例性”的任何实施例不应被解释成一定优选或优胜于其他实施例。
本文描述的主题涉及用于编程NAND存储器阵列的编程技术以便消除关于特定数据模式的编程干扰失败。当诸如图1中所示的示例性NAND阵列的NAND存储器阵列被配置成列页布置时，其中偶数编号的位线(NAND存储器串)是偶数列页的部分而奇数编号的位线(NAND存储器串)是奇数列页的部分，编程期间的升压效率在未升压沟道(在约0V上)邻接于经升压沟道(在约6V上)的两侧上从而可能导致编程干扰失败时，也即在经升压沟道直接介于两个未升压沟道之间时会降级。其中经升压沟道直接介于两个未升压沟道的数据模式在本文被称为双侧列条(CS2)数据模式。升压效率降级是由于经升压沟道与邻接的未升压沟道之间的电容耦合所引起的。另外，经升压沟道与邻接的未升压沟道之间的电势差可能发展出电场，该电场可致使结泄漏从而导致升压电压损耗。因此，CS2数据模式的出现增加了编程干扰失败的似然性。由于CS2数据模式引起的编程干扰失败在本文被称为CS2干扰失败。
图2示出了NAND存储器阵列200的列条模式的一部分的简化示意图以更好地例示双侧列-条(CS2)数据模式。图2中所示的NAND存储器阵列200的部分包括仅6条位线BL1-BL6和仅6条字线WL1-WL6。为了图2的清楚起见，未在图2中标出诸如选择线之类的其他线。奇数位线BL1、BL3和BL5被安排成奇数列页的部分，而偶数位线BL2、BL4和BL6被安排成偶数列页的部分。应领会，存储器阵列200是用于解说性目的而不应被用作限制，并且其他NAND存储器阵列实施例可包括类似于图2中所绘的双侧列-条数据模式。
为了例示CS2数据模式，考虑其中约20V的编程电压Vpgm被施加到字线WL3以编程存储器单元201。字线WL3也被耦合至数个其他存储器单元202，对于此示例，这些其他存储器单元202将不被编程。将被编程且在此实例中是偶数列页的部分的存储器单元201由用实线形成的圆圈指示。不被编程的存储器单元202由用虚线形成的圆圈指示。耦合至位线BL1、BL3和BL5的存储器单元202是奇数列页的部分。耦合至位线BL6的存储器单元202是偶数列页的部分。由于存储器单元201要被编程，在这两个存储器单元201下通 过的沟道通过其各自的位线以公知方式耦合至0V。沿位线BL2和BL4示出的影线框代表已被耦合至0V的沟道。相比之存储器单元201，在将不被编程的存储器单元202下通过的沟道是浮置的，因为选择栅极在那些位线上被关断且通过电容耦合至约为10V的WL电压Vpass而被升压至6V。位线BL1、BL3和BL5是被禁止的，因为奇数页未被选中。位线BL6是被禁止的，因为其编程是完成的。相应地，沿位线BL1、BL3、BL5和BL6示出的影线框代表已被升压至约6V的沟道。CS2数据模式在由实线包围的区域内被指示出。
图3A描绘根据本文公开的主题的形成CS2数据模式的三个沟道301-303的截面图。具体而言，被升压至约6V的沟道302直接介于未被升压且在0V上从而待编程的沟道301和303之间。图3A中所绘的沟道301-303对应于耦合至位线BL2-BL4的沟道。由于经升压沟道302与邻接的未升压沟道301和303之间的由电容器304表示的电容耦合，沟道302的升压效率降级。另外，经升压沟道302与邻接的未升压沟道301和303之间的电势差可能发展出电场，该电场可致使由箭头305表示的结泄漏从而导致升压电压损耗。
当诸如图1中的NAND存储器阵列100之类的NAND存储器阵列完全未经编程时，在编程过程的开头，CS2数据模式的概率相对较高。随着编程的进行和NAND存储器阵列的更多变为已编程，CS2数据模式的概率逐渐下降(取决于存储器阵列的大小)，且单侧列-条(CS1)数据模式(图3B)或零侧列-条(CS0)数据模式(图3C)的概率增大。图3B描绘根据本文公开的主题的形成CS1数据模式的三个沟道306-308的截面图。沟道306和307被升压至约6V，而沟道308未被升压且在约0V上。图3C描绘了全部升压至约6V的三个沟道309、310和311的截面图。对于CS1数据模式而言，升压效率不如CS2数据模式那样降级。对于CS0数据模式而言，升压效率不降级。
相应地，本文所公开的主题提供在编程期间解决CS2数据模式的编程过程并由此通过消除CS2干扰失败来改善编程期间沟道的升压效率。
图4将根据本文所公开的主题的在编程期间解决CS2数据模式的编程过程的示例性实施例与常规编程过程相对比。在图4中，在401处描绘了偶数和奇数页架构的示例性位线布置。偶数页的位线被描绘为实线，而奇数页的位线被描绘为虚线。对于此示例，偶数页将被编程和校验。在图4中的402，每隔 一条偶数位线(即，被记为偶数_0的位线)在第一编程脉冲Pgm_e0期间被编程。在第二编程脉冲Pgm_e1期间，记为偶数_1的位线被编程。编程过程的完成进度由图4中心上方的箭头指示。偶数页的所有位线被一起校验。通过此办法，不存在可导致编程干扰失败的CS2数据模式。相同的技术可被用于编程奇数页的位线。即，奇数页的位线将以交替方式被编组并且每个组将以分段方式被编程。所有的奇数页的位线将被一起校验。相反，在图4中的403，常规编程过程将在单个编程脉冲Pgm_e期间对偶数页(记为偶数_0和偶数_1两者)的所有位线编程。常规编程过程的完成进度由图4右上方的箭头指示。用该常规办法，将存在可导致编程干扰失败的CS2数据模式。
图5将根据本文所公开的主题的在编程期间解决CS2数据模式的编程过程的另一示例性实施例与常规编程过程相对比。在图5中，在501描绘了一种示例性位线布置，即全位线架构。为了例示根据本文所公开的主题的编程过程，位线已被指定为BL_0、BL_1和BL_2。在图5中的502，被指定为BL_0的每条位线在第一编程脉冲Pgm_0期间被编程。在第二编程脉冲Pgm_1期间，被指定为BL_1的每条位线被编程。在第三编程脉冲Pgm_2期间，被指定为BL_2的每条位线被编程。编程过程的完成进度由图5中心上方的箭头指示。所有位线随后在一起被校验。通过此办法，不存在可导致编程干扰失败的CS2数据模式。相反，在图5的503，常规编程过程将在单个编程脉冲Pgm期间对所有的位线编程。常规编程过程的完成进度由图5右上方的箭头指示。用该常规办法，将存在可导致编程干扰失败的CS2数据模式。
图6A和6B分别描绘根据本文所公开的主题的在编程期间NAND阵列的编程进展以及CS2数据模式的相对概率。在图6A中的原点处，诸如图1中的NAND阵列100之类的NAND阵列的编程过程开始。在一个极值处，NAND阵列的两个列页完全未经编程；因此CS2数据模式(图3A)的概率非常高，如由图6B的原点附近的相对概率曲线601的位置所表示。然而，应理解，编程过程无需在NAND阵列完全未经编程的情况下开始。由于CS2数据模式的概率非常高，所以编程过程使用相对低的Vpgm来降低CS2干扰失败的风险。该相对低的Vpgm在图6A的左侧被表示为相对低的电压脉冲(即，短垂直条)。在编程脉冲之后，以公知方式执行校验，如由一系列校验脉冲所表示。
随着编程在图6A中进行，图6B显示CS2数据模式的概率开始逐渐减小。在一些情形中，随着编程的进行，可能发生CS2数据模式(图3A)。在其他情形中，可能发生单侧列-条(CS1)数据模式(图3B)或者可能发生零侧列-条(CS0)数据模式(图3C)。在编程进行的同时，Vpgm电压逐渐增加以解决编程存储器单元所需要的增大的编程电压，因为存储器阵列中的更多部分变为已编程。在编程过程的此阶段期间，使用单脉冲编程技术，如由在图6A和6B之间延伸的虚线所包围的区域左侧的区域所指示的。
随着编程过程的进行，在编程过程期间的某一点，CS2数据模式的概率开始以较大的速率减小，并且，如由包围在图6A和6B之间的延伸的虚线内的区域所指示的，使用了根据本文所公开的主题的双重脉冲编程技术以解决减小的CS2数据模式的概率，并改善编程期间沟道的升压效率和减小CS2干扰失败的概率。根据本文所公开的主题的双重脉冲技术使用两个编程脉冲顺序地编程由具有经升压(禁止)电压的沟道隔开的两个存储器单元(即，图3A)。即，参照图3A，当存在CS2数据模式时，第一编程脉冲被用于编程与沟道301相关联的存储器单元，第二编程脉冲被用于编程与沟道303相关联的存储器单元。尽管双重脉冲编程技术延长了编程过程，但双重脉冲编程技术通过创造CS1数据模式有利地减小了CS2干扰失败的概率。
随着编程过程的继续，CS2数据模式的概率变得相对较低，尽管编程电压Vpgm已经逐渐增大，但CS2干扰失败的风险是较低的。因此，无需双重脉冲编程技术，且编程过程返回到单脉冲编程技术。编程过程的这部分由在图6A和6B之间的延伸的虚线所包围的区域的右侧区域指示。
在NAND阵列的编程过程的开头，遇到CS2数据模式的概率相对较高，所以本文所公开的主题的双重脉冲编程技术可被用于整个编程过程；然而，因为使用较低的编程电压Vpgm，CS2干扰失败的概率相对较低。因此，通过使用双重脉冲编程技术所获得的减小的CS2干扰失败概率这一优势可能在价值上被编程过程的整体时间的增加所超过。
根据本文所公开的主题，有三种主要技术可被用于确定在NAND编程过程期间何时应该使用双重脉冲编程技术。第一主要技术是基于编程过程的进度，这是以循环计数即特定页要接收的编程脉冲的数目为基础的。用于确定何 时应该使用双重脉冲编程技术的第二主要技术是基于编程电压Vpgm的相对量值的。第三主要技术是基于对CS2数据模式的检测。应理解，用于确定何时应该使用双重脉冲编程技术的其他技术可以基于这三种主要技术中的至少两种或更多种的组合。
图7示出了根据本文所公开的主题的基于编程过程完成进度(循环计数)的确定进行NAND存储器阵列的页的编程过程的示例性实施例的流程图700。图8是当使用双重脉冲编程技术的确定是基于编程过程完成进度(即，循环计数)时图7的流程图700的过程的描绘。在步骤701，编程过程开始且变量循环计数被设为1。如本文所使用的，循环计数是特定页要接收的编程脉冲的数目。过程流向步骤702，在步骤702，确定循环计数即经过对NAND存储器阵列的列页的编程过程的编程次数是否超过预定数目k且小于预定数目n。在一个示例性实施例中，对k和n所选取的特定值可取决于给定的制造批量内观测到的造成NAND存储器阵列容易出现CS2干扰失败的制造变异。在另一示例性实施例中，对k和n所选取的特定值可取决于在众多制造批量上获取的观测到的造成NAND存储器阵列容易出现CS2干扰失败的制造差。
若在步骤702循环计数小于k或大于n，则过程流向步骤709，在步骤709，使用常规单脉冲编程技术对NAND列页编程。步骤709对应由图6A和6B之间延伸的虚线所包围的区域的左侧或右侧的区域。这在图8中还用区域801来描绘。当步骤709对应图6A和6B之间延伸的虚线所包围的区域左侧的区域时，CS2数据模式的概率相对较高，但由于编程电压Vpgm相对较低所以CS2干扰失败的概率相对较低。这在图8中还用区域802来描绘。当步骤709对应图6A和6B之间延伸的虚线所包围的区域右侧的区域时，编程电压Vpgm相对较高，但由于CS2数据模式的概率相对较低所以CS2干扰失败的概率相对较低。
若在步骤702循环计数大于k且小于n，则过程流向步骤703，在步骤703，NAND列页的前一半被编程，而NAND列页的后一半被禁止。即，当过程从步骤702流向步骤703时，已经确定使用本文所公开的双重脉冲编程技术，因为CS2数据模式的概率相对较高且编程电压Vpgm相对较高；因此如果使用常规单脉冲编程技术那么CS2干扰失败的概率也相对较高。一旦步骤703完成， 流程继续到步骤704，在步骤704，NAND列页的后一半被编程，而NAND列页的前一半被禁止。步骤703和704对应于包围在图6A和6B之间延伸的虚线内的区域。这在图8中还用区域803来描绘。
不论该流程从步骤702取用哪条路径，编程都在步骤705处被校验。流程继续到步骤706，在步骤706，确定在步骤703和704、或者在步骤709所执行的编程是否得到校验。若在步骤706确定编程得到校验，则流程继续到步骤708，在步骤708，NAND存储器阵列的页的编程过程完成。若在步骤706确定该编程未得到校验，则流程继续到步骤707，在步骤707确定对列页的编程过程是否完成，即循环计数是否等于该列页中的行数p。若在步骤707确定循环计数不等于p，则流程继续到步骤710，在步骤710，循环计数被递增。流程随后继续到步骤702。若在步骤707确定循环计数等于p，则流程继续到步骤708，在步骤708，NAND存储器阵列的页的编程过程完成。
图9示出了根据本文所公开的主题的基于以编程电压Vpgm的量值确定为基础的进度确定进行NAND存储器阵列的页的编程过程的示例性实施例的流程图900。在步骤901，编程过程开始且变量循环计数被设为1。过程流向步骤902，在步骤902，确定编程电压Vpgm是否大于电压A且小于电压B。在一个示例性实施例中，对A和B所选取的特定值可取决于给定的制造批量内观测到的造成NAND存储器阵列容易出现CS2干扰失败的制造差。在另一示例性实施例中，对A和B所选取的特定值可取决于在众多制造批量上观测到的造成NAND存储器阵列容易出现CS2干扰失败的制造差。
若在步骤902编程电压Vpgm小于A或大于B，则过程流向步骤909，在步骤909，使用常规单脉冲编程技术对NAND列页编程。步骤909对应由图6A和6B之间延伸的虚线所包围的区域的左侧或右侧的区域。
若在步骤902编程电压Vpgm大于A且小于B，则过程流向步骤903，在步骤903，NAND列页的前一半被编程，而NAND列页的后一半被禁止。即，当过程从步骤902流向步骤903时，已经作出使用本文所公开的双重脉冲编程技术的决定，因为CS2数据模式的概率相对较高且编程电压Vpgm相对较高；因此如果使用常规单脉冲编程技术那么CS2干扰失败的概率也相对较高。一旦步骤903完成，流程继续到步骤904，在步骤904，NAND列页的后一半被编 程，而NAND列页的前一半被禁止。步骤903和904对应于图6A和6B之间延伸的虚线所包围的区域。
不论该流程从步骤902采取哪条路径，编程都在步骤905处被校验。流程继续到步骤906，在步骤906，校验在步骤903和904、或者在步骤909所执行的编程。若在步骤906确定编程已校验，则流程继续到步骤908，在步骤908，NAND存储器阵列的页的编程过程完成。若在步骤906确定该编程未经校验，则流程继续到步骤907，在步骤907确定对列页的编程过程是否完成，即循环计数是否等于该列页中的行数p。若在步骤907确定循环计数不等于p，则流程继续到步骤910，在步骤910，循环计数被递增。流程随后继续到步骤902。若在步骤907确定循环计数等于p，则流程继续到步骤908，在步骤908，NAND存储器阵列的页的编程过程完成。
图10示出了根据本文所公开的主题的基于以对CS2数据模式的检测为基础的进度确定进行NAND存储器阵列的页的编程过程的示例性实施例的流程图1000。
图11描绘了根据本文所公开的主题的用于检测CS2数据模式的示例性电路配置。在图11中，在Vcc与CS2数据模式检测线之间耦合有多个PMOS串联电路。当这些PMOS串联电路中的任何电路导通时，CS2数据模式检测线被耦合至Vcc。更具体地，第一PMOS串联电路由PMOS晶体管1101和1102形成。当位线BL0e(偶数)、BL0o(奇数)、BL1e、和BL1o上出现的数据模式形成CS2数据模式时，晶体管1101和1102皆导通，且CS2数据模式检测线被耦合至Vcc。在一个示例性实施例中，对应于介于k和n之间的循环计数，CS2数据模式检测线被使能，其中k和n是与列页的行数有关的预定值。在另一示例性实施例中，当编程电压Vpgm介于A和B之间时使能CS2数据模式检测线，其中A和B是预定值。
在图10中的步骤1001，编程过程开始且变量循环计数被设为1。过程流向步骤1002，在步骤1002，确定循环计数即经过NAND存储器阵列的列页的编程过程的编程次数是否超过预定数目k且小于预定数目n。在一个示例性实施例中，对k和n所选取的特定值可取决于给定的制造批量内观测到的造成NAND存储器阵列容易出现CS2干扰失败的制造差。在另一示例性实施例中， 对k和n所选取的特定值可取决于在众多制造批量上获取的观测到的造成NAND存储器阵列容易出现CS2干扰失败的制造差。
若在步骤1002循环计数小于k或大于n，则过程流向步骤1012，在步骤1012，使用常规单脉冲编程技术对NAND列页编程。若在步骤1002，循环计数大于k且小于n，则过程流向步骤1003，在步骤1003，CS2检测器被调用并确定在先前循环中是否检测到CS2数据模式。若在步骤1003确定在先前循环中未检测到CS2数据模式，则流程继续到步骤1012，在步骤1012使用常规单脉冲技术对NAND列页编程。若在步骤1003确定在先前循环中检测到CS2数据模式，则流程继续到步骤1004，在步骤1004进行CS2数据模式检测过程。流程继续到步骤1005，在步骤1005确定是否检测到CS2数据模式检测。若在步骤1005未检测到CS2数据模式，则流程继续到步骤1012。
若在步骤1005检测到CS2数据模式，则流程继续到步骤1006，在步骤1006，NAND列页的前一半被编程而NAND列页的后一半被禁止。一旦步骤1006完成，流程就继续到步骤1007，在步骤1007，NAND列页的后一半被编程，而NAND列页的前一半被禁止。
不论该流程是来自步骤1007还是来自步骤1012，该编程都在步骤1008被校验。流程继续到步骤1009，在步骤1009，确定在步骤1006和1007、或者在步骤1012所执行的编程是否已校验。若在步骤1009确定编程已校验，则流程继续到步骤1001，在步骤1001，NAND存储器阵列的页的编程过程完成。若在步骤1009确定该编程未经校验，则流程继续到步骤1010，在步骤1010确定对列页的编程过程是否完成，即循环计数是否等于该列页中的行数p。若在步骤1010确定循环计数不等于p，则流程继续到步骤1013，在步骤1013，循环计数被递增。流程随后继续到步骤1002。若在步骤1010确定循环计数等于p，则流程继续到步骤1011，在步骤1011，NAND存储器阵列的页的编程过程完成。
如结合图11所描述的，CS2检测可根据循环计数和/或编程电压Vpgm的量值被使能。
另外，尽管本文所公开的编程技术是结合发生在配置成偶数和奇数列页的NAND存储器阵列中的数据模式来描述的，但应理解本文所公开的编程技术还 适用于发生在未被配置成偶数和奇数列页的NAND存储器阵列中的数据模式。
图12描绘了一种包括计算机可读介质1201的制品1200，该计算机可读介质1201其上存储有若被执行则导致本文公开的示例性过程中任意过程或其组合的指令。在一个示例性实施例中，制品1200包括但不限于磁存储设备。在另一示例性实施例中，制品1200包括但不限于光存储设备。在又一示例性实施例中，制品1200包括但不限于基于电的存储设备。
可鉴于上文的详细说明作出这些改变。下面权利要求中使用的术语不应当解释成将本发明的范围限定于说明书和权利要求书所披露的特定实施例。相反，本文所公开的实施例的范围是由所附权利要求书限定的，它应当根据已确立的权利要求书解释原则来解读。

Claims (15)

1.一种编程NAND存储器阵列的方法，包括：
选择所述NAND存储器阵列的字线以编程耦合至所述字线的至少两个存储器单元，所述字线被耦合至多个存储器单元；
若与待编程的至少两个存储器单元相关联的数据模式是双侧列-条(CS2)数据模式则通过将编程电压Vpgm作为双重脉冲施加给所述字线来编程耦合至所述字线的所述至少两个存储器单元，所述至少两个存储器单元中的第一存储器单元由第一编程电压脉冲编程而所述至少两个存储器单元中的第二存储器单元由第二编程电压脉冲编程；以及
若与待编程的至少两个存储器单元相关联的数据模式不是双侧列-条(CS2)数据模式则通过将编程电压Vpgm作为单个脉冲施加给所述字线来编程耦合至所述字线的所述至少两个存储器单元。
2.如权利要求1所述的方法，其特征在于，所述双侧列-条(CS2)数据模式包括直接介于待编程的两个存储器单元之间的将不被编程的存储器单元、与所述将不被编程的存储器单元相关联的具有所施加的升压电压的沟道、以及与所述待编程的两个存储器单元相关联的具有所施加的编程电压的沟道。
3.如权利要求2所述的方法，其特征在于，还包括，若与所述NAND存储器阵列的所述编程相关联的循环计数大于第一预定值且小于第二预定值，则将所述编程电压Vpgm作为所述双重脉冲施加给所述字线；以及
若与所述NAND阵列的所述编程相关联的所述循环计数小于所述第一预定值和大于所述第二预定值，则将所述编程电压Vpgm作为所述单个脉冲施加给所述字线。
4.如权利要求3所述的方法，其特征在于，还包括，若所述编程电压Vpgm的量值大于第一预定量值且小于第二预定量值，则将所述编程电压Vpgm作为所述双重脉冲施加给所述字线；以及
若所述编程电压Vpgm的量值小于所述第一预定量值且大于所述第二预定量值，则将所述编程电压Vpgm作为所述单个脉冲施加给所述字线。
5.如权利要求2所述的方法，其特征在于，还包括若所述编程电压Vpgm的量值大于第一预定量值且小于第二预定量值，则将所述编程电压Vpgm作为所述双重脉冲施加给所述字线；以及
若所述编程电压Vpgm的量值小于所述第一预定量值且大于所述第二预定量值，则将所述编程电压Vpgm作为所述单个脉冲施加给所述字线。
6.如权利要求5所述的方法，其特征在于，还包括，若与所述NAND存储器阵列的所述编程相关联的循环计数大于第一预定值且小于第二预定值，则将所述编程电压Vpgm作为所述双重脉冲施加给所述字线；以及
若与所述NAND阵列的所述编程相关联的所述循环计数小于所述第一预定值且大于所述第二预定值，则将所述编程电压Vpgm作为所述单个脉冲施加给所述字线。
7.如权利要求2所述的方法，其特征在于，还包括，若检测到所述双侧列-条(CS2)数据模式，则将所述编程电压Vpgm作为所述双重脉冲施加给所述字线；以及
若未检测到所述双侧列-条(CS2)数据模式，则将所述编程电压Vpgm作为所述单个脉冲施加给所述字线。
8.一种编程NAND存储器阵列的方法，包括：
选择所述NAND存储器阵列的字线以编程耦合至所述字线的至少两个存储器单元，所述字线被耦合至多个存储器单元；
检测双侧列-条(CS2)数据模式，所述双侧列-条(CS2)数据模式包括直接介于待编程的两个存储器单元之间的将不被编程的存储器单元、与所述将不被编程的存储器单元相关联的具有所施加的升压电压的沟道、以及与所述待编程的两个存储器单元相关联的具有所施加的编程电压的沟道；
若与待编程的至少两个存储器单元相关联的数据模式是所述双侧列-条(CS2)数据模式，则通过将编程电压Vpgm作为双重脉冲施加给所述字线来编程耦合至所述字线的所述至少两个存储器单元；以及
若与待编程的至少两个存储器单元相关联的数据模式不是双侧列-条(CS2)数据模式，则通过将编程电压Vpgm作为单个脉冲施加给所述字线来编程耦合至所述字线的所述至少两个存储器单元。
9.如权利要求8所述的方法，其特征在于，所述至少两个存储器单元中的第一存储器单元由第一编程电压脉冲编程，而所述至少两个存储器单元中的第二存储器单元由第二编程电压脉冲编程。
10.如权利要求9所述的方法，其特征在于，还包括，若与所述NAND存储器阵列的所述编程相关联的循环计数大于第一预定值且小于第二预定值，则将所述编程电压Vpgm作为所述双重脉冲施加给所述字线；以及
若与所述NAND阵列的所述编程相关联的所述循环计数小于所述第一预定值且大于所述第二预定值则将所述编程电压Vpgm作为所述单个脉冲施加给所述字线。
11.如权利要求10所述的方法，其特征在于，所述NAND存储器阵列包括偶数列页和奇数列页，
其中若所述将不被编程的存储器单元包括所述偶数列页的部分，则所述待编程的两个存储器单元包括所述奇数列页的部分，且
其中若所述将不被编程的存储器单元包括所述奇数列页的部分，则所述待编程的两个存储器单元包括所述偶数列页的部分。
12.如权利要求9所述的方法，其特征在于，还包括，若所述编程电压Vpgm的量值大于第一预定量值且小于第二预定量值，则将所述编程电压Vpgm作为所述双重脉冲施加给所述字线；以及
若所述编程电压Vpgm的量值小于所述第一预定量值且大于所述第二预定量值，则将所述编程电压Vpgm作为所述单个脉冲施加给所述字线。
13.如权利要求12所述的方法，其特征在于，所述NAND存储器阵列包括偶数列页和奇数列页，
其中若所述将不被编程的存储器单元包括所述偶数列页的部分，则所述待编程的两个存储器单元包括所述奇数列页的部分，且
其中若所述将不被编程的存储器单元包括所述奇数列页的部分，则所述待编程的两个存储器单元包括所述偶数列页的部分。
14.一种编程NAND存储器阵列的方法，包括：
选择所述NAND存储器阵列的字线以编程耦合至所选字线的至少两个存储器单元，所述NAND存储器阵列包括在第一方向上延伸的至少一条字线和在第二方向上延伸的多条位线，所述第二方向基本垂直于所述第一方向，存储器单元在字线和位线的交叉点处耦合至字线和位线，所选字线被耦合至被组织成第一存储器单元页和第二存储器单元页的多个存储器单元，所述第一存储器单元页的存储器单元与所述第一存储器单元页的邻接存储器单元被所述第二存储器单元页的存储器单元分隔开，所述正被编程的至少两个存储器单元是所述第一存储器单元页的部分，所述正被编程的至少两个存储器单元中的第一存储器单元是所述第一存储器单元页的第一存储器单元组的部分，所述第一组中的存储器单元彼此被作为所述第一存储器单元页的第二存储器单元组的部分的存储器单元隔开；
通过将编程电压Vpgm作为第一脉冲施加给所选字线来编程所述至少两个存储器单元的所述第一存储器单元；
通过将编程电压Vpgm作为第二脉冲施加给所选字线来编程所述至少两个存储器单元的第二存储器单元，所述第二存储器单元是所述第一存储器单元页的所述第二存储器单元组的部分；以及
同时校验对所述第一存储器单元页的所述第一存储器单元和所述第二存储器单元的编程。
15.如权利要求14所述的方法，其特征在于，还包括：
选择所述NAND存储器阵列的第二字线以编程耦合至所选的第二字线的至少两个存储器单元，所述被编程的至少两个存储器单元是所述第二存储器单元页的部分，所述被编程的至少两个存储器单元的第一存储器单元是所述第二存储器单元页的第一存储器单元组的部分，所述第二存储器单元页的所述第一组中的存储器单元通过作为所述第二存储器单元页的第二存储器单元组的部分的存储器单元彼此隔开；
通过将编程电压Vpgm作为第一脉冲施加给所选的第二字线来编程所述至少两个存储器单元的所述第一存储器单元；
通过将编程电压Vpgm作为第二脉冲施加给所选的第二字线来编程所述至少两个存储器单元的第二存储器单元，所述第二存储器单元是所述第二存储器单元页的所述第二存储器单元组的部分；以及
同时校验对作为所述第二存储器单元页的部分的所述第一存储器单元和所述第二存储器单元的编程。
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