TWI559326B - 反及型規劃技術 - Google Patents

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Description

反及型規劃技術 發明領域
本文所描述之實施例大體上針對用於NAND記憶體陣列之規劃技術之領域，且更具體地針對消除基於一資料型樣之規劃擾動故障的規劃技術。
 發明背景
第1圖繪示一用於一NAND快閃記憶體裝置之一記憶體陣列100的行條型樣之一示範性部分之一簡化示意圖。應理解的是第1圖中所繪示之記憶體陣列100之示範性部分出於說明性目的且不應被視為限制性的，且依據本文所揭露之標的之其他NAND記憶體陣列實施例是可行的且借助於本揭露對熟於此技者也將是顯而易見的。
在第1圖中，一系列NAND記憶體串120被安排在記憶體陣列100中且耦合至位元線BL0-BL5及源極線SL(其中僅一源極線SL被繪示出來)。在每一NAND記憶體串120中，一系列浮動閘或浮動節點FET記憶體晶胞102源極對汲極地耦合在一起以形成NAND記憶體串120(典型地具有8、16、32或更多晶胞)。每一浮動閘/節點FET記憶體晶胞102具有一形成於一通道區上的閘極絕緣堆。為了進一步使能運作，記憶體陣列100之每一NAND記憶體串120形成於一隔離溝槽(圖未示)中，從而容許每一隔離溝槽之基板以一習知方式被單獨地加偏壓供規劃及抹除之用。
字線WL0-WL65與NAND記憶體串120交叉且與位於相鄰記憶體串120中的記憶體晶胞102之控制閘耦合以致能或選擇每一NAND記憶體串120中的一單一記憶體晶胞102。在每一NAND記憶體串120中，雜質摻雜區(典型地為一N+雜質)形成於每一閘極絕緣堆之間以形成相鄰記憶體晶胞102之源極區及汲極區，記憶體晶胞102另外地運作為用以將NAND串120之晶胞耦合在一起的連接體。在一示範性的替代實施例中，N+摻雜區被省略且一單一通道區形成於一NAND記憶體串120下面，從而耦合個別的記憶體晶胞102。每一NAND記憶體串120被耦合至選擇閘104，選擇閘104形成於每一NAND記憶體串120之任一端且選擇性地將每一NAND記憶體串120之兩端耦合至一位元線BL及一源極線SL。選擇閘104係各自耦合至閘極選擇線，即選擇閘汲極SDS及選擇閘源極SGS，該等閘極選擇線透過選擇閘104分別控制NAND記憶體串120對位元線BL及源極線SL的耦合。
NAND記憶體陣列100以一習知的方式被一列解碼器(圖未示)存取，該列解碼器藉由選擇一耦合至該記憶體晶胞列之閘極的特定字元選擇線WL來啟動一列記憶體晶胞。耦合至每一NAND記憶體串120之未選記憶體晶胞之閘極的字線WL也被驅動。然而，每一NAND記憶體串120之未選記憶體晶胞典型地由一較高的閘極電壓驅動使它們作用為導通電晶體，從而容許它們以不受制於它們所儲存之資料值的一方式來傳送電流。接著電流從源極線SL透過串聯耦合之NAND記憶體串之每一浮動閘/節點記憶體晶胞流至行位元線BL。在各別位元線BL中流動的電流僅受被選記憶體晶胞列之儲存資料值的限制。位元線之一行分頁被選出及感測到，且接著個別資料字元被選自於行分頁的感測資料字元並從記憶體裝置傳達。
在某些示範性實施例中，NAND記憶體陣列100被配置使得偶數位元線(即BL0、BL2、BL4等)組態為一偶數行分頁的一部分，且奇數位元線(即BL1、BL3等)組態為一奇數行分頁的一部分。在其他示範性實施例中，NAND記憶體陣列100組態為一無偶數及奇數行分頁配置的陣列。
用於快閃記憶體(FLASH)/電氣可抹除可規劃唯讀記憶體(EEPROM)的習知規劃技術藉由向被選記憶體晶胞之控制閘施加一規劃電壓或一系列規劃電壓脈衝而規劃一NAND記憶體陣列之一位元或列(通常稱為一分頁)，且藉由耦合其通道至一規劃或禁止電壓而將被選之記憶體晶胞規劃成規劃(藉由電荷注入一記憶體晶胞之浮動閘或浮動節點而設定為邏輯「0」)或禁止(不規劃，通常意指使晶胞被抹除並設定為邏輯「1」)。
在諸如由NAND記憶體陣列100所描繪者的一NAND架構快閃記憶體(Flash)/電氣可抹除可規劃唯讀記憶體(EEPROM)陣列之習知的規劃操作中，一規劃電壓被耦合至一耦合至一NAND記憶體串120之被選記憶體晶胞之閘極的字線WL。耦合至每一NAND記憶體串120之未選記憶體晶胞之閘極的字線WL也由一傳導閘極電壓Vpass驅動以使記憶體串120之未選記憶體晶胞運作為導通電晶體，且藉由在未選記憶體晶胞上電容耦合產生一載子通道，使得未選記憶體晶胞以相對不受制於它們各自儲存的資料值的一方式來傳送電流。NAND記憶體串120接著典型地耦合至被施加一規劃電壓的一位元線BL(或一源極線SL)。外加傳導電壓Vpass也容許在NAND記憶體串120中產生一載子通道且容許被選出供規劃的記憶體晶胞透過此載子通道耦合至位元線BL(或源極線SL)，從而在被選出供規劃的記憶體晶胞兩端施加一電場致使載子穿隧至浮動閘或電荷捕獲層，改變被選記憶體晶胞之臨界電壓位準Vt及儲存資料值。若一規劃-禁止電壓施加於耦合之位元線BL或源極線SL(也稱為升壓)，則由規劃-禁止電壓所產生的外加電場被選擇成不足以使載子穿隧至浮動閘/節點，且無資料值被規劃且記憶體晶胞維持在抹除狀態。
在規劃(多個)被選記憶體晶胞之後，一驗證操作接著被執行以確認資料被成功規劃。若抹除區塊之(多個)規劃記憶體晶胞未通過驗證，則重複規劃及驗證週期直到資料被成功規劃或超過一選定數目的反覆運作且規劃操作被視為失敗為止。
依據本發明之一實施例，係特地提出一種規劃NAND記憶體陣列之方法，其包含以下步驟：選擇該NAND記憶體陣列之一字線以規劃耦合至該字線的至少二記憶體晶胞，該字線耦合至多個記憶體晶胞；若與要被規劃之至少二記憶體晶胞相關聯之一資料型樣為一雙邊行條(CS2)資料型樣，則藉由向該字線施加作為一雙脈衝的一規劃電壓Vpgm來規劃耦合至該字線的該等至少二記憶體晶胞，該等至少二記憶體晶胞中之一第一記憶體晶胞由第一規劃電壓脈衝來規劃，且該等至少二記憶體晶胞中之一第二記憶體晶胞由第二規劃電壓脈衝來規劃；以及若與要被規劃之至少二記憶體晶胞相關聯之一資料型樣不是一雙邊行條(CS2)資料型樣，則藉由向該字線施加作為一單脈衝的規劃電壓Vpgm來規劃耦合至該字線的該等至少二記憶體晶胞。
圖式簡單說明
本文所揭露之實施例藉由舉例及非限制的方式在所附圖式之諸圖中被繪示，其中相同的參考數字指相同的元件且其中：第1圖繪示一用於一NAND快閃記憶體裝置之一記憶體陣列100的行條型樣之一示範性部分之一簡化示意圖；第2圖繪示用以更好地繪示一雙邊行條(CS2)資料型樣的一NAND記憶體陣列200之一行條型樣之一部分之一簡化示意圖；第3A-3C圖分別描繪形成依據本文所揭露之標的之不同資料型樣的三通道301-303之截面圖；第4圖對比依據本文所揭露之標的在規劃期間產生CS2資料型樣的規劃程序之一示範性實施例與一習知的規劃程序；第5圖對比依據本文所揭露之標的在規劃期間產生CS2資料型樣的規劃程序之另一示範性實施例與一習知的規劃程序；第6A及6B圖分別描繪依據本文所揭露之標的一NAND陣列之一規劃進程及規劃期間一CS2資料型樣之相對機率；第7圖繪示基於依據本文所揭露之標的之規劃程序(一循環計數)之進程決定的一NAND記憶體陣列之一分頁之一規劃程序之一示範性實施例之一流程圖；第8圖描繪當基於規劃程序(即一循環計數)進程來決定使用雙脈衝規劃技術的第6圖之流程圖之程序；第9圖繪示依據本文所揭露之標的之基於一規劃電壓Vpgm之量值而決定的一NAND記憶體陣列之一分頁之一規劃程序之一示範性實施例之一流程圖；第10圖繪示依據本文所揭露之標的，一NAND記憶體陣列之一分頁基於一CS2資料型樣之檢測的決定之一規劃程序之一示範性實施例之一流程圖；第11圖描繪一依據本文所揭露之標的，一用以檢測一CS2資料型樣的示範性電路組態；以及第12圖描繪一物件，其包含一儲存有指令的電腦可讀取媒體，若指令被執行則導致本文所揭露之示範性程序中任一者或其一組合。
將瞭解的是為了說明的簡單及/或清楚起見，圖中所示之元件不一定依比例繪製。例如，為了清楚起見，相對於其他元件，某些元件之尺寸被放大。圖式之縮放比例不代表本文所示之各種不同元件之精確尺寸及/或尺寸比例。而且，若認為適當，則參考數字在圖式中重複出現以表示對應及/或類似元件。
 較佳實施例之詳細說明
本文所描述之技術之實施例有關於用以規劃一NAND記憶體陣列以消除與一特定資料型樣相關聯之規劃擾動故障的規劃技術。在以下說明中，許多特定細節被提及以提供對本文所揭露之實施例之深入理解。然而，熟於此技者將認識到的是本文所揭露之實施例可在毋需該等特定細節中一或更多者之下也可被實施、或利用其他方法、組件、材料等被實施。在其他情況下，習知的結構、材料或操作未詳細繪示或描述以免模糊說明書之探討角度。
此說明書中提及「一實施例(one embodiment)」或「一個實施例(an embodiment)」意指結合該實施例而被描述的一特定特徵、結構或特性包括在至少一實施例中。因此，在此說明書中各處出現的片語「在一實施例中(in one embodiment)」或「在一個實施例中(in an embodiment)」不一定均指同一實施例。此外，特定特徵、結構或特性可以任何適當方式被組合到一或更多個實施例中。此外，本文所用的「示範性」一詞意指「用作一範例、例子或實例」。本文被描述為「示範性」的任何實施例不欲被理解為一定優於其他實施例或較其他實施例更有利。
本文所揭露之標的有關於用以規劃一NAND記憶體陣列以消除與一特定資料型樣相關聯的規劃擾動故障的規劃技術。當諸如第1圖中所繪示之示範性NAND陣列的一NAND記憶體陣列以一行分頁配置被組態，其中偶數位元線(NAND記憶體串)為一偶數行分頁之一部分且奇數位元線(NAND記憶體串)為奇數行分頁之一部分時，規劃期間一通道之升壓效率在一非升壓通道(在大約0V下)相鄰於一升壓通道(在大約6V下)之兩側而可能導致規劃擾動故障時可能降級，亦即當升壓通道直接位於二非升壓通道之間時。其中一升壓通道直接位於二非升壓通道之間的資料型樣在本文中被稱為一雙邊行條(CS2)資料型樣。升壓效率降級是由升壓通道與相鄰的非升壓通道之間的電容耦合導致。此外，升壓通道與相鄰的非升壓通道之間的電位差可產生一可導致導致升壓損耗的接面漏流的電場。因此，一CS2資料型樣之出現增加了一規劃擾動故障的可能性。由一CS2資料型樣所致之規劃擾動故障在本文中被稱為一CS2擾動故障。
第2圖繪示更佳地說明一雙邊行條(CS2)資料型樣的一NAND記憶體陣列200之一行條型樣之一部分的簡化示意圖。第2圖中所繪示之NAND記憶體陣列200之部分僅包括六位元線BL1-BL6及六字線WL1-WL6。為了清楚地繪示第2圖，故其他線，諸如選擇線，未在第2圖中顯示。奇數位元線BL1、BL3及BL5被配置成一奇數行分頁之一部分，且偶數位元線BL2、BL4及BL6被配置成一偶數行分頁之一部分。應理解的是記憶體陣列200是出於說明目的且不應被視為限制性，且其他NAND記憶體陣列實施例可包括一類似於第2圖中所示者的雙邊行條資料型樣。
為了繪示一CS2資料型樣，考慮一大約20V的規劃電壓Vpgm施加給字線WL3以規劃記憶體晶胞201的一種情況。字線WL3也被耦合至若干其他記憶體晶胞202，就此範例而言，該等晶胞不被規劃。要被規劃且在此情況下為一偶數行分頁之一部分的記憶體晶胞201由一實線形成的圓來表示。不被規劃的記憶體晶胞202由一虛線形成的圓來表示。耦合至位元線BL1、BL3及BL5的記憶體晶胞202為一奇數行分頁之一部分。耦合至位元線BL6的記憶體晶胞202為偶數行分頁之一部分。因為記憶體晶胞201要被規劃，故通過二記憶體晶胞201下方的通道透過他們各自的位元線以一習知方式耦合至0V。沿位元線BL2及BL4繪示之剖面線區塊代表已耦合至0V的通道。對照於記憶體晶胞201，通過不被規劃的記憶體晶胞202下方的通道因選擇閘在那些位元線上是關斷的且藉由電容耦合至大約10V的Vpass之WL電壓而被升壓至大約6V，故為浮動的。因為奇數頁未被選擇，故位元線BL1、BL3及BL5被禁止。因為位元線BL6之規劃完成，故其被禁止。因此，沿位元線BL1、BL3、BL5及BL6所繪示之剖面線區塊代表已升壓至大約6V的通道。一CS2資料型樣被表示於一由實線圍繞之區域內。
第3A圖描繪依據本文所揭露之標的形成一CS2資料型樣的三通道301-303之一截面圖。詳言之，被升壓至大約6V的通道302直接位於未升壓且處於0V下以便規劃的通道301與303之間。第3A圖中所描繪之通道301-303對應於耦合至位元線BL2-BL4的通道。通道302之升壓效率因由介於升壓通道302與相鄰的非升壓通道301及303之間的電容器304所代表之電容耦合而降級。此外，升壓通道302與相鄰的非升壓通道301及303之間之電位差可產生一可導致由箭頭305所代表的導致升壓電壓損耗之接面漏流的電場。
在規劃程序開始時，當諸如第1圖中之NAND記憶體陣列100的NAND記憶體陣列完全未規劃時，一CS2資料型樣之機率相對較高。隨著規劃進行且更多的NAND記憶體陣列被規劃，一CS2資料型樣之機率逐漸開始減小(依記憶體陣列之大小而定)，且一單邊行條(CS1)資料型樣(第3B圖)或一零邊行條(CS0)資料型樣(第3C圖)的機率增大。第3B圖描繪依據本文所揭露之標的形成一CS1資料型樣的三通道306-308之一截面圖。通道306及307被升壓至大約6V，且通道308未升壓並處於大約0V下。第3C圖描繪全部升壓至大約6V的三通道309、310及311之一截面圖。對一CS1資料型樣而言，升壓效率之降級不及一CS2資料型樣之降級。對一CS0資料型樣而言，升壓效率未降級。
因此，本文所揭露之標的提供一在規劃期間產生CS2資料型樣的規劃程序，且從而藉由消除CS2擾動故障而改進規劃期間一通道之升壓效率。
第4圖對比依據本文所揭露之標的在規劃期間產生CS2資料型樣的規劃程序之一示範性實施例與一習知的規劃程序。在第4圖中，用於一偶數及一奇數分頁架構的位元線之一示範性配置被描繪在401。用於偶數分頁的位元線被描繪為實線且用於奇數分頁的位元線被描繪為虛線。對此範例而言，偶數分頁將被規劃及驗證。在第4圖中之402，在一第一規劃脈衝Pgm_e0期間每隔一條偶數位元線(即指定為even_0的位元線)被規劃。在一第二規劃脈衝Pgm_e1期間，被指定為even_1的位元線被規劃。規劃程序之進程由第4圖之中上部的箭頭表示。偶數分頁之所有位元線被一起驗證。藉由此方法，則沒有可能導致一規劃擾動故障的CS2資料型樣。相同技術將用於規劃奇數分頁之位元線。亦即，奇數分頁之位元線將以一間隔方式分組且每一組將以一分段方式被規劃。奇數分頁之所有位元線將一起被驗證。對照之下，在第4圖中之403，一習知的規劃程序將在一單一的規劃脈衝Pgm_e期間規劃偶數分頁(指定為even_0及even_1)之所有位元線。習知的規劃程序之進程由第4圖之右側頂部的箭頭來表示。藉由習知的方法，將有可能導致一規劃擾動故障的CS2資料型樣。
第5圖對比依據本文所揭露之標的在規劃期間產生CS2資料型樣的規劃程序之另一示範性實施例與一習知的規劃程序。在第5圖中，一示範性位元線配置一所有位元線架構在501被描繪。為了說明依據本文所揭露之標的之規劃程序，位元線已被指定為BL_0、BL_1及BL_2。在第5圖中之502，被指定為BL_0的每一位元線在一第一規劃脈衝Pgm_0期間被規劃。在一第二規劃脈衝Pgm_1期間，被指定為BL_1的每一位元線被規劃。在一第三規劃脈衝Pgm_2期間，被指定為BL_2的每一位元線被規劃。規劃程序之進程由第5圖中間頂部的箭頭表示。所有位元線接著被一起驗證。藉由此方法，則沒有可能導致一規劃擾動故障的CS2資料型樣。對照之下，在第5圖中之503，一習知的規劃程序將在一單一的規劃脈衝Pgm期間規劃所有位元線。該習知的規劃程序之進程由第5圖之右側頂部的箭頭來表示。藉由習知的方法，將有可能導致一規劃擾動故障的CS2資料型樣。
第6A及6B圖分別描繪依據本文所揭露之標的之一規劃期間一NAND陣列的規劃進程及一CS2資料型樣之相對機率。在第6A圖中之起點處，一NAND陣列，諸如第1圖中之NAND陣列100的規劃程序開始。在一極值處，該NAND陣列之二行分頁完全未規劃；從而，一CS2資料型樣(第3A圖)之機率非常高，如第6B圖之起點附近的相對機率曲線601之位置所示者。然而，應理解的是，規劃程序不一定以完全未規劃的NAND陣列開始。因為一CS2資料型樣之機率非常高，故該規劃程序使用一相對較低的Vpgm來降低一CS2擾動故障的風險。相對較低的Vpgm在第6A圖之左側被表示為一相對較低的電壓脈衝(即一垂直短條)。在一由一系列驗證脈衝表示的規劃脈衝之後，以一習知的方式執行驗證。
隨著規劃在第6A圖中進行，第6B圖繪示一CS2資料型樣之機率開始逐漸減小。在某些情況下，隨著規劃的進行，一CS2資料型樣(第3A圖)可能出現。在其他情況下，一單邊行條(CS1)資料型樣(第3B圖)可能出現或一零邊行條(CS0)資料型樣(第3C圖)可能出現。在規劃進行的同時，Vpgm電壓逐漸增大以在更多的記憶體陣列被規劃時產生規劃一記憶體晶胞所需之增大規劃電壓。在規劃程序之此一階段中，一單脈衝規劃技術被使用，如由延伸在第6A圖與第6B圖間的虛線所圍繞之區域的左側區域所表示者。
隨著規劃程序進行，在規劃程序的某一時刻，一CS2資料型樣之機率開始以一較大速率減小且，如由延伸在第6A圖與第6B圖之間的虛線圍繞之區域所顯示者，一種依據本文所揭露之標的之雙脈衝規劃技術被使用，其導致減低CS2資料型樣機率，且在規劃期間改進了一通道之升壓效率並減少了CS2擾動故障之機率。依據本文所揭露之標的之雙脈衝技術使用二規劃脈衝來連續地規劃被一具有增高(禁止)電壓的通道(即第3A圖)分隔的二記憶體晶胞。亦即，參照第3A圖，當一CS2資料型樣存在時，一第一規劃脈衝被用以規劃與通道301相關聯之記憶體晶胞，且一第二規劃脈衝被用以規劃與通道303相關聯之記憶體晶胞。雖然雙脈衝規劃技術延長規劃程序，但雙脈衝規劃技術藉由產生CS1資料型樣而有利地減小了CS2擾動故障之機率。
隨著該規劃程序繼續進行，即使規劃電壓Vpgm已逐漸增大，一CS2資料型樣之機率仍變得相對較低，但是一CS2擾動故障之風險低。因此不需要雙脈衝規劃技術且該規劃程序返回到一單脈衝規劃技術。該規劃程序之此部分由延伸在第6A圖與第6B圖間的虛線所圍繞之區域的右側區域來表示。
在一NAND陣列之規劃程序開始時，遇到一CS2資料型樣的機率相對較高，故本文所揭露之標的之雙脈衝規劃技術可用於整個規劃程序；然而，因為一較低的規劃電壓Vpgm被使用，故一CS2擾動故障之機率相對較低。因此，藉由使用雙脈衝規劃技術而獲得的一CS2擾動故障減小之機率的優勢可能被規劃程序之總時間增量抵消。
依據本文所揭露之標的，有三種可用以決定雙脈衝規劃技術在一NAND規劃程序期間應該何時被使用的主要技術。第一種主要技術是以基於一循環計數，即一特定分頁接收的規劃脈衝數目的規劃程序進程為依據。第二種用以決定雙脈衝規劃技術應何時被使用的主要技術是以規劃電壓Vpgm之一相對量值為依據。第三種主要技術是以一CS2資料型樣之檢測為基礎。應理解的是其他用以決定雙脈衝規劃技術應何時被使用的技術可以三種主要技術中至少二者或更多者之一組合為依據。
第7圖繪示依據本文所揭露之標的，以規劃程序進程(一循環計數)之一決定為基礎的一NAND記憶體陣列之一分頁之規劃程序的一示範性實施例之流程圖700。第8圖繪示當一使用雙脈衝規劃技術之決定是以規劃程序進程(即一循環計數)為依據的第7圖之流程圖700。在步驟701，規劃程序開始且一可變循環計數被設定成1。如本文所用者，循環計數為一特定分頁所接收的規劃脈衝數目。流程移至步驟702，決定循環計數，即通過NAND記憶體陣列之一行分頁之規劃程序之規劃數目是否超過一預定數目k且小於一預定數目n。在一示範性實施例中，被選作k及n的特定值可依在一導致一NAND記憶體陣列易受CS2擾動故障影響之特定製造批量內觀測到的一製造變異而定。在另一示範性實施例中，被選作k及n的特定值可依在一導致一NAND記憶體陣列易受CS2擾動故障影響的大量製造批次上所觀測到的變異而定。
若在步驟702，循環計數小於k或大於n，流程移至步驟709，NAND行分頁使用一習知的單脈衝規劃技術被規劃。步驟709對應於由延伸在第6A圖與第6B圖間的虛線所圍繞之區域左側的區域或對應於其右側的區域。這也由第8圖中之區域801繪示。當步驟709對應於由第6A圖與第6B圖間的虛線所圍繞之區域左側的區域時，一CS2資料型樣之機率相對較高，但是因為規劃電壓Vpgm相對較低故一CS2擾動故障之機率相對較低。這也在第8圖中以區域802繪示。當步驟709對應於由第6A圖與第6B圖間的虛線所圍繞之區域右側的區域時，規劃電壓Vpgm相對較高，但是因為一CS2資料型樣之機率相對較低，故一CS2擾動故障之機率相對較低。
若在步驟702，循環計數大於k且小於n，流程移至步驟703，NAND行分頁之上半部在步驟703被規劃而其下半部被禁止。亦即，當流程從步驟702移至步驟703時，因為一CS2資料型樣的機率相對較高且規劃電壓Vpg相對較高，已決定使用本文所揭露之雙脈衝規劃技術；因此若一習知的單脈衝規劃技術被使用，則一CS2擾動故障之機率相對較高。一旦步驟703完成，流程即可繼續移至步驟704，NAND行分頁之下半部被規劃而其上半部被禁止。步驟703及704對應於延伸在第6A圖與第6B圖間的虛線所圍繞的區域。這也在第8圖中以區域803繪示。
不論步驟702採取哪一路徑，規劃都在步驟705被驗證。流程繼續移至步驟706，其確定步驟703及704或步驟709所執行之規劃是否被驗證。若在步驟706，確定規劃被驗證，則流程繼續移至步驟708，NAND記憶體陣列之分頁之規劃程序被完成。若在步驟706，確定規劃未驗證，則流程繼續移至步驟707，確定行分頁之規劃程序是否完成，亦即，循環計數是否等於行分頁中列p之數目。若在步驟707，確定循環計數不等於p，則流程繼續移至步驟710，循環計數遞增。流程接著繼續移至步驟702。若在步驟707，確定循環計數等於p，則流程繼續移至步驟708，NAND記憶體陣列之分頁之規劃程序被完成。
第9圖繪示依據本文所揭露之標的，一NAND記憶體陣列之一分頁以基於規劃電壓Vpgm之量值之一決定的決定為依據的規劃程序之一示範性實施例之流程圖900。在步驟901，規劃程序開始且一可變循環計數被設定成1。流程移至步驟902，確定規劃電壓Vpgm是否大於電壓A且小於電壓B。在一示範性實施例中，被選作A及B的特定值可依在一導致一NAND記憶體陣列易受CS2擾動故障影響的特定製造批次內觀測到的一製造變異而定。在另一示範性實施例中，被選作A及B的特定值可依在導致一NAND記憶體陣列易受CS2擾動故障影響的大量製造批次上所觀測到的製造變異而定。
若在步驟902，規劃電壓Vpgm小於A或大於B，則流程移至步驟909，NAND行分頁使用一習知的單脈衝規劃技術被規劃。步驟909對應於延伸在第7A圖與第7B圖間的虛線所圍繞之區域左側的區域或對應於其右側的區域。
若在步驟902，規劃電壓Vpgm大於A且小於B，則流程移至步驟903，NAND行分頁之上半部被規劃而其下半部被禁止。亦即，當流程從步驟902移至步驟903時，因為一CS2資料型樣相對較高之機率以及規劃電壓Vpgm相對較高，已做出使用本文所揭露之雙脈衝規劃技術的決定；因此若一習知的單脈衝規劃技術被使用，則一CS2擾動故障之機率相對較高。一旦步驟903被完成，流程即可繼續移至步驟904，NAND行分頁之下半部被規劃而其上半部被禁止。步驟903及904對應於延伸在第6A圖與第6B圖間的虛線圍繞的區域。
不論步驟902採取哪一路徑，規劃都在步驟905被驗證。流程繼續移至步驟906，步驟903及904或步驟909所執行之規劃被驗證。若在步驟906，確定規劃被驗證，則流程繼續移至步驟908，NAND記憶體陣列之分頁之規劃程序完成。若在步驟906，確定規劃未驗證，則流程繼續移至步驟907，確定行分頁之規劃程序是否完成，亦即，循環計數是否等於行分頁中列p之數目。若在步驟907，確定循環計數不等於p，則流程繼續移至步驟910，循環計數遞增。接著流程繼續移至步驟902。若在步驟907，確定循環計數等於p，則流程繼續移至步驟908，NAND記憶體陣列之分頁之規劃程序完成。
第10圖繪示依據本文所揭露之標的以基於一CS2資料型樣之檢測之決定為依據的一NAND記憶體陣列之一分頁之規劃程序之一示範性實施例的流程圖1000。
第11圖繪示一依據本文所揭露之標的用以檢測一CS2資料型樣的示範性電路組態。在第11圖中，多個PMOS串聯電路耦合在Vcc與一CS2資料型樣檢測線之間。當任一PMOS串聯電路導通時，CS2資料型樣檢測線耦合至Vcc。更具體而言，一第一PMOS串聯電路由PMOS電晶體1101及1102形成。當出現在位元線BL0e(偶數)、BL0o(奇數)、BL1e及BL1o上的資料型樣形成一CS2資料型樣時，電晶體1101及1102兩者均導通，且CS2資料型樣檢測線耦合至Vcc。在一示範性實施例中，CS2資料型樣檢測線對介於k與n之間的一循環計數被啟用，其中k及n為有關於一行分頁之列數的預定值。在另一示範性實施例中，CS2資料型樣檢測線在規劃電壓Vpgm介於A與B之間時被啟用，其中A及B為預定值。
在第10圖中之步驟1001，規劃程序開始且一可變循環計數被設定成1。流程移至步驟1002，確定循環計數，即通過一NAND記憶體陣列之一行分頁之規劃程序之規劃數目是否超過一預定數目k且小於一預定數目n。在一示範性實施例中，被選作k及n的特定值可依導致一NAND記憶體陣列易受CS2擾動故障影響的特定製造批次內觀測到的一製造變異而定。在另一示範性實施例中，被選作k及n的特定值可依由導致一NAND記憶體陣列易受CS2擾動故障影響的大量製造批次上觀測到的製造變異而定。
若在步驟1002，循環計數小於k或大於n，流程移至步驟1012，NAND行分頁使用一習知的單脈衝規劃技術被規劃。若在步驟1002，循環計數大於k且小於n，則流程移至步驟1003，CS2檢測器被調用且確定一CS2資料型樣是否在前一週期中被檢出。若在步驟1003，確定一CS2資料型樣未在前一週期中被檢出，則流程繼續移至步驟1012，NAND行分頁使用一習知的單脈衝規劃技術被規劃。若在步驟1003，確定一CS2資料型樣在前一週期中被檢出，則流程繼續移至步驟1004，一CS2資料型樣檢測程序進行。流程繼續移至步驟1005，確定一CS2資料型樣檢測是否被檢出。若在步驟1005，一CS2資料型樣未被檢出，則流程繼續移至步驟1012。
若在步驟1005，一CS2資料型樣被檢出，則流程繼續移至步驟1006，NAND行分頁之上半部被規劃而其下半部被禁止。一旦步驟1006完成，流程即可繼續移至步驟1007，NAND行分頁之下半部被規劃而其上半部被禁止。
不論流程來自步驟1007還是步驟1012，規劃都在步驟1008被驗證。流程繼續移至步驟1009，確定步驟1006及1007或步驟1012所執行之規劃是否被驗證。若在步驟1009，確定規劃被驗證，則流程繼續移至步驟1001，NAND記憶體陣列之分頁之規劃程序完成。若在步驟1009，確定規劃未驗證，則流程繼續移至步驟1010，確定行分頁之規劃程序是否完成，亦即，循環計數是否等於行分頁中列p之數目。若在步驟1010，確定循環計數不等於p，則流程繼續移至步驟1013，循環計數遞增。流程接著繼續移至步驟1002。若在步驟1010，確定循環計數等於p，則流程繼續移至步驟1011，NAND記憶體陣列之分頁之規劃程序完成。
如相關於第11圖所描述者，CS2檢測可被啟用為循環計數及/或規劃電壓Vpgm之量值之一函數。
此外，雖然本文所揭露之規劃技術已相關於出現在配置有偶數及奇數行分頁的NAND記憶體陣列中的資料型樣而被描述，應理解的是本文所揭露之規劃技術也適用於出現在未配置成偶數及奇數行分頁的NAND記憶體陣列中的資料型樣。
第12圖描繪一物件1200，其包含一儲存有指令的電腦可讀取媒體1201，若指令被執行則導致本文所揭露之示範性程序中任一者或其一組合。在一示範性實施例中，物件1200包含但不限於一磁性儲存裝置。在另一示範性實施例中，物件1200包含但不限於一光學儲存裝置。在又一示範性實施例中，物件1200包含但不限於一以電為基礎的儲存裝置。
可依據上述詳細說明做出這些修改。以下申請專利範圍中的用詞不應被理解為將範圍限制到說明書及申請專利範圍中所揭露之特定實施例。反之，本文所揭露之實施例之範圍是由以下申請專利範圍來決定，該等申請專利範圍是依據已建立之申請專利範圍解釋原理被解讀。
100．．．記憶體陣列/NAND記憶體串/NAND記憶體陣列/NAND陣列
102．．．浮動閘或浮動節點FET記憶體晶胞/浮動閘/節點FET記憶體晶胞/記憶體晶胞
104．．．選擇閘
120．．．NAND記憶體串/記憶體串/NAND串
200．．．NAND記憶體陣列/記憶體陣列
201、202．．．記憶體晶胞
301-303、306-311．．．通道
301、303．．．非升壓通道
302．．．升壓通道
304．．．電容器
305．．．箭頭
401~403、501~503．．．圖
601．．．相對機率曲線
700、900、1000．．．流程圖
701~710、901~910、1001~1013．．．步驟
801~803．．．區域
1101、1102．．．PMOS電晶體/電晶體
1200．．．物件
1201．．．電腦可讀取媒體
第1圖繪示一用於一NAND快閃記憶體裝置之一記憶體陣列100的行條型樣之一示範性部分之一簡化示意圖；
第2圖繪示用以更好地繪示一雙邊行條(CS2)資料型樣的一NAND記憶體陣列200之一行條型樣之一部分之一簡化示意圖；
第3A-3C圖分別描繪形成依據本文所揭露之標的之不同資料型樣的三通道301-303之截面圖；
第4圖對比依據本文所揭露之標的在規劃期間產生CS2資料型樣的規劃程序之一示範性實施例與一習知的規劃程序；
第5圖對比依據本文所揭露之標的在規劃期間產生CS2資料型樣的規劃程序之另一示範性實施例與一習知的規劃程序；
第6A及6B圖分別描繪依據本文所揭露之標的一NAND陣列之一規劃進程及規劃期間一CS2資料型樣之相對機率；
第7圖繪示基於依據本文所揭露之標的之規劃程序(一循環計數)之進程決定的一NAND記憶體陣列之一分頁之一規劃程序之一示範性實施例之一流程圖；
第8圖描繪當基於規劃程序(即一循環計數)進程來決定使用雙脈衝規劃技術的第6圖之流程圖之程序；
第9圖繪示依據本文所揭露之標的之基於一規劃電壓Vpgm之量值而決定的一NAND記憶體陣列之一分頁之一規劃程序之一示範性實施例之一流程圖；
第10圖繪示依據本文所揭露之標的，一NAND記憶體陣列之一分頁基於一CS2資料型樣之檢測的決定之一規劃程序之一示範性實施例之一流程圖；
第11圖描繪一依據本文所揭露之標的，一用以檢測一CS2資料型樣的示範性電路組態；以及
第12圖描繪一物件，其包含一儲存有指令的電腦可讀取媒體，若指令被執行則導致本文所揭露之示範性程序中任一者或其一組合。
200．．．NAND記憶體陣列/記憶體陣列
201、202．．．記憶體晶胞

Claims (9)

  1. 一種用於規劃NAND記憶體陣列的方法，其包含以下步驟：選擇該NAND記憶體陣列的一字線以規劃耦合至該字線的至少兩個記憶體晶胞，該字線耦合至多個記憶體晶胞；若與至少兩個要被規劃的記憶體晶胞相關聯的資料型樣為一雙邊行條(CS2)資料型樣，則藉由向該字線施加作為雙脈衝的一規劃電壓Vpgm來規劃耦合至該字線的該等至少兩個記憶體晶胞，該等至少兩個記憶體晶胞中之一第一記憶體晶胞係由第一規劃電壓脈衝規劃，且該等至少兩個記憶體晶胞中之一第二記憶體晶胞係由第二規劃電壓脈衝規劃；以及若與該等至少兩個要被規劃的記憶體晶胞相關聯的該資料型樣不是雙邊行條(CS2)資料型樣，則藉由向該字線施加作為單脈衝的規劃電壓Vpgm來規劃耦合至該字線的該等至少兩個記憶體晶胞。
  2. 如申請專利範圍第1項所述之方法，其中，該雙邊行條(CS2)資料型樣包含在要被規劃的兩個記憶體晶胞之間直接介著沒有要被規劃的一記憶體晶胞，其中，與沒有要被規劃的該記憶體晶胞相關聯的通道具有一外加增高電壓，且與要被規劃的該等兩個記憶體晶胞相關聯的通道具有一外加規劃電壓。
  3. 一種用於規劃NAND記憶體陣列的方法，其包含以下步 驟：選擇該NAND記憶體陣列的一字線以規劃耦合至該字線的至少兩個記憶體晶胞，該字線耦合至多個記憶體晶胞；若與對該NAND記憶體陣列之規劃相關聯的一循環計數大於一第一預定值且小於一第二預定值，則藉由向該字線施加作為雙脈衝的一規劃電壓Vpgm來規劃耦合至該字線的該等至少兩個記憶體晶胞，該等至少兩個記憶體晶胞中之一第一記憶體晶胞係由第一規劃電壓脈衝規劃，且該等至少兩個記憶體晶胞中之一第二記憶體晶胞係由第二規劃電壓脈衝規劃；以及若與對該NAND記憶體陣列之規劃相關聯的該循環計數小於該第一預定值或大於該第二預定值，則藉由向該字線施加作為單脈衝的規劃電壓Vpgm來規劃耦合至該字線的該等至少兩個記憶體晶胞。
  4. 一種用於規劃NAND記憶體陣列的方法，其包含以下步驟：選擇該NAND記憶體陣列的一字線以規劃耦合至該字線的至少兩個記憶體晶胞，該字線耦合至多個記憶體晶胞；若規劃電壓Vpgm之量值大於一第一預定量值且小於一第二預定量值，則藉由向該字線施加作為雙脈衝的該規劃電壓Vpgm來規劃耦合至該字線的該等至少兩個記憶體晶胞，該等至少兩個記憶體晶胞中之一第一記憶 體晶胞係由第一規劃電壓脈衝規劃，且該等至少兩個記憶體晶胞中之一第二記憶體晶胞係由第二規劃電壓脈衝規劃；以及若規劃電壓Vpgm之該量值小於該第一預定量值或大於該第二預定量值，則藉由向該字線施加作為單脈衝的該規劃電壓Vpgm來規劃耦合至該字線的該等至少兩個記憶體晶胞。
  5. 一種用於規劃NAND記憶體陣列的方法，其包含以下步驟：選擇該NAND記憶體陣列之一字線以規劃耦合至該字線的至少兩個記憶體晶胞，該字線耦合至多個記憶體晶胞；檢測一雙邊行條(CS2)資料型樣，該雙邊行條(CS2)資料型樣包含在要被規劃的兩個記憶體晶胞之間直接介著沒有要被規劃的一記憶體晶胞，其中，與沒有要被規劃的該記憶體晶胞相關聯的通道具有一外加增高電壓，且與要被規劃的該等兩個記憶體晶胞相關聯的通道具有一外加規劃電壓；若與至少兩個要被規劃的記憶體晶胞相關聯的資料型樣為該雙邊行條(CS2)資料型樣，則藉由向該字線施加作為雙脈衝的規劃電壓Vpgm來規劃耦合至該字線的該等至少兩個記憶體晶胞；以及若與該等至少兩個要被規劃的記憶體晶胞相關聯的資料型樣不為該雙邊行條(CS2)資料型樣，則藉由向 該字線施加作為單脈衝的規劃電壓Vpgm來規劃耦合至該字線的該等至少兩個記憶體晶胞。
  6. 如申請專利範圍第5項所述之方法，其中，當該字線被施加作為該雙脈衝的該規劃電壓Vpgm時，該等至少兩個記憶體晶胞中之一第一記憶體晶胞係由第一規劃電壓脈衝規劃，且該等至少兩個記憶體晶胞中之一第二記憶體晶胞係由第二規劃電壓脈衝規劃。
  7. 如申請專利範圍第6項所述之方法，其中，該NAND記憶體陣列包含一偶數行分頁及一奇數行分頁，其中，若沒有要被規劃的該記憶體晶胞包含該偶數行分頁之一部分，則要被規劃的該等兩個記憶體晶胞包含該奇數行分頁之一部分，並且其中，若沒有要被規劃的該記憶體晶胞包含該奇數行分頁之一部分，則要被規劃的該等兩個記憶體晶胞包含該偶數行分頁之一部分。
  8. 一種用於規劃NAND記憶體陣列的方法，其包含以下步驟：選擇該NAND記憶體陣列之一字線以規劃耦合至所選擇之該字線的至少二記憶體晶胞，該NAND記憶體陣列包含在一第一方向上延伸的至少一字線以及在一第二方向上延伸的多條位元線，該第二方向實質上與該第一方向垂直，其中，一記憶體晶胞在一字線與一位元線交會處耦合至該字線和該位元線，所選擇之該字線耦合至多個記憶體晶胞，該等多個記憶體晶胞被組織成一 第一記憶體晶胞分頁和一第二記憶體晶胞分頁，該第一記憶體晶胞分頁中之一記憶體晶胞與該第一記憶體晶胞分頁中之一相鄰記憶體晶胞藉由該第二記憶體晶胞分頁中之一記憶體晶胞而相隔開，受規劃的該等至少二記憶體晶胞屬於該第一記憶體晶胞分頁，受規劃的該等至少二記憶體晶胞中之一第一記憶體晶胞屬於該第一記憶體晶胞分頁之第一組記憶體晶胞，該第一組記憶體晶胞中之各個記憶體晶胞藉由屬於該第一記憶體晶胞分頁之第二組記憶體晶胞的一記憶體晶胞而與該第一組記憶體晶胞中之另一記憶體晶胞相隔開；藉由對所選擇之該字線施加一規劃電壓Vpgm以作為一第一脈衝來規劃該等至少二記憶體晶胞中之該第一記憶體晶胞；藉由對所選擇之該字線施加該規劃電壓Vpgm以作為一第二脈衝來規劃該等至少二記憶體晶胞中之一第二記憶體晶胞，該第二記憶體晶胞屬於該第一記憶體晶胞分頁之該第二組記憶體晶胞；以及同時驗證對該第一記憶體晶胞分頁之該第一記憶體晶胞和該第二記憶體晶胞的規劃。
  9. 如申請專利範圍第8項所述之方法，其進一步包含以下步驟：選擇該NAND記憶體陣列之一第二字線以規劃耦合至所選擇之該第二字線的至少二記憶體晶胞，受規劃的該等至少二記憶體晶胞屬於該第二記憶體晶胞分 頁，受規劃的該等至少二記憶體晶胞中之一第一記憶體晶胞屬於該第二記憶體晶胞分頁之第一組記憶體晶胞，該第一組記憶體晶胞中之各個記憶體晶胞藉由屬於該第二記憶體晶胞分頁之第二組記憶體晶胞的一記憶體晶胞而與該第一組記憶體晶胞中之另一記憶體晶胞相隔開；藉由對所選擇之該第二字線施加該規劃電壓Vpgm以作為一第三脈衝來規劃該等至少二記憶體晶胞中之該第一記憶體晶胞；藉由對所選擇之該第二字線施加該規劃電壓Vpgm以作為一第四脈衝來規劃該等至少二記憶體晶胞中之一第二記憶體晶胞，該第二記憶體晶胞屬於該第二記憶體晶胞分頁之該第二組記憶體晶胞；以及同時驗證對屬於該第二記憶體晶胞分頁的該第一記憶體晶胞和該第二記憶體晶胞之規劃。
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