CN104282336A - 半导体存储装置及闪存存储器的编程方法 - Google Patents

Abstract

本发明提供一种半导体存储装置及闪存存储器的编程方法，抑制存储器单元的绝缘膜的劣化。本发明的闪存存储器的编程方法中，使包含经编程的编程单元的单元组与位线BL电性分离，且使未包含编程单元的单元组电性耦合于位线BL，对所选择的字线施加编程电压，且对非选择的字线施加非选电压。而且，在施加编程电压的期间，使P井内产生载子，并将通过耗尽区域而进行电场加速的热载子注入至存储器单元。

Description

半导体存储装置及闪存存储器的编程方法

技术领域

本发明涉及一种半导体存储装置，特别是涉及一种NAND型闪存存储器（flash memory）的编程方法。

背景技术

典型的NAND型闪存存储器包含形成有多个NAND串（NAND string）的存储器阵列，NAND串包含串联连接的多个存储器单元及连接于其两端的位线选择晶体管（transistor）及源极线选择晶体管。图1为表示形成于存储器阵列内的NAND串的组成的电路图。在存储器区块内，沿行列方向形成有多个将多个存储器单元串联连接而成的NAND串（以下称作单元组（cell unit）NU）。如图所示的例子中，1个单元组NU的组成包括串联连接的32个存储器单元MCi(i=0,1,…,31)以及连接至其两端的位线选择晶体管TD和源极线选择晶体管TS。位线选择晶体管TD的漏极连接至其所对应的1条位线BL，源极线选择晶体管TS的源极连接至共同源极线SL。存储器单元MCi的控制栅极连接至字线WLi。位线选择晶体管TD和源极线选择晶体管TS的栅极分别连接至与字线WLi平行延伸的选择栅极线SGD和SGS。

一般来说，存储器单元包括具有形成于P井内N型扩散区的源极/漏极、形成于源极/漏极之间的通道之上的穿隧氧化物层膜、形成于穿隧氧化物层膜上的浮动栅极(电荷蓄积层)以及通过介电质膜形成于浮动栅极上的控制栅极。一般而言，当浮动栅极没有蓄积电荷时，也就是写入数据「1」时，阈值为负，而内存单元为正常开启(normally on)。当电子蓄积于浮动闸极中时，也就是写入数据「0」时，阈值往正值方向偏移，而存储器单元为正常关闭(normally off)。

图2是表示在闪存存储器的各动作时所施加的偏压电压的一例的表格。读出动作中，对位线施加正电压，且对所选择的字线施加电压，对非选择字线施加读出的非选电压（例如4.5V），对选择栅极线SGD、SGS施加正电压（例如4.5V），使位线选择晶体管TD、源极线选择晶体管TS接通，并对共用源极线SL施加0V。如此，经由位线读出所选择的字线的页面数据（page data），并检测读出的单元的阈值是否高于施加至选择字线的电压。

编程（写入）动作中，对所选择的字线施加高电压的编程电压Vprg（15V～20V），对非选择的字线施加中间电位（例如10V），使位线选择晶体管TD接通，且使源极线选择晶体管TS断开，而将与“0”或“1”的数据对应的电位供给至位线BL。删除动作中，对区块内的所选择的字线施加0V，对P井施加高电压（例如20V），且将浮动栅极的电子抽出至基板，由此以区块为单位删除数据。该关于NAND型闪存存储器更详细的叙述可参考日本专利特开2011-253591号公报。

闪存存储器需具有一定的耐久性（endurance）（数据改写次数）或数据保持特性。在FN穿隧（Fowler-Nordheim tunneling）电流流过栅极氧化膜时，若一部分电子被氧化膜捕获并在氧化膜中储存该电子，则即便对控制栅极施加电压，FN穿隧电流也难以流过，此会对数据改写次数带来限制。此外，若储存在浮动栅极中的电荷随着时间经过而泄漏，则会失去所存储的数据。因此，理想中需使包围浮动栅极的绝缘膜的特性不会劣化。然而，在先前的编程方式中，是对控制栅极施加高电压，使基板（P井）为0V，且对隧道氧化膜施加高电场以藉由FN穿隧效应注入电子，然而，对氧化膜施加高电场并反复地进行编程与删除动作，会导致氧化膜的可靠性降低。

发明内容

本发明的目的在于解决上述先前问题，而提供一种改善存储器单元绝缘膜可靠性的编程方法与半导体存储装置。

本发明的提供一种编程方法，适用于闪存存储器装置，其中所述闪存存储器包含：存储器阵列，且所述存储器阵列在第1导电型的第1半导体区域内形成有多个NAND型单元组；其中所述编程方法包含：使包含编程单元的单元组与对应的位线电性分离，且使未包含编程单元的单元组电性耦合于对应的位线；对所选择的字线施加编程电压，且对非选择的字线施加非选电压；在施加所述编程电压的期间，使所述第1半导体区域内产生载子；以及对所述编程单元注入热载子。

本发明另一实施例提供一半导体存储装置，包括：存储器阵列，形成于具有第1导电型的第1半导体区域；多个单元组，形成于所述存储器阵列，其中所述多个单元组具有多个串联而成的存储器单元，且所述多个单元组之一包含经编程的编程单元；其中在编程期间，使包含所述编程单元的所述单元组与位线电性分离，使未包含所述编程单元的所述单元组耦合于位线，对所选择的字线施加编程电压，对非选择的字线施加非选电压，且在所述第1半导体区域中产生载子；以及在所述编程期间，包含所述编程单元的所述单元组形成有耗尽区域，且所述载子于该耗尽区域形成热载子而注入所述编程单元。

根据本发明，可通过注入热载子而进行编程，由此与利用FN穿隧注入电子的情形相比，可减少对存储器单元的绝缘膜施加的电场，以抑制绝缘膜的劣化而可改善可靠性。

附图说明

图1是示例性的绘示闪存存储器的NAND串的构成电路图。

图2是表示在闪存存储器的各动作时所施加的偏压电压的一例的表格。

图3为依据本发明一实施例的闪存存储器绘示的区块图。

图4为绘示依据本发明第1实施例对闪存存储器进行编程动作时对各部分施加的电压的示意图。

图5是绘示图4中包含编程单元的单元组的概略截面图。

图6是绘示图4中未包含编程单元的单元组的概略截面图。

图7是依据图4的编程动作所绘示的时序图。

图8是绘示依据本发明第2实施例对闪存存储器进行编程动作的流程图。

图9A及图9B是对本发明第2实施例的编程期间Ta、Tb进行说明的示意图。

图10A是绘示依据本发明的第3实施例的闪存存储器的芯片的概略平面图。

图10B是沿图10A其A-A线的截面图局部放大图。

图11是绘示依据本发明第3实施例进行编程动作时对各部分施加的电压的示意图。

图12是依照图11的位线BL-1的编程动作进行说明的概略截面图。

图13是依照图11的位线BL-2的状态进行说明的概略截面图。

图14是依据图11的编程动作所绘示的时序图。

其中，附图标记说明如下：

S100～S108：步骤

10：闪存存储器

100：存储器阵列

110：输入输出缓冲器

120：地址寄存器

130：数据寄存器

140：控制器

150：字线选择电路

160：页面缓冲器/感测电路

170：列选择电路

180：内部电压产生电路

200、330：P井区域

210、350：耗尽区域

220、322、332：接触区域

230、360：反转层

300：硅基板

310A：周边区域

310B：阵列区域

320：N井区域

340、BLK(0)、BLK(1)、···、BLK(m)：区块

Ax：行地址信息

Ay：列地址信息

BL、BL0、BL1、···、BLn-1、BLn：位线

C1、C2、C3：控制信号

SL：共同源极线

TD、TD-1、TD-2、TD-3：位线选择晶体管

TS：源极线选择晶体管

SGD、SGS：选择栅极线

WL、WL0～WL31：字线

MC0～MC31：存储器单元

V1、V2、Vx：电位

Vers：删除电压

VN-well：N井电压

Vprg：编程电压

Vread：读出非选电压

Vpass：非选电压

VP-well：P井电压

VBL：位线的电压

VSGD：选择栅极线SGD的电压

VSGS：选择栅极线SGS的电压

VSL：共同源极线SL的电压

Vth：阈值

Ta、Tb、Tp：编程期间

T1、T2、T3、T4、T5：时刻

NU：单元组

具体实施方式

以下参照附图对本发明的实施方式进行详细说明。需注意的是，附图中为容易理解而强调表示各部分，附图中装置的大小及比例与实际的器件的规格并不相同。

图3为依据本发明一实施例的闪存存储器绘示的区块图。需注意的是，此处所示的闪存存储器的构成为例示，本发明并非必须限定于该构成。

请参照图3，闪存存储器10包括：存储器阵列100，形成有呈行列状排列的多个存储器单元；输入输出缓冲器110，连接于外部输入输出端子I/O且保持（hold）输入输出数据；地址寄存器120，接收来自输入输出缓冲器110的地址数据；数据寄存器130，保持输入输出的数据；控制器140，基于来自输入输出缓冲器110的指令数据及外部控制信号（未绘示，例如是芯片使能（chip enable）或地址锁存使能（address latch enable）等）而提供控制各部分的控制信号C1、控制信号C2、控制信号C3等；字线选择电路150，对来自地址寄存器120的行地址信息Ax进行解码，并基于解码结果而进行区块的选择及字线的选择等；页面缓冲器/感測电路160，保持从字线选择电路150选择的页面所读出的数据、或保持对所选择的页面的写入数据；列选择电路170，对来自地址寄存器120的列地址信息Ay进行解码，并基于该解码结果而选择页面缓冲器160内的列数据；内部电压产生电路180，生成用于数据的读出、编程及删除等所需的电压（编程电压Vprg、非选电压Vpass、读出非选电压Vread、删除电压Vers等）。

存储器阵列100具有沿列方向配置的多个存储器区块BLK(0)、BLK(1)、···、BLK(m)。在本实施例中，区块的一端部配置有页面缓冲器/感測电路160。但本发明不限于此，在一可能实施例中，页面缓冲器/感測电路160也可配置在区块的另一端部或两侧端部。

请同时参阅图1及图3，在1个存储器区块内沿行方向排列有n+1个单元组NU。单元组NU包括：串联连接的多个存储器单元MCi(i=0,1,……,31)；位线选择晶体管TD，配置于单元组NU的一端并连接于存储器单元MC31的漏极侧；源极线选择晶体管TS，配置于单元组NU的另一端并连接于存储器单元MC0的源极侧。位线选择晶体管TD的漏极连接于对应的位线BL，源极线选择晶体管TS的源极连接于共同源极线SL。

存储器单元MCi的控制栅极连接于对应的字线WLi；位线选择晶体管TD与源极线选择晶体管TS的栅极，分别连接于与字线WL并行的选择栅极线SGD、SGS。字线选择电路150在基于行地址Ax而选择存储器区块时，经由该存储器区块的选择栅极线SGS、SGD而选择性地驱动位线选择晶体管TD与源极线选择晶体管TS。

存储器单元是与一般的闪存存储器相同地构成。即，内存单元包括具有形成于P井内N型扩散区的源极/漏极、形成于源极/漏极之间的通道之上的穿隧氧化物层、形成于穿隧氧化物层上的浮动栅极(电荷蓄积层)以及通过介电质膜形成于浮动栅极上的控制栅极。当浮动栅极没有蓄积电荷或将电荷抹除时，也就是写入数据「1」时，阈值为负，而内存单元为正常开启(normally on)。当电子蓄积于浮动栅极中时，也就是写入数据「0」时，阈值往正值方向偏移，而内存单元为正常关闭(normally off)。

本发明为提供一种闪存存储器的编程方法。在先前的编程方法中，是通过FN穿隧而将来自基板的电子注入至浮动栅极中以进行编程。而本发明所提供的编程方法，则是通过将热电子自基板注入至浮动栅极中来进行编程。

以下将依据本发明进行闪存存储器的编程动作的第1实施例进行说明。图4是绘示依据本发明第1实施例对闪存存储器进行编程动作时对各部分施加的电压的示意图，图5是绘示图4中包含欲编程的存储器单元（以下，方便起见称作编程单元）的单元组NU的概略截面图，图6是绘示图4中未包含编程单元的单元组NU的概略截面图，图7是依据图4的编程动作所绘示的时序图。

请参照图4至图6，本实施例的闪存存储器在N型硅基板或N井的半导体区域上形成P井的半导体区域200。在进行编程时，对P井施加0V。在P井200内形成有将NMOS晶体管串联连接而成的单元组NU，即，形成有位线选择晶体管TD、存储器单元MC0～MC31、源极线选择晶体管TS。位线选择晶体管TD的控制栅极与浮动栅极电性耦合，选择栅极线SGD耦接至位线选择晶体管TD的控制栅极，且位线BL耦接至位线选择晶体管TD的漏极区，位线选择晶体管TD的源极域被共用作存储器单元MC31的漏极区。字线WL0～WL31分别耦接至存储器单元MC0～MC31的控制栅极。源极线选择晶体管TS的控制栅极与浮动栅极电性耦合，选择栅极线SGS耦接至源极线选择晶体管TS的控制栅极，源极线选择晶体管TS的漏极区被共用作存储器单元MC0的源极区，共同源极线SL耦接至源极线选择晶体管TS的源极区。

图4表示选择所选择的区块内的字线WL29，并对其页面进行编程的一例。请参照图4，对位线选择晶体管TD的选择栅极线SGD施加正电位（即VSGD>0V），对源极线选择晶体管TS的选择栅极线SGS施加0V（VSGS=0V）。对包含编程单元的單元組NU对应的位线BL施加正电位（VBL>0V），且对未包含编程单元的单元组NU对应的位线BL施加0V（VBL=0V）。对共同源极线SL施加0V或正电位，例如施加1.2V。

此处，施加至选择栅极线SGD的电压VSGD与施加至位线的电压VBL的关系以如下方式设定。即，设定为使包含编程单元的单元组NU对应的位线选择晶体管TD断开，且使未包含编程单元的单元组NU对应的位线选择晶体管TD接通。具体而言，施加至选择栅极线SGD的电压VSGD设定为VBL+Vth＞VSGD＞0V。此处，Vth为位线选择晶体管TD的阈值。故而，与被施加有VBL>0V的位线连接的位线选择晶体管TD为断开，且与被施加有VBL=0V的位线连接的位线选择晶体管TD为接通。因此，源极线选择晶体管TS为断开，由此包含编程单元的单元组NU与位线BL及共同源极线SL电性切断，而未包含编程单元的单元组NU电性耦合于位线BL。

对所选择的字线WL29施加比较高的正编程电压Vprg。该编程电压Vprg可为在先前的闪存存储器中所施加的编程电压（例如低于20V的电压）。对非选择的字线WL施加非选电压Vpass。非选电压Vpass为较编程电压Vprg低且大于0V，并足以使保持有数据“0”的存储器单元接通的大小的电压。此时，字线WL29的电位通过编程电压Vprg而上升，藉此编程单元的硅表面的电位受到引导（boot）而上升。此外，通过施加非选电压，与非选择的字线连接的存储器单元的硅表面的电位也少许上升。如此，如图5所示般，包含编程单元的单元组NU为浮接，因此在位线选择晶体管TD、存储器单元MC0～MC31的通道及源极/漏极区域附近形成有耗尽区域210。

另一方面，在未包含编程单元的单元组NU中，对位线BL施加0V（VBL=0V），使位线选择晶体管TD接通。因此，通过施加至所选择的字线的编程电压Vprg及施加至非选择的字线的非选电压Vpass而形成有反转层230，单元组NU中存储器单元的通道的电位，与位线电位相同而成为0V，在未包含编程单元的单元组NU的通道中未形成有耗尽区域。

其次，如图7所示般，对共同源极线SL施加负电压（VSL<0V），对选择栅极线SGS施加负电压（VSGS<0V）。在优选的实施例中，对共同源极线SL及选择栅极线SGS施加负电压的编程期间Tp相同。或，也可一开始编程便对选择栅极线SGS施加负电压。请同时参照图5及图7，对与共同源极线SL耦合的接触区域220施加负电压，由此在接触区域220与P井（Vpwell=0V）之间形成正向偏压，电子从接触区域220流动至P井中。此时，对选择栅极线SGS施加负电压，因此源极选择晶体管TS断开。从接触区域220流出的电子在P井200内扩散并到达编程单元。此时，编程单元的硅表面的电位上升，在此处形成有耗尽区域210，因此电子通过其电场而在能量上加速并成为热电子，且越过栅极氧化膜注入至浮动栅极（电荷储存层）中。若电子的加速能量高于氧化膜的能障(barrier)，则即便氧化膜的电场不太高，也可将电子注入至电荷储存层中，因此，通过氧化膜的电场降低，可抑制氧化膜质劣化。接着，请同时参照图6及图7，由于在未包含编程单元的单元组中未形成耗尽区域，因此不会产生热电子。并且，若施加至所选择的字线WL29的编程电压Vprg不太高，则在对应的存储器单元的电荷储存层中不会引起因FN穿隧而产生的电子注入。

在闪存存储器的删除动作中，对所选择的区块的P井施加高电压的删除电压，并对区块内的所有字线施加0V，此时保持在电荷储存层中的电子，通过硅表面与电荷储存层之间的氧化膜而释放至硅表面。然而，在进行删除动作时，若氧化膜的电场高，则存储器单元的氧化膜的可靠性劣化。此时，若加长删除时间而降低向氧化膜的电场，则可减轻氧化膜的可靠性的劣化。例如，若使删除时间为例如0.1sec左右，则可将氧化膜的电场降低至2/3左右，从而抑制氧化膜的可靠性劣化。

另外，上述实施例中，虽然是对连接有共同源极线SL的扩散区域220来施加负电压，但负电压并非必须经由共同源极线SL来施加。例如，也可以在P井200内形成其他N型扩散区域，并对该扩散区域施加用于使正向偏压产生的负电压的方式，此时，则无须对共同源极线SL施加负偏压。

接下来将对依据本发明第2实施例的闪存存储器的编程动作的进行说明。图8是绘示依据本发明第2实施例对闪存存储器进行编程动作的流程图。该编程动作例如是可以通过由控制器140（图3）来执行。请参照图8，控制器140接收编程命令并对该命令进行解码（S100）並开始编程。从继编程命令之后接收到的地址信息取得进行编程的行地址Ax（S102），并判定行地址Ax是否大于临限值以上（S104）。所述临限值是依据构成单元组NU的存储器单元的个数进行设定。例如，当单元组NU具有32个存储器单元时，可将临限值设定为例如是该存储器单元的个数的一半（即16）。换言之，是判定编程单元与源极线之间的距离是否大于存储器单元的个数的一半。

请参照图9A，控制器140在行地址Ax未达临限值时，即在距共同源极线SL相对近时，设定为对共同源极线SL施加负偏压电压的编程期间Tp=Ta（图8，S106）。另一方面，请参照图9B，在行地址Ax大于临限值时，即在距共同源极线SL相对远时，设定为对共同源极线SL施加负偏压的编程期间Tp=Tb（Tb>Ta）（图8，S108）。在编程单元的位置远离共同源极线SL的情形时，电子扩散的距离或时间变长。因此，因设定与扩散距离对应的编程期间Ta、Tb，而抑制电子向编程单元的注入量的不均，由此可使存储器单元的临限值分布幅度变窄。

上述实施例中，虽然是根据行地址Ax是否为大于临限值而设定编程期间Ta、Tb，但也可以设定进一步细分化的编程期间的方式来进行。例如，若单元组NU中所包含的存储器单元的个数大至64、128，则从源极线至编程单元的扩散距离的差变得更大。因此，也可准备多个临限值，例如判定行地址Ax符合4组字线WL0～WL15、字线WL16～WL31、字线WL32～WL47、字线WL48～WL63中的哪一组，并从4个编程期间Ta＜Tb＜Tc＜Td中选择相符的编程期间。

接着，对本发明的第3实施例进行说明。图10A是绘示依据本发明的第3实施例的闪存存储器的芯片的概略平面图，图10B是沿图10A A-A线的局部放大图。请同时参照图3及图10A，在基板300的周边区域310A，形成有地址寄存器120、数据寄存器130、控制器140、字线选择电路150、页面缓冲器/感測电路160、列选择电路170及内部电压产生电路180等。基板300例如示P型硅基板。在阵列区域310B形成有存储器阵列100。在阵列区域310B中，在基板300上形成有N井区域320，且在N井区域320内形成有P井区域330。形成N井区域320、P井区域330的方法例如是离子植入法。P井区域330定义出存储器区块340，在存储器区块340内配置有如图1所示的多个单元组NU。

图11是绘示依据本发明第3实施例进行编程动作时对各部分施加的电压的示意图，图12是依照图11的位线BL-1的编程动作进行说明的概略截面图，图13是依照图11的位线BL-2的状态进行说明的概略截面图，图14是依据图11的编程动作所绘示的时序图。

请参照图14，在时刻t1时，对包含编程单元的单元组所对应的位线施加V2，对其他不包含编程单元的单元组所对应的位线施加V1。在优选的态样中，V1为与在编程时对P井区域330施加的正向偏压的电位Vx相等或较高的电位（V1≧Vx），V2为较V1高的电位（V2＞V1）。在时刻t1时，对P井区域330施加0V，对N井区域320施加VN-well的电位。VN-well的电位优选为Vx＞VN-well≧0V。

请继续参照图14，在与对位线BL施加V1或V2电位的时刻大致相同的时刻，对所选择的区块的位线选择晶体管TD的选择栅极线SGD施加正电位（VSGD>0V），且对源极线选择晶体管TS的选择栅极线SGS施加0V（VSGD＝0V）。施加至选择栅极线SGD的电位VSGD与施加至位线的电位V1、V2的关系设定为：使与被施加有V2的位线对应的位线选择晶体管TD断开，且使与被施加有V1的位线对应的位线选择晶体管TD接通。具体而言，位线选择晶体管TD的选择栅极线SGD的电位VSGD设定为Vth+V1≦VSGD＜Vth+V2。此处，Vth为位线选择晶体管TD的阈值。故而，与被施加有V2的位线连接的位线选择晶体管TD为断开，且与被施加有V1的位线连接的位线选择晶体管TD为接通。此外，源极线选择晶体管TS为断开，因此被施加有V2的位线对应的单元组NU，是与位线BL及共同源极线SL电性切断，并且，被施加有V1的位线对应的单元组NU是电性耦合于位线BL。

图11是绘示依据本发明第3实施例进行编程动作时对各部分施加的电压的示意图。请参照图11，对位线BL-1施加V2，使与位线BL-1连接的位线选择晶体管TD-1断开，此时对应的单元组NU为浮接。另一方面，对位线BL-2、BL-3施加V1，使与位线BL-2、BL-3连接的位线选择晶体管TD-2、TD-3接通，此时对应的单元组NU电性连接于位线BL-2、BL-3。

接著，在时刻t2中，对所选择的字线施加较高的正编程电压Vprg，且对非选择的字线施加非选电压Vpass。施加编程电压Vprg及非选电压Vpass直到时刻t5。其中，编程电位Vprg可设为在先前的闪存存储器中所施加的编程电压（例如低于20V的电压）。此外，非选电压Vpass为较编程电压Vprg低、且足以使保持有数据“0”的存储器单元接通的大小的电位。如图11所示，对所选择的字线WL29施加编程电压Vprg，对其他非选择的字线施加非选电压Vpass。

在施加编程电压Vprg、非选电压Vpass的期间中的时刻t3至时刻t4，对P井区域330施加较N井区域320高的电位Vx形成正向偏压。由此，对所选择的编程单元写入数据“0”。

图12是依照图11的位线BL-1的编程动作进行说明的概略截面图。请参照图12，对N井区域320的接触区域322施加电位VN-well，且对P井区域330的接触区域332施加高于VN-well的电位Vx，则P井区域330与N井区域320之间的接合处成为正向偏压，电子自N井区域320注入P井区域330。此时，被施加有电位V2的位线对应的单元组NU处于浮接状态，因此被施加有编程电压Vprg的编程单元的硅表面的电位上升。此外，被施加有非选电压Vpass的存储器单元的硅表面的电位也少许上升。如此，如图12所示般，在被施加有V2的位线对应的存储器单元MC0～MC31的通道中形成有耗尽区域350。此时，从N井区域320注入至P井区域330的某些电子，在编程单元的通道深处的深耗尽层350受到电场加速，并注入至编程单元的浮动栅极（电荷储存层）中。由此，將编程单元的阈值向正方向编移，並写入数据“0”。

图13依照对图11的位线BL-2的状态进行说明的概略截面图。在对P井区域330施加Vx电位的期间中，与图12的情况相同地，电子从N井区域320注入向P井区域330。在对位线BL-2施加有V1电位的情形时，位线选择晶体管TD-2成为接通状态，因此在单元组NU的存储器单元的通道中形成有反转层360，通道的电位成为与V1相同的电位。一些来自N井区域320的电子到达被施加有编程电位Vprg（对应于字线WL29）的存储器单元的通道附近时，由于通道中并未形成耗尽区域，电子不会受到电场加速。因此，电子未注入至所选择的字线WL29对应的存储器单元的浮动栅极内。因此，其阈值未变化而为数据“1”。

本实施例中，通过对阵列区域310B中的P井区域330进行分割，使得对所选择的区块进行编程时，包含所选择的区块的P井区域的电位与N井区域320相比为正电位，并使其他P井区域在编程时固定为0V，可减少从N井区域320流动至P井区域330的正向电流。

虽对上述第1实施例至第3实施例进行了详细说明，但本发明分别包含第1实施例至第3实施例，进而也包含第1实施例至第3实施例的组合态样。例如，第3实施例中，也可与第2实施例的情况相同地，根据进行编程的行地址的位置来改变施加至P井区域330的正向偏压电压的施加期间。

虽对本发明的优选的实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求书中所记载的本发明的主旨范围内进行各种变形、变更。

Claims (18)

1.一种闪存存储器的编程方法，所述闪存存储器包含存储器阵列，所述存储器阵列在第1导电型的第1半导体区域内形成有多个NAND型单元组，且所述闪存存储器的编程方法的特征在于，包含：

使包含编程单元的单元组与对应的位线电性分离，且使未包含编程单元的单元组电性耦合于对应的位线；

对所选择的字线施加编程电压，且对非选择的字线施加非选电压；

在施加所述编程电压的期间，使所述第1半导体区域内产生载子；及

对所述编程单元注入热载子。

2.根据权利要求1所述的闪存存储器的编程方法，其特征在于，所述产生所述载子的步骤包含使所述第1半导体区域形成正向偏压。

3.根据权利要求2所述的闪存存储器的编程方法，其特征在于，所述形成正向偏压的步骤包含：

对所述第1半导体区域施加第1电压；以及

对形成在所述第1半导体区域内的第2半导体区域施加第2电压；

其中所述第2电压大于所述第1电压。

4.根据权利要求1所述的闪存存储器的编程方法，其特征在于，还包含：

于P型硅基板上形成所述第1半导体区域；以及

于所述第1半导体区中形成具有第2导电型的多个第2半导体区域；

其中所述第1导电型为N型，且所述第2导电型为P型。

5.根据权利要求4所述的闪存存储器的编程方法，其特征在于，对所述多个第2半导体区域中包含所述编程单元的所述第2半导体区域施加较所述第1半导体区域高的电位。

6.根据权利要求1所述的闪存存储器的编程方法，其特征在于，所述单元组的其中一端经由位线选择晶体管而连接于对应的位线，且另一端经由源极线选择晶体管而连接于源极线，包含所述编程单元的所述单元组是通过使所述位线选择晶体管及所述源极线选择晶体管为断开而与所述位线及所述源极线电性分离，未包含所述编程单元的所述单元组是通过使所述位线选择晶体管为接通而电性耦合于所述位线。

7.根据权利要求6所述的闪存存储器的编程方法，其特征在于，对包含所述编程单元的所述单元组对应的位线施加第1电位，对未包含所述非编程单元的所述单元组对应的位线施加第2电位，对所述位线选择晶体管的栅极施加第3电位，且所述第1电位大于所述第2电位，所述第3电位位于所述第1电位与所述第2电位之间。

8.根据权利要求6所述的闪存存储器的编程方法，其特征在于，对所述源极线选择晶体管的扩散区域施加产生正向偏压的电压。

9.根据权利要求1所述的闪存存储器的编程方法，其特征在于，所述产生所述载子的期间可根据所选择的字线的位置而改变。

10.根据权利要求9所述的闪存存储器的编程方法，其特征在于，所述产生所述载子的期间在所选择的字线的位置为第1临限值以下时为第1期间，而在所选择的字线的位置大于所述第1临限值时为较所述第1期间大的第2期间。

11.根据权利要求1所述的闪存存储器的编程方法，其特征在于，在所述编程单元的通道中形成有耗尽区域。

12.一种半导体存储装置，其特征在于，包括：

存储器阵列，形成于具有第1导电型的第1半导体区域；以及

多个单元组，形成于所述存储器阵列，其中所述多个单元组具有多个串联而成的存储器单元，且所述多个单元组的其中之一包含经编程的编程单元；

其中在编程期间，使包含所述编程单元的所述单元组与对应的位线电性分离，使未包含所述编程单元的所述单元组耦合于对应的位线，对所选择的字线施加编程电压，对非选择的字线施加非选电压，且在所述第1半导体区域中产生载子；以及

在所述编程期间，包含所述编程单元的所述单元组形成有耗尽区域，且所述载子于该耗尽区域形成热载子而注入所述编程单元。

13.根据权利要求12所述的半导体存储装置，其特征在于，还包括：

具有第2导电型的第2半导体区域，形成于具有所述第1导电型的硅基板上，且所述第1半导体区域形成于所述第2半导体区域内。

14.根据权利要求13所述的半导体存储装置，其特征在于，所述载子的产生是通过对所述第1半导体区域施加正向偏压。

15.根据权利要求14所述的半导体存储装置，其特征在于，所述正向偏压的施加是通过对所述第1半导体区域施加较所述第2半导体区域高的电压。

16.根据权利要求15中所述的半导体存储装置，其特征在于，产生所述载子的期间是根据所选择的字线的位置而设定。

17.根据权利要求12所述的半导体存储装置，其特征在于，所述单元组的其中一端经由位线选择晶体管而连接于对应的位线，且另一端经由源极线选择晶体管而连接于源极线，包含所述编程单元的所述单元组，通过使所述位线选择晶体管及所述源极线选择晶体管为非接通而使所述单元组与所述位线及所述源极线电性分离，而未包含所述编程单元的所述单元组通过将所述位线选择晶体管接通而电性耦合于所述位线。

18.根据权利要求17所述的半导体存储装置，其特征在于，对包含所述编程单元的所述单元组对应的位线施加第1电位，对未包含所述编程单元的所述单元组对应的位线施加第2电位，对所述位线选择晶体管的栅极施加第3电位，且所述第1电位大于所述第2电位，所述第3电位介于所述第1电位与所述第2电位之间。