CN101107672A - 半导体装置以及半导体装置的控制方法 - Google Patents
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Abstract
本发明的半导体装置包含：数个存储区块，含有包含连接于字线的存储单元的数个存储单元群与用来选择该数个存储单元群的选择栅；以及外加电压电路，在读取时施加逆接偏压于非选择的存储区块内的选择栅。由于于读取时施加逆接偏压于非选择的存储区块内的选择栅，故能够将选择栅完全地设为关断状态，而能够抑制读取时非选择区块中的漏电流。如此，可正确的读取动作并且能够缩小电路规模。
Description
技术领域
本发明是有关于一种半导体装置以及半导体装置的控制方法。
背景技术
做为资料储存用途的闪存(flash memory)，是经常使用NAND(反及)型或AND(及)型等的闪存。作为NAND型闪存的一例，于专利文献1以及专利文献2中揭示有一种具有作为电荷蓄层叠的浮栅极(Floating Gate，简称FG)的NAND型闪存。
第1图是显示习知FG型NAND闪存的阵列(array)构造的图。第1图中的WL000至WL031表示配设于每1区块(block)单位的字线(wordline)、BLm表示位线(bit line)、M表示存储单元(memory cell)。各位线BLm是连接于页面缓冲器(page buffer)100至10m。在1区块的单位中，于每一位线BLm是串联连接32个存储单元M而构成一个存储单元。存储单元串M000至M031直至Mm00至Mm31各者的一端是经由分别对应选择线SSG0的电位的选择源极栅SSG00至SSG0m而分别连接于阵列Vss线ARVSS，而各着的另一端是经由分别对应选择线SDG0的电位的选择漏极栅SDG00至SDG0m、漏极接点220至22m而连接于位线BL0至BLm。根据地址(address)信号控制选择栅，来选择想要的区块，其它的区块则为非选择。各区块的位线单位所连接的数个存储单元是形成为1个群(存储单元群)。
第2图是习知FG型NAND闪存的剖面图。在第2图中，M为存储单元，BL为位线、SSG为选择源极栅、SDG为选择漏极栅、11为源极扩散层、12为扩散层、13为漏极扩散层、22为漏极接点。而W_SDG为选择漏极栅SDG的配线宽度、W_WL为存储单元M的配线宽度、S_SDG-WL为选择线SDGn与字线WL的间隔、S_WL-WL为相邻连接字线之间的间隔。选择漏极栅SDG与存储单元M的配线宽度的关是为W_SDG＞W_WL。选择线SDGn与字线WL之间的间隔、相邻连接字线WL之间的间隔，两者的关是为S_SDG-WL＞S_WL-WL。
第3图(a)是显示FG型NAND闪存的单元剖面构造的图，第3图(b)是显示选择栅的剖面构造的图。如第3图(a)所示，此存储单元M是具有于硅基板31上依序层叠穿隧氧化(tunnel oxide)膜32、多晶硅(polysilicon)浮栅极33、氧化膜34、氮化膜35、氧化膜36以及控制栅37的构造。此外，如第3图(b)所示，选择栅SSG以及SDG是具有于硅基板41上依序层叠氧化膜42、栅电极43的构造。此处，存储单元M的配线宽度W_WL与选择栅SSG以及SDG的配线宽度的关是为W_WL＜W_SSG、W_SDG。如此，漏极以及源极侧的选择栅的配线宽度W_SSG、W_SDG是较存储单元的配线宽度W_WL还宽，这是为了防止在读取(read)或者编程时其栅部的漏电流。又，选择栅与字线的间隔S_SDG-WL是较相邻连接字线的间隔S_WL-WL宽，这是为了在加工字线时将全部的字线做成相同宽度。
第4图是显示FG型NAND闪存的Vt分布的图。FG型NAND闪存单元的临界值是设定为在擦除擦除状态(资料1)时为负，在写入状态(资料0)时为正。
此外，近年来亦进行SONOS(semiconductor oxide nitride oxidesemiconductor；硅氧氮氧硅)型NAND闪存的开发。此技术是使用如氮化膜等来取代浮栅极做为电荷蓄积层以存储。此技术是记载于专利文献3。在SONOS构造的非挥发性半导体内存中，是从源极侧或者是漏极侧进行往栅极绝缘膜中的电荷注入，而能够做到多值(multiple value)信息的保存。
专利文献1：日本公开专利公报特开2001-308209号
专利文献2：日本公表专利公报特表2001-518696号
专利文献3：日本公开专利公报特开2003-204000号
发明内容
(发明所欲解决的课题)
习知的NAND单元阵列是使用选择栅来使区块(擦除擦除单位)分隔，并在所述区块进行各种动作，并且非选择区块会回避选择区块造成的干扰。
然而，随着高积体化与低电压化的进展，由于读取时或者编程时所产生的非选择区块的漏电流，而有无法正确读取动作的问题。此外，近年来核心单元阵列(core cell array)为了高积体化，一般1个NAND串(NAND string)是32个单元化，但在SONOS系的NAND型闪存中，由于干扰的影响变大，故较佳为16个单元化。与习知技术相比较，此情形下的选择栅数目以及漏极接点、源极扩散线路的数目随着存储单元区域增加而使得整体区域变大。特别是在如第2图以及第3图所说明般，由于习知技术的选择栅SDG以及SSG的配线宽度比存储单元M的配线宽度还宽，故有当选择栅的数目增加时，无法缩小电路规模的问题。
因此，本发明乃有鉴于所述问题点而研创者，目的在于提供一种可正确的读取动作并能缩小电路规模的半导体装置以及半导体装置的控制方法。
(解决课题的手段)
为了解决所述课题，本发明的半导体装置是包含：数个存储区块，含有包含连接于字线的存储单元的数个存储单元群与用来选择该数个存储单元群的选择栅；以及外加电压电路，在读取时施加逆接偏压(backbias)至非选择的存储区块内的选择栅。依据本发明，于读取时施加逆接偏压至非选择的存储区块内的选择栅，藉此能够将选择栅完全地关断(OFF)而能够抑制读取时非选择区块中的漏电流。如此，可正确的读取动作并且能够缩小电路规模。
所述选择栅较佳为可存储的选择栅。依据本发明，由于使用可存储的选择栅而能够使临界值较一般的晶体管更高，故能够于施加预定电压至栅极时完全地关断非选择区块的选择栅。如此便能够抑制非选择区块中的漏电流。因此，可正确的读取动作并且能够缩小电路规模。
所述选择栅是被编程。依据本发明，由于将选择栅予以编程而能够使临界值较一般的晶体管更高，故能够于施加预定电压至栅极时完全地关断非选择区块的选择栅。如此便能够抑制非选择区块中的漏电流。因此，可正确的读取动作并且能够缩小电路规模。
本发明的半导体装置是包含：数个存储区块，含有包含连接于字线的存储单元的数个存储单元群与用来选择该数个存储单元群的选择栅；且所述选择栅为可存储的选择栅。依据本发明，由于使用可存储的选择栅而能够使临界值较一般的晶体管更高，故能够于施加预定电压至栅极时完全地关断非选择区块的选择栅。如此便能够抑制非选择区块中的漏电流。因此，可正确的读取动作并且能够缩小电路规模。
本发明的半导体装置还包含连接于所述数个存储单元的数个字线与连接于所述选择栅的选择线，且与所述选择线相邻连接的字线间的间隔较佳为与所述数个字线的间隔相同。依据本发明，由于与选择线相邻连接的字线间的间隔做成与数个字线的间隔相同，故能够缩小电路规模。
本发明的半导体装置还包含连接于所述选择栅的选择线，且所述选择线的宽度较佳为与所述字线相同。由于将选择线的宽度做成与字线相同而能够将习知的宽选择线的宽度变细，故能够缩小电路规模。
所述存储单元较佳为浮栅极型。此外，所述存储单元较佳为SONOS型。所述选择栅较佳为使用与所述存储单元同型的晶体管。所述选择栅较佳为浮栅极型。所述选择栅较佳为SONOS型。所述选择栅较佳为选择漏极栅。所述存储单元群较佳为所述存储单元为数个串联连接。所述半导体装置较佳为半导体存储装置。
本发明为一种半导体装置的控制方法，该半导体装置包含：数个存储区块，含有包含连接于字线的存储单元的数个存储单元群与用来选择该数个存储单元群的选择栅；该半导体装置的控制方法包含以下步骤：于读取时，从数个存储区块选择1个存储区块的步骤；以及施加逆接偏压至非选择的存储区块内的选择栅的步骤。依据本发明，于读取时施加逆接偏压至非选择的存储区块内的选择栅，藉此能够将选择栅完全地关断而能够抑制读取时非选择区块中的漏电流。如此，可正确的读取动作并且能够缩小电路规模。
所述选择栅较佳为可存储的选择栅。依据本发明，由于使用可存储的选择栅而能够使临界值较一般的晶体管更高，故能够于施加预定电压至栅极时完全地关断非选择区块的选择栅。如此便能够抑制非选择区块中的漏电流。因此，可正确的读取动作并且能够缩小电路规模。
本发明为一种半导体装置的控制方法，该半导体装置包含：数个存储区块，含有包含连接于字线的存储单元的数个存储单元群与用来选择该数个存储单元群的选择栅；该半导体装置的控制方法是包含编程(使其存储资料)所述选择栅的步骤。依据本发明，由于使选择栅存储资料而能够使临界值较一般的晶体管更高，故能够于施加预定电压至栅极时完全地关断非选择区块的选择栅。如此便能够抑制非选择区块中的漏电流。因此，可正确的读取动作并且能够缩小电路规模。
本发明为一种半导体装置的控制方法，包含以下步骤：于读取时，预充电数个存储区块内的位线的步骤，该数个存储区块含有包含连接于字线的存储单元的数个存储单元群与用来选择该数个存储单元群的选择栅；以及于接着预充电期间后的感测(sense)期间，施加逆接偏压至非选择的存储区块的选择栅的步骤。依据本发明，能够完全地关断选择栅，并能够抑制读取时的非选择区块中的漏电流。因此，可正确的读取动作并且能够缩小电路规模。本发明的半导体装置的控制方法还包含以下步骤：擦除擦除被选择的存储区块的步骤；以及编程所述擦除擦除后的区块内的选择栅的步骤。
(发明的效果)
依据本发明，能够提供一种可正确的读取动作并且能够缩小电路规模的半导体装置以及半导体装置的控制方法。
附图说明
第1图是显示习知的FG型NAND闪存的阵列构造的图。
第2图是习知的FG型NAND闪存的剖面图。
第3图(a)是显示FG型NAND闪存的单元剖面构造的图。
第3图(b)是显示选择栅的剖面构造的图。
第4图是显示FG型NAND闪存的Vt分布的图。
第5图是第1实施形态中的NAND型闪存的方块图。
第6图是显示第1实施形态的FG型NAND闪存阵列构成以及预充电电压条件的图。
第7图是显示行译码器以及切换电路的图。
第8图是第1实施形态中的读取电压条件的时序图。
第9图是显示第2实施形态的FG型NAND闪存阵列构成以及读取时的感测电压条件的图。
第10图是显示第2实施形态的FG型选择栅的Vt分布的图。
第11图是说明第2实施形态的NAND闪存阵列的编程电压条件的图。
第12图是显示第2实施形态中的FG型NAND闪存的擦除擦除电压条件的图。
第13图是显示有关第3实施形态的SONOS型NAND闪存相关的阵列图。
第14图(a)是SONOS型存储单元的剖面图。
第14图(b)是SONOS型选择漏极栅的剖面图。
第14图(c)是选择源极栅的剖面图。
第15图是显示SONOS型NAND闪存的临界值分布的图。
第16图是显示SONOS型选择漏极栅的临界值分布的图。
第17图是显示第3实施形态的SONOS型NAND闪存阵列构成以及读取时的感测电压条件的图。
具体实施方式
以下针对本发明的实施形态做说明。
(第1实施形态)
第5图是第1实施形态中的NAND型闪存的方块图。闪存51是具有存储单元阵列52、I/O缓存器/缓冲器53、地址缓存器54、状态缓存器55、指令缓存器56、状态机(state machine)57、高电压产生电路58、行译码器(row decoder)59、页面缓冲器60以及列译码器(columndecoder)61。
存储单元阵列52是沿着排列成矩阵状的数个字线WL以及数个位线BL配置有可重写的非挥发性的存储单元晶体管。
I/O缓存器/缓冲器53是控制对应于I/O端子的各种信号或者资料。地址缓存器54是用来暂存通过I/O缓存器/缓冲器53而输入的地址信号。状态缓存器55是用来暂存状态信息。指令缓存器56是用来暂存通过I/O缓存器/缓冲器53而输入的动作指令。
状态机57是响应各控制信号而控制装置(device)内部的各电路的动作。高电压产生电路58是产生装置内部使用的高电压。装置内部使用的高电压是包含数据写入用的高电压、数据擦除擦除用的高电压、数据读取用的高电压以及用来检查在资料写入时/擦除擦除时是否有对存储单元完整地进行写入/擦除擦除的验证用高电压等。
行译码器59是将通过地址缓存器54输入的行地址予以译码来选择字线WL。页面缓冲器60是包含数据闩锁(data latch)电路与感测放大器(sense amplifier)电路等，并将连接于相同的字线的数个存储单元中所储存的资料分别予以闩锁并输出。列译码器61是将通过地址缓存器54输入的列地址予以译码来选择被读进页面缓冲器60的数个行资料。并且，I/O缓存器/缓冲器53、行译码器59、列译码器61以及高电压产生电路58是根据状态机57的控制来动作。
第6图是显示第1实施形态的FG型NAND闪存阵列构成以及读取时的预充电电压条件的图。符号52为存储单元阵列、60为页面缓冲器。32个FG型存储单元串联连接构成NAND串。NAND串的两端连接有选择漏极栅SDG0m、选择源极栅SSG0m。选择漏极栅SDG0m是经由漏极接点22m连接于位线BLm，而位线BLm是连接于页面缓冲器60m。
NAND串的m个(m为512Byte+16Byte)区块是构成擦除擦除单位。连接于一字线的m个存储单元的单位是构成读取或者编程的存取(access)单位(亦即页(page))。因此，读取、编程是针对m个单元同时进行。此外，于位线BL的方向亦同样地配置有数个其它的区块。位线BLm为各区块所共享。相邻连接的2个区块是镜向对称于漏极接点22。根据地址信号的选择漏极栅SDG及选择源极栅SSG的控制，藉此选择想要的区块，其它的区块则成为非选择。如第6图中的例子，区块BLOCK0为选择区块，区块BLOCK1为非选择区块。此处，图中的(1)是表示选择页(Sel WL)。
第7图是显示行译码器以及切换电路的图。在第7图中，符号59为第5图中所示的行译码器、符号62为切换换(switching)电路。行译码器59在每一区块包含有译码器XDEC_n，且将地址缓存器54提供的地址予以译码。切换电路62是依据译码结果将存储单元M的字线WL以及选择源极栅SSG的选择线SSGn、选择漏极栅SDG的选择线SDGn予以活性化。区块n是根据来自XDEC_n的信号SEL(n)来选择。此时，区块n中全部的字线WLn00至WLn31、选择漏极栅的选择线SDGn以及选择源极栅的选择线SSGn是经由通路晶体管(pass transistor)连接于来自行译码器的电压供给线(XT(0)至XT(31)、GSSG、GSDG)。信号UNSEL(n)是利用下拉晶体管(pull down transistor)使区块n中的选择漏极栅SDGn关断。信号UNSELS(n)是利用下拉晶体管使区块n中的选择源极栅SSG(n)关断。
接着，针对关于第1实施形态的NAND型闪存的读取动作做说明。表1是显示第1实施形态中的选择区块与非选择区块的读取条件。
(表1)
| 选择区块(Block0) | 非选择区块(Block1) | ||||||||
| SelWL | UnselWL | SDG | SSG | WL | SDG | SSG | ARVSS | BL | |
| Pre-charge | Vpass(4V) | Vpass(4V) | Vcc | 0V | Vpass(4V) | Vcc | 0V | 0V | 1V |
| Sense | Vread(0V) | Vpass(4V) | Vcc | Vcc | Floating(or Vpass) | 0V | 0V | 0V | sensed |
如表1所示，施加各电压至选择字线WL(Sel WL)、非选择字线WL(Unsel WL)、选择漏极栅SDG(Sel SDG)、非选择漏极栅(UnselSDG)、选择源极栅(Sel SSG)、非选择源极栅(Unsel SSG)、阵列Vss线ARVSS、全部的位线(BL)，将全部的位线BL予以预充电(precharge)。
第8图是第1实施形态中的读取电压条件的时序图。读取是从预充电位线BLm开始。此时，在选择区块BLOCK0中，选择字线WL030是施加有电压Vpass(4V)，非选择字线WL亦施加有电压Vpass。此处，Vpass为即使非选择存储单元的资料为0时亦能使其导通的电压。
在相邻连接的非选择区块BLOCK1中，选择漏极栅SDG1n(第6图的符号(2))的选择线SDG1是施加有电压Vcc，字线WL100至131是全部施加有电压Vpass。如此，在读取时，相邻连接于选择区块BLOCK0的非选择区块内BLOCK1的存储单元M(第6图的符号(3))会全部被选择。由于选择源极栅SSG1n的选择线SSG1施加有电压Vss，所以选择源极栅SSG1n为关断。如此，位线BLm充电有1V左右，并且处于导通状态的非选择存储单元M的信道(channel)部分亦充电有1V左右。此时，用来选择非选择区块以及选择区块中的字线以及选择栅的信道晶体管其所连接的信号线SEL(0)、SEL(1)是施加有作为电压HVPP的6V左右的高电压(Vpass+信道晶体管的临界值)。
接着，进入感测动作。感测动作是如表1及第8图所示般施加电压，使仍处于导通状态的非选择区块的SDG1n关断，进行使非选择字线WL的电压浮动(floating)的动作。此浮动的字线WL是保持有电压Vpass(4V)。所述动作藉由将信号SEL(1)设为Vss、将信号UNSEL(1)设为Vcc来实现。如此，逆接偏压被施加至非选择区块BLOCK1的选择漏极栅SDG1n。亦即，非选择区块BLOCK1的选择漏极栅SDG1n的源极恒常地施加有1V左右的电压。因此，与习知技术相比能使选择漏极栅SDG1n达到完全地关断的状态，而能够抑制读取时非选择区块BLOCK1中的漏电流。其它的非选择区块较佳为进行相同的控制。
在选择区块BLOCK0的感测动作是与习知技术相同。亦即，选择字线WL的电位维持在Vss(资料0与资料1的临界值之间的电位)，切断位线的预充电电压的供给，并且导通选择源极栅SSG0n。如此，n个选择存储单元中，由于资料0的存储单元为关断，故连接于该存储单元的位线BLm保持有1V。另一方面，由于资料1的存储单元M为导通，故连接于该存储单元M的位线BLm被放电而使电压下降。当经过预定的期间时，用以对页面缓冲器60m内的闩锁电路设定感测数据的设定信号SET便脉冲产生而结束感测动作。编程以及擦除擦除动作是与习知技术相同。
(第2实施形态)
接着针对第2实施形态做说明。第9图是显示第2实施形态的FG型NAND闪存阵列以及读取时的感测电压条件的图。表2是显示第2实施形态的选择区块与非选择区块的读取条件。
(表2)
| 选择区块(Block0) | 非选择区块(Block1) | ||||||||
| SelWL | UnselWL | SDG | SSG | WL | SDG | SSG | ARVSS | BL | |
| Pre-charge | Vpass(4V) | Vpass(4V) | Vpass(4V) | 0V | Floating | 0V | 0V | 0V | 1V |
| Sense | Vread(0V) | Vpass(4V) | Vpass(4V) | Vcc | Floating | 0V | 0V | 0V | sensed |
在第9图中，符号152为存储单元阵列，60m为页缓冲区。32个FG型存储单元串联连接而构成NAND串。NAND串的两端连接有选择漏极栅SDG0m、选择源极栅SSG0m。在第9图中，区块BLOCK0为选择区块，区块BLOCK1为非选择区块。
第2实施形态的特征为选择漏极栅SDG是为与核心(core)同型的FG型存储单元。并且，控制字线CWLn的宽度是与字线WL的宽度相等，控制字线CWLn与字线间的间隔是与相邻连接字线WL间的间隔相等。选择源极栅SSG为一般的选择晶体管。此外，选择漏极栅SDG是被编程，使得临界值较一般的晶体管(0.5V)还高。
第10图是显示第2实施形态的FG型选择栅的Vt分布的图。如第10图所示，全部的选择漏极栅SDG是被编程，使得临界值较一般的晶体管(0.5V)还高。因此，由于能够于感测时完全地关断选择漏极栅SDG1n，所以能够抑制非选择区块BLOCK1中的漏电流。
读取是从预充电位线BLm开始。预充电动作是如表2以及第9图所示般施加电压，接着，进入感测动作。感测动作是如表2以及第9图所示般施加电压。非选择区块BLOCK1内的选择漏极栅SDG1n(第9图的符号(2))是被编程，使得非选择区块BLOCK1内的选择漏极栅SDG1n的临界值较一般的晶体管(0.5V)还高。因此，在施加电压Vss至栅极时，能够完全地关断选择漏极栅SDG1n。因此，即使没有进行实施形态1的动作，亦能按照习知技术的预充电动作来抑制非选择区块BLOCK1中的漏电流。当然，与实施形态1相组合效果会更好。
如所述般，将选择漏极栅SDG做成与核心相同的内存且将临界值设高，藉此能够将用来选择选择漏极栅的控制字线CWL的宽度制造成与字线WL相同。因此，控制字线CWL与字线WL间的间隔不需要做宽，而能够实现小面积阵列。
第11图是说明第2实施形态的NAND闪存阵列的编程电压条件的图。在第11图中，符号(1)为选择页，(2)为被写入指定的存储单元。首先，选择位线BL1为0V，选择位线BL1以外的非选择位线BL施加有电压Vcc，选择区块BLOCK0中的控制字线CWL0则施加有电压Vpass。此时，选择位线BL1以外的非选择位线BL(非写入)中的控制字线CWL0的信道部的电位变为Vpass-Vth。此处，Vth为选择漏极栅SDG的临界值。例如，若Vcc＝3V、Vpass＝4V、Vth＝2V，则该信道部充电至2V后变为浮动状态。
接着，于选择字线WL030施加有Vpgm的20V，于选择区块BLOCK0内的非选择字线WL施加有Vpass_pgm的10V。Vpgm是对写入指定单元进行编程的电压，Vpass_pgm是用以将来自位线BL的电压施加至选择字线WL上全部的单元的漏极的电压。在写入指定单元中，透过FN穿隧(Fowler-Nordheim tunneling；弗拉-诺海默穿隧)从信道部注入电子至FG部来做写入。如所述般，于写入指定的单元的信道部施加0V，另一方面，在非写入指定的单元中，先前已成为浮动状态的控制字线CWL的电位(即非选择字线WL全部的信道电位)由于藕合而上升并变为高电压。如此，由于非写入指定的单元的信道部亦同样变为高电压，故在非写入指定的单元中，Vpgm与信道电位的差变小，且不进行编程。
此处的特征为由于控制漏极栅SDG与核心单元同样地被编程，故并非如同习知技术般施加Vcc，而是施加用来使控制漏极栅SDG导通的Vpass。阵列Vss线ARVSS是施加1V左右的电压，使选择源极栅SSG0n完全地关断。
第12图是显示第2实施形态中的FG型NAND闪存的擦除擦除电压条件的图。在擦除擦除动作中与习知技术的不同处是选择漏极栅SDG亦与核心一同擦除擦除。因此，选择漏极栅SDG施加有与核心相同的电压Vss。于基板是施加有电压Vpp(20V)，透过FN穿隧将电子从FG释放至基板。此处特征为于擦除擦除后，将选择漏极栅SDG进行编程。选择漏极栅SDG的编程在控制字线CWL施加电压Vpgm，于其它全部的字线WL施加和选择源极栅SSG相同的电压Vss来进行。由于对所有的选择漏极栅SDG进行编程，故不需如同一般核心的编程般，透过藕合来产生针对非写入指定单元进行的非写入指定状态。
(第3实施形态)
接着针对第3实施形态做说明。第13图是显示第3实施形态的SONOS型NAND闪存相关的阵列图。符号252为存储单元阵列，符号60m为选择页。16个SONOS型存储单元串联连接而构成NAND串。NAND串的两端连接有选择漏极栅SDG0m、选择源极栅SSG0m。选择漏极栅SDG亦为SONOS型。选择漏极栅SDG0m经由漏极接点22m连接至位线BLm。位线BLm是连接至页面缓冲器60m。NAND串的m个(m为512Byte+16Byte)区块是构成擦除擦除单位。
连接于一条字线WL的m个存储单元的单位是构成读取或者编程的存取单位(即页)。因此，读取、编程是m个存储单元同时进行。此外，其它的区块亦同样地数个配置于位线BL的方向。位线BLm为各区块所共享。相邻连接的2个的区块是镜向对称于漏极接点22m。根据地址信号的选择源极栅SSG及选择漏极栅SDG的控制，选择期望的区块，其它的区块则成为非选择。如第13图中的例子，区块BLOCK0为选择区块，区块BLOCK1为非选择区块。
第14图是显示第3实施形态的SONOS型NAND闪存相关的各晶体管构造的图，第14图(a)是SONOS型存储单元的剖面图、第14图(b)是SONOS型选择漏极栅的剖面图、第14图(c)是选择源极栅的剖面图。如第14图(a)所示，SONOS型存储单元M是构成于硅基板81，而扩散区81A、81B分别于硅基板81中形成为源极区域以及漏极区域。并且硅基板81的表面被覆盖层叠有氧化膜82、氮化膜83以及氧化膜84的构造的ONO膜86，并于ONO膜86上形成有多晶硅栅极电极85。
如第14图(b)所示，SONOS型选择漏极栅SDG是构成于硅基板91上，而扩散区域91A、91B分别于硅基板91中形成为源极区域以及漏极区域。并且硅基板91的表面被覆盖层叠有氧化膜92、氮化膜93以及氧化膜94的构造的ONO膜96，并于ONO膜96上形成有多晶硅栅极电极95。如第14图(c)所示，选择源极栅SSG在硅基板101上具有依序层叠有氧化膜102以与门极电极103的构造。
第15图是显示SONOS型NAND闪存的临界值分布的图。第15图是显示在第14图(a)显示的SONOS型存储单元的Vt分布的图。SONOS型存储单元是具有于进行擦除擦除时，Vt饱和于某电压的特性，与一般的NAND闪存的Vt分布不同。此处，该电压是显示为1V。另外，针对选择字线WL，擦除擦除验证时施加的电压Verv设定为2V、读取时施加的电压Vread设定为2.5V、写入验证时施加的电压Vpgmv设定为3V、读取时施加于非选择字线WL的电压Vpass设定为6V。
第16图是显示SONOS型选择漏极栅的临界值分布的图。如第16图所示，由于SONOS型在擦除擦除状态时有1V左右的高Vt(习知的选择晶体管为0.5V左右)，所以并不需要如同第2实施形态般预先编程选择漏极栅SDG来提高Vt。
第17图是显示第3实施形态的SONOS型NAND闪存阵列构成以及读取时的感测电压条件的图。表3是显示有关第3实施形态的选择区块与非选择区块的读取条件。
(表3)
| 选择区块(Block0) | 非选择区块(Block1) | ||||||||
| SelWL | Unsel WL | SDG | SSG | WL | SDG | SSG | ARVSS | BL | |
| Pre-charge | Vpass(6V) | Vpass(6V) | Vpass(6V) | 0V | Floating | 0V | 0V | 0V | 1V |
| Sense | Vread(2.5V) | Vpass(6V) | Vpass(6V) | Vcc | Floating | 0V | 0V | 0V | sensed |
如表3所示，Vread＝2.5V、Vpass＝6V、Vcc＝3.0V。与第2实施形态不同的是，由于选择漏极栅SDG于擦除擦除状态的Vt原本便较一般的晶体管(Vt＝0.5V)高，故不需要预先编程。利用此高Vt，即使是细小的配线宽度也能够避免漏电流。因此，能够将控制字线CWL的配线宽度做成与字线WL相同。
与第2实施形态的FG型单元的例子的不同处是起因于SONOS型单元的临界值分布。亦即，读取时的选择字线WL电压是设定为0单元与1单元的中间电位Vread。此外，Vpass亦较FG型的例子还高。而其它的基本动作是与FG型的例子相同。
首先，读取是从预充电位线BLm开始。此时，在选择区块BLOCK0中，选择字线WL014是施加有电压Vpass(例如6V)，非选择字线WL亦施加有电压Vpass。此处，Vpass是非选择存储单元的资料为0时亦能使其导通的电压。选择源极栅SSG00至SSG0m为关断。此外，在非选择区块BLOCK1中，选择漏极栅SDG10至SDG1m(第17图的符号(2))的控制字线CWL1、选择源极栅SSG10至SSG1m的选择线SSG1为电压Vss，字线WL100至131是全部为浮动状态。如此，全部的位线BL充电有1V左右。
接着，进入感测动作。感测动作是如表3、第17图般施加电压。由于非选择区块BLOCK1内的选择漏极栅SDG1m为SONOS型单元，故临界值较一般的晶体管(0.5V)高，当施加电压Vss至非选择漏极栅SDG1m时能够完全地关断。因此，能够抑制读取时的非选择区块BLOCK1中的漏电流。
如上所述，将选择漏极栅SDG做成与核心相同的SONOS型存储单元，由于SONOS型单元在擦除擦除状态是有1V左右的高Vt，所以并不需要如同第2实施形态般预先编程选择漏极栅SDG来提高Vt。所以，即使不编程选择漏极栅SDG亦能够将控制字线CWL的配线宽度做成与字线WL相同。因此，控制字线CWL与字线WL之间的间隔便不需要做宽而能够实现小面积阵列。并且，虽然所述的读取动出是以与第2实施形态相同的电压条件做说明，但为了更进一步防止非选择区块中的漏电流，亦可如同第1实施形态般在感测时于非选择区块内的选择漏极栅加上逆接偏压。
根据所述各实施形态，可正确的读取动作并且能够缩小电路规模。并且，在状态机57的控制下，利用高电压产生电路58、行译码器59以及切换电路62，于读取时施加逆接偏压至非选择存储区块内的选择栅。半导体装置可为单独封装的闪存等的半导体存储装置，亦可为如LSI(large scale integration；大规模集成电路)系统般以半导体装置的一部分而被组并者。
以上虽然针对本发明的较佳实施例做了详述，但本发明并非限定于特定的实施例者，于请求范围中所记载的本发明的要旨的范围内，可进行各种的变形、变更。实施形态2以及实施形态3虽然是以可存储的存储单元晶体管构成选择漏极栅，但亦可以可存储的存储单元晶体管构成选择源极栅。此外，虽然所述各实施形态是使用NAND型闪存做说明，但并非限定于此。
Claims (18)
1.一种半导体装置，包含：
数个存储区块，含有包含连接于字线的存储单元的数个存储单元群与用来选择该数个存储单元群的选择栅；以及
外加电压电路，在读取时外加逆接偏压于非选择的存储区块内的选择栅。
2.如权利要求1所述的半导体装置，其中，所述选择栅为可存储的选择栅。
3.如权利要求2所述的半导体装置，其中，所述选择栅为被编程的选择栅。
4.一种半导体装置，包含：
数个存储区块，含有包含连接于字线的存储单元的数个存储单元群与用来选择该数个存储单元群的选择栅；
所述选择栅为可存储的选择栅。
5.如权利要求1或4所述的半导体装置，其中，所述半导体装置还包含连接于所述选择栅的选择线；所述选择线与相邻连接的字线之间的间隔与所述数个字线的间隔相同。
6.如权利要求1或4所述的半导体装置，其中，所述半导体装置还包含连接于所述选择栅的选择线；所述选择线的宽度与所述字线的间隔相同。
7.如权利要求1或4所述的半导体装置，其中，所述存储单元为浮动栅型的存储单元。
8.如权利要求1或4所述的半导体装置，其中，所述存储单元为SONOS型的存储单元。
9.如权利要求1或4所述的半导体装置，其中，所述选择栅使用与该存储单元同型的晶体管。
10.如权利要求1或4所述的半导体装置，其中，所述选择栅为浮动栅型的选择栅。
11.如权利要求1或4所述的半导体装置，其中，所述选择栅为SONOS型的选择栅。
12.如权利要求1或4所述的半导体装置，其中，所述选择栅为选择漏极栅。
13.如权利要求1或4所述的半导体装置，其中，所述存储单元群为数个所述存储单元串联连接。
14.一种半导体装置的控制方法，该半导体装置包含：
数个存储区块，含有包含连接于字线的存储单元的数个存储单元群与用来选择该数个存储单元群的选择栅；
该半导体装置的控制方法包含以下步骤：
在读取数据时，从数个存储区块选择1个存储区块；以及
外加逆接偏压于非选择的存储区块内的选择栅。
15.如权利要求14所述的半导体装置的控制方法，其中，所述选择栅为可存储的选择栅。
16.一种半导体装置的控制方法，该半导体装置包含：
数个存储区块，含有包含连接于字线的存储单元的数个存储单元群与用来选择该数个存储单元群的选择栅；
所述半导体装置的控制方法包含编程所述选择栅的步骤。
17.一种半导体装置的控制方法，包含以下步骤：
在读取时，预充电数个存储区块内的位线，该数个存储区块含有包含连接于字线的存储单元的数个存储单元群与用来选择该数个存储单元群的选择栅；以及
在接在预充电期间后的感测期间，外加逆接偏压于非选择的存储区块内的选择栅。
18.如权利要求17所述的半导体装置的控制方法，其中，所述半导体装置的控制方法还包含以下步骤：
擦除被选择到的存储区块；以及
编程所述擦除后的区块内的选择栅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CNA2004800448544A CN101107672A (zh) | 2004-11-30 | 2004-11-30 | 半导体装置以及半导体装置的控制方法 |
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Country Status (1)
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2004
- 2004-11-30 CN CNA2004800448544A patent/CN101107672A/zh active Pending
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