JPH1166871A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】消去後のメモリセルの閾値電圧が所定の電圧以
下に低下することがあり、誤書き込みが生じることがあ
った。 【解決手段】ビット線ＢＬＥ、ＢＬＯにはトランジスタ
ＱＮＨ３、ＱＮＬ１を介して第１のセンスラッチ回路Ｓ
／Ｌ１が接続されるとともに、トランジスタＱＮＨ４、
ＱＮＬ２を介して第２のセンスラッチ回路Ｓ／Ｌ２が接
続される。メモリセルのデータを消去した後、過消去検
知リードし、読み出したデータを第１のセンスラッチ回
路Ｓ／Ｌ１にラッチする。このラッチデータより過消去
セルの有無が検知し、過消去セルが有る場合、ソフト書
き込みを行い閾値電圧を所定の範囲内に収束させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な半導体記憶装置に係わり、特に、ＥＥＰＲＯＭ
（Electrically Erasable Programmable ROM）などの不
揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】近年、電気的書換え可能とした不揮発性
半導体記憶装置の１つとしてＮＡＮＤセル型ＥＥＰＲＯ
Ｍが開発されている。このＮＡＮＤセル型ＥＥＰＲＯＭ
は、複数のメモリセルのソース、ドレインを隣接するも
の同士で直列接続し、これを１単位としてビット線に接
続するものであり、各メモリセルは、電荷蓄積層として
の浮遊ゲートと、制御ゲートが積層されたｎチャネルＭ
ＯＳＦＥＴ構造とされている。

【０００３】図４は、このようなＮＡＮＤセルがマトリ
クス状に配列されたメモリセルアレイの等価回路を示し
ている。ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通りであ
る。誤書き込みを防止する信頼性の高い書き込み方法と
して、local self boostが提案されている（公知例IEEE
Journal of Solid-State Circuits. Vol.31, No.11, N
ovember 1996 pp.1575-1582 ）。この書き込み方法にお
いて、データの書き込みは、ビット線から離れた方のメ
モリセルから順に行う。ビット線にはデータに応じて０
Ｖ又は電源電圧Ｖccを印加する。すなわち、データ
“０”を書き込む場合、ビット線に０Ｖを印加し、デー
タ“１”を書き込む場合、ビット線に電源電圧Ｖccを印
加する。

【０００４】ビット線に接続される選択ゲートは電源電
圧Ｖcc、ソース線に接続される選択ゲートは０Ｖであ
る。選択されたメモリセルの制御ゲートには昇圧された
書き込み電圧Ｖpgm （＝２０Ｖ程度）を印加し、選択さ
れた制御ゲートの両隣の制御ゲートを０Ｖにする。その
他の非選択メモリセルの制御ゲートには中間電位Ｖpass
（＝１０Ｖ程度）を印加する。また、書き込み前の各メ
モリセルはブロック単位に一括消去され、閾値電圧が負
とされている。

【０００５】例えば図４のメモリセルＭＣ１にデータを
書き込む場合、ワード線ＷＬ７を書き込み電圧Ｖpgm 、
ＷＬ６、ＷＬ８を０Ｖ、ＷＬ１、ＷＬ２…ＷＬ５を中間
電位Ｖpassとする。データ“０”を書き込む時、ＷＬ６
をゲート電極とするメモリセルＭＣ２は消去状態なので
閾値が負であり、ビット線電位の０ＶがＭＣ１のチャネ
ルに転送される。その結果、ＭＣ１のチャネル電位が０
Ｖであるため、選択メモリセルの浮遊ゲートと基板間に
高電圧がかかり、基板から浮遊ゲートに電子がトンネル
電流により注入され、閾値電圧が正方向に移動する。

【０００６】また、メモリセルＭＣ１にデータ“１”を
書き込む場合、ビット線ＢＬＥはＶcc（例えば３．３
Ｖ）であり、メモリセルＭＣ３の閾値電圧が例えば−１
ＶであればＭＣ３はオフし、メモリセルＭＣ１のチャネ
ルはフローティングになる。フローティングのチャネル
は制御ゲートとの間の容量結合で８Ｖ程度になり、電子
注入が起こらないため“１”状態を保持する。

【０００７】データの消去は、ブロック単位でほぼ同時
に行われる。すなわち消去するブロックの全ての制御ゲ
ート、選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板
に昇圧された昇圧電位ＶppE （２０Ｖ程度）を印加す
る。消去しないブロックの制御ゲート、選択ゲートにも
ＶppE を印加する。これにより消去するブロックのメモ
リセルにおいて浮遊ゲートの電子がウエルに放出され、
閾値電圧が負方向に移動する。消去動作は２ｍｓ程度の
消去パルスを印加し、消去しやすいメモリセルも消去し
にくいメモリセルも同じ消去パルスで消去する。したが
って、消去状態（“１”状態）のメモリセルの閾値分布
は−１Ｖ程度から−５Ｖ程度の範囲に分布する。

【０００８】データの読み出し動作は、ビット線をプリ
チャージした後フローティングとし、選択されたメモリ
セルの制御ゲートを０Ｖ、それ以外のメモリセルの制御
ゲート、及び選択ゲートを電源電圧Ｖcc（例えば３
Ｖ）、ソース線を０Ｖとする。この状態で、選択された
メモリセルに電流が流れるか否かをビット線の電位を検
出することによりデータが読み出される。すなわち、メ
モリセルに書き込まれたデータが“０”（メモリセルの
閾値Ｖth＞０）である場合、メモリセルはオフしている
ため、ビット線はプリチャージ電位を保つ。一方、メモ
リセルに書き込まれたデータが“１”（メモリセルの閾
値Ｖth＜０）である場合、メモリセルはオンしてビット
線はプリチャージ電位からΔＶだけ下がる。これらのビ
ット線電位をセンスアンプで検出することによって、メ
モリセルのデータが読み出される。

【０００９】

【発明が解決しようとする課題】ところで、データの書
き込み時に、メモリセルＭＣ１にデータ“１”を書き込
む場合を考える。例えば図４に示すメモリセルＭＣ１に
データを書き込む場合、メモリセルＭＣ３のゲートを０
Ｖにする。ＭＣ３の閾値電圧が例えば−５Ｖの場合、Ｍ
Ｃ３はワード線ＷＬ１からＷＬ５、ＷＬ７が例えば電源
電圧Ｖcc、ＷＬ６が０Ｖ、ビット線ＢＬＥがＶccではオ
フしない。したがって、ワード線ＷＬ７を０Ｖから電圧
Ｖpgm まで昇圧する際に、データ“１”が書き込まれる
ＭＣ１のチャネルは確実にフローティングとならない。
このため、メモリセルＭＣ１のチャネルは８Ｖまで昇圧
されず、例えば５Ｖまでしか昇圧されない。この場合、
メモリセルＭＣ１のチャネルが５Ｖ、ゲートが２０Ｖで
あるため電子が注入されて誤書き込みされるという問題
がある。

【００１０】すなわち、従来は、データを消去する際、
閾値電圧が例えば０Ｖ以下になるように、その上限値だ
けを制御していたが、消去後の各メモリセルの閾値電圧
は、例えば−１Ｖ〜−５Ｖの範囲に分布するため、デー
タの書き込み時に誤書き込みが発生することがあった。

【００１１】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、消去後の
メモリセルの閾値電圧が所定の電圧以下に低下しないよ
うに制御することにより、誤書き込みを防止可能な半導
体記憶装置を提供しようとするものである。

【００１２】

【課題を解決するための手段】本発明は、上記課題を解
決するため、少なくとも１つのメモリセルを含むメモリ
セル部と、前記メモリセル部の一端に接続された第１の
信号線と、前記メモリセル部の他端に接続された第２の
信号線と、前記第１の信号線に接続され、前記メモリセ
ルの状態を読み出す読み出し手段と、前記メモリセルに
記憶されたデータを消去する消去手段と、前記消去手段
による消去後、前記メモリセルが過剰に消去されている
かを調べる過消去検知手段とを有し、前記過消去検知手
段は、前記第２の信号線に第１の基準電位を印加するこ
とにより、前記第１の信号線に第１の読み出し電位を出
力させ、前記読み出し手段は前記第１の読み出し電位を
検知する。

【００１３】さらに、前記過消去検知手段により過剰に
消去されているメモリセルが検知された場合、弱い書き
込みを行うソフト書き込み手段を設けてもよい。

【００１４】また、この発明は、少なくとも１つのメモ
リセルを含む第１のメモリセル部と、少なくとも１つの
メモリセルを含む第２のメモリセル部と、前記第１のメ
モリセル部の一端に接続された第１の信号線と、前記第
１のメモリセル部の他端に接続された第２の信号線と、
前記第２のメモリセル部の一端に接続された第３の信号
線と、前記第２のメモリセル部の他端に接続された第４
の信号線と、前記第１の信号線に接続され、メモリセル
に保持された電圧を読み出す、読み出し手段と、前記メ
モリセルを消去する消去手段と、消去後、前記メモリセ
ルが過剰に消去されているかを調べる過消去検知手段と
を有し、前記過消去検知手段は前記第２の信号線に第１
の基準電位を印加することにより、第１の信号線に第１
の読み出し電位を出力させるとともに、前記第３の信号
線に第２の基準電位を印加し、前記読み出し手段は前記
第１の信号線に出力された第１の読み出し電位を検知す
る。

【００１５】さらに、前記過消去検知手段により過剰に
消去されているメモリセルが検知された場合、弱い書き
込みを行うソフト書き込み手段を設けてもよい。

【００１６】前記読み出し手段は、１の信号線と第１の
ノードを接続する第１のスイッチと、第１のノードの電
位を検出するセンスアンプと、一端が第１のノードに接
続され、他端が第２のノードに接続されたキャパシタと
を含み、前記第２のノードに印加される電位は、前記セ
ンスアンプが前記第１のノードの電位をセンスする際に
変化される。

【００１７】前記過消去検知手段は、過剰に消去されて
いるメモリセルを検知する場合、第２の信号線に第１の
基準電位を印加し、前記第１の信号線に出力される第１
の読み出し電位は、前記第１のスイッチを介して、前記
第１のノードに第２の読み出し電位として転送され、前
記第２のノードの電位を変化させることにより、前記キ
ャパシタの容量結合で、第１のノードの電位を前記第２
の読み出し電位と異なる第３の読み出し電位とする。

【００１８】前記過消去検知手段が第２の信号線に第１
の基準電位を印加するとき、選択したメモリセルのゲー
トに第１の過消去検知ワード線電位を印加し、選択した
メモリセルに直列接続する非選択メモリセルのゲートに
第２の過消去検知ワード線電位を印加することにより、
第１の信号線に第１の読み出し電位を出力する。

【００１９】前記第１の過消去検知ワード線電位は前記
第２の過消去ワード線電位と同じか、又は異なってい
る。

【００２０】また、この発明は、メモリセルが複数個ず
つ直列接続されたＮＡＮＤ型メモリセルを含むメモリセ
ル部と、前記メモリセルのデータを消去する消去手段
と、前記消去手段による消去後、前記メモリセルが過剰
に消去されているかを調べる過消去検知手段とを有して
いる。

【００２１】さらに、過剰に消去されているメモリセル
に対しては、弱い書き込みを行うソフト書き込み手段を
設けてもよい。

【００２２】さらに、前記ＮＡＮＤ型メモリセルの一端
に接続された第１の信号線と、前記ＮＡＮＤ型メモリセ
ルの他端に接続された第２の信号線と、前記第１の信号
線に接続され、前記メモリセルの電圧を読み出す読み出
し手段とを有し、前記読み出し手段は、前記第１の信号
線と第１のノードを接続する第１のスイッチと、前記第
１のノードの電位を検出するセンスアンプと、一端が第
１のノードに接続され、他端が第２のノードに接続され
たキャパシタとを含み、前記第２のノードに印加される
電位は、前記センスアンプが前記第１のノードの電位を
センスする際に変化される。

【００２３】さらに、前記センスアンプの出力端にゲー
トが接続され、前記センスアンプにより過剰に消去され
たメモリセルが検知された場合信号を出力するトランジ
スタとを有している。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２５】従来は消去状態が例えば０Ｖ以下になるよ
うに制御していたが、閾値電圧が所定の電圧以下になら
ないようには制御していない。本発明では、消去動作時
に、消去状態の閾値分布を０Ｖ以下であり、かつ所定の
電圧、例えば−３Ｖ以上であるように制御する。このよ
うに消去電圧を所定の電圧以上に制御することにより、
書き込み時の誤書き込みを防止できる。

【００２６】以下では多値ＮＡＮＤセル型ＥＥＰＲＯＭ
を例として本発明を説明する。消去動作は多値メモリセ
ルの場合も２値メモリセルの場合でも同様である。

【００２７】図２（ａ）（ｂ）はメモリセルアレイの１
つのＮＡＮＤセル部分の平面図と等価回路図である。図
３（ａ）は図２（ａ）に示す３ａ−３ａ線に沿った断面
図であり、図３（ｂ）は図２（ａ）に示す３ｂ−３ｂ線
に沿った断面図である。

【００２８】素子分離酸化膜１２ａで囲まれたｐ型シリ
コン基板（又はｐ型ウエル）１１ａには、複数のＮＡＮ
Ｄセルからなるメモリセルアレイが形成されている。こ
の実施の形態において、１つのＮＡＮＤセルは、直列接
続された８個のメモリセルＭ１〜Ｍ８により構成されて
いる。各メモリセルにおいて、浮遊ゲート１４（１４1
、１４2 …１４8 ）は基板１１ａ上にゲート絶縁膜１
３を介在して形成されている。これらのメモリセルのソ
ース、ドレインとしてのｎ型拡散層１９は、隣接するも
の同士が直列接続されている。

【００２９】ＮＡＮＤセルのドレイン側、ソース側には
第１の選択ゲート１４9 、１６9 及び第２の選択ゲート
１４10、１６10が設けられている。第１の選択ゲート１
４9、１６9 及び第２の選択ゲート１４10、１６10はメ
モリセルの浮遊ゲート１４（１４1 …１４8 ）、制御ゲ
ート１６（１６1 …１６8 ）と同時に形成される。な
お、第１の選択ゲート１４9 、１６9 及び第２の選択ゲ
ート１４10、１６10はともに、図示せぬ所望の部分で１
層目と２層目が導通接続されている。素子が形成された
基板はＣＶＤ酸化膜１７により覆われ、この上にビット
線１８が配設される。ＮＡＮＤセルの制御ゲート１６1
、１６2 …１６8 （ＣＧ1 、ＣＧ2 …ＣＧ8 ）は、ワ
ード線とされ、選択ゲート１４9 、１６9 及び１４10、
１６10（ＳＧ1 、ＳＧ2 ）はそれぞれ行方向に配置さ
れ、選択ゲート線とされる。

【００３０】図４は、このようなＮＡＮＤセルがマトリ
クス状に配列されたメモリセルアレイの等価回路を示し
ている。ソース線ＳＬは例えば６４本のビット線毎につ
き１箇所、図示せぬコンタクトを介してアルミニウム
（Ａｌ）、ポリシリコン（poly-Sｉ）などからなる基準
電位配線に接続される。この基準電位配線は周辺回路に
接続される。

【００３１】メモリセルの制御ゲート及び第１、第２の
選択ゲートは、行方向に配設される。通常、１本の制御
ゲートに接続されるメモリセルの集合を１ページと呼
び、１組のドレイン側（第１の選択ゲート）及びソース
側（第２の選択ゲート）の選択ゲートによって挟まれた
ページの集合を１ＮＡＮＤブロック又は単に１ブロック
と呼ぶ。１ページは例えば２５６バイト（２５６×８）
個のメモリセルから構成される。１ページ分のメモリセ
ルはほぼ同時に書き込みが行われる。１ブロックは例え
ば２０４８バイト（２０４８×８）個のメモリセルから
構成される。１ブロック分のメモリセルはほぼ同時に消
去される。

【００３２】図５は、本発明が適用される半導体記憶装
置の構成を示すブロック図である。この半導体記憶装置
１は、メモリセルアレイ２、ローデコーダ３、センスア
ンプ兼ラッチ回路４、ワード線／ビット線制御信号発生
回路５、ウェル電圧制御回路６、アドレスバッファ７、
ＩＯバッファ８、コマンドバッファ９、カラムデコーダ
１０、制御部１１、プリチャージ回路１２等から構成さ
れている。

【００３３】前記メモリセルアレイ２は、図４に示すよ
うに、ワード線とビット線によって選択されるマトリク
ス状に配置された複数のメモリセルによって構成されて
いる。アドレスバッファ７は、入力アドレス又はコマン
ドバッファ９から供給されたコマンドに応じてカラムア
ドレス信号とローアドレス信号を発生する。前記ローデ
コーダ３はアドレスバッファ７から供給されるローアド
レス信号に応じてワード線を選択し、所定の電圧をメモ
リセルに印加する。カラムデコーダ１０は、アドレスバ
ッファ７から供給されるカラムアドレス信号に応じてセ
ンスアンプ兼ラッチ回路４を選択し、ビット線に接続す
る。前記センスアンプ兼ラッチ回路４は、メモリセルの
データを読み出す時、読み出されたデータに応じたビッ
ト線の電圧をセンスし、メモリセルにデータを書き込む
時、書き込みデータに応じた電圧をビット線に印加す
る。ワード線／ビット線制御信号発生回路５は、ワード
線及びビット線に制御信号を供給する。前記プリチャー
ジ回路１２は、メモリセルにデータを書き込む時、セン
スアンプ兼ラッチ回路４に接続されないビット線に対し
て、メモリセルのデータを変更しない電圧を供給する。
前記ＩＯバッファ８は、メモリセルに書き込む入力デー
タとメモリセルから読み出す出力データを半導体記憶装
置１の外部とやり取りする。コマンドバッファ９は、書
き込みや読み出し等のコマンドを発生する。ウェル電圧
制御回路６は、メモリセルのウェルに所定の電圧を印加
する。制御部１１は、前記コマンドバッファ９やウエル
電圧制御回路６、図示せぬ電圧発生回路等に接続され、
半導体記憶装置の書き込み、読み出し、消去、ベリファ
イ等の動作を制御するとともに、後述する過消去検知リ
ードやソフト書き込みのシーケンスを制御する。

【００３４】図１は、図５に示す半導体記憶装置のカラ
ムデコーダ１０、センスアンプ兼ラッチ回路４、プリチ
ャージ回路１２、ビット線、及びＩＯ線の接続関係を示
している。本実施の形態では、３値のＮＡＮＤ型フラッ
シュメモリセルを用いた半導体記憶装置の場合について
説明する。

【００３５】３値のセンスアンプ兼ラッチ回路４は、例
えば高耐圧のＮチャネルＭＯＳトランジスタ（以下、Ｎ
ＭＯＳトランジスタと称す）ＱＮＨ３，ＱＮＨ４によっ
て２本のビット線ＢＬＥ、ＢＬＯに選択的に接続され
る。これらＮＭＯＳトランジスタＱＮＨ３，ＱＮＨ４の
ゲートにはそれぞれ信号 BLSHFE、BLSHFO が供給されて
いる。ビット線ＢＬＥとＢＬＯにはそれぞれプリチャー
ジ回路１２が接続されている。

【００３６】ビット線ＢＬＥに接続されたプリチャージ
回路１２は、例えば高耐圧のＮＭＯＳトランジスタＱＮ
Ｈ１により構成されている。このＮＭＯＳトランジスタ
ＱＮＨ１の電流通路の一端は、ビット線ＢＬＥに接続さ
れ、他端には電圧ＶＢＬＥが供給され、ゲートには信号
ＰreEが供給されている。

【００３７】また、ビット線ＢＬＯに接続されたプリチ
ャージ回路１２は、例えば高耐圧のＮＭＯＳトランジス
タＱＮＨ２により構成されている。このＮＭＯＳトラン
ジスタＱＮＨ２の電流通路の一端は、ビット線ＢＬＯに
接続され、他端には電圧ＶＢＬＯが供給され、ゲートに
は信号ＰreOが供給されている。

【００３８】前記３値のセンスアンプ兼ラッチ回路４
は、インバータ回路Ｉ１、Ｉ２によって構成されたセン
スアンプ兼ラッチ回路（以下、第１のセンスラッチ回路
と称す）Ｓ／Ｌ１と、インバータ回路Ｉ３，Ｉ４によっ
て構成されたセンスアンプ兼ラッチ回路（以下、第２の
センスラッチ回路と称す）Ｓ／Ｌ２等により構成されて
いる。前記インバータ回路Ｉ１は信号ＳＥＮＮ１、ＳＥ
ＮＰ１に応じて動作されるクロックドインバータであ
り、インバータ回路Ｉ２は信号ＬＡＴＮ１、ＬＡＴＰ１
に応じて動作されるクロックドインバータである。さら
に、前記インバータ回路Ｉ３は信号ＳＥＮＮ２、ＳＥＮ
Ｐ２に応じて動作されるクロックドインバータであり、
インバータ回路Ｉ４は信号ＬＡＴＮ２、ＬＡＴＰ２に応
じて動作されるクロックドインバータである。

【００３９】この３値のセンスアンプ兼ラッチ回路４に
おいて、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓトランジスタと称す）ＱＰ１の電流通路の一端には電
源電圧Ｖccが供給され、他端は前記トランジスタＱＮＨ
３の電流通路に接続されている。前記ＰＭＯＳトランジ
スタＱＰ１の電流通路の他端と電源電圧Ｖccが供給され
る端子との相互間には、ＰＭＯＳトランジスタＱＰ２、
ＱＰ３が直列接続されている。このトランジスタＱＰ２
のゲートには信号ｎＶＥＲＦＹが供給されている。さら
に、前記トランジスタＱＰ１とＱＰ２の接続ノードＮ４
には、ＮＭＯＳトランジスタＱＮＬ１の電流通路の一端
が接続されている。このトランジスタＱＮＬ１のゲート
には信号ＳＢＬ１が供給され、このトランジスタＱＮＬ
１の電流通路の他端には前記インバータ回路Ｉ１の入力
端、インバータ回路Ｉ２の出力端が接続されている。イ
ンバータ回路Ｉ１の出力端とインバータ回路Ｉ２の入力
端は前記トランジスタＱＰ３のゲートに接続されてい
る。

【００４０】一方、キャパシタを構成するＮＭＯＳトラ
ンジスタＱＮＨ５の電流通路の一端には電圧Ｖsenが供
給され、他端は前記トランジスタＱＮＨ４の電流通路に
接続されている。前記ＮＭＯＳトランジスタＱＮＨ５の
電流通路の他端には、ＮＭＯＳトランジスタＱＮＬ２の
電流通路の一端が接続されている。このトランジスタＱ
ＮＬ２のゲートには信号ＳＢＬ２が供給され、このトラ
ンジスタＱＮＬ２の電流通路の他端には前記インバータ
回路Ｉ３の入力端、インバータ回路Ｉ４の出力端が接続
されている。インバータ回路Ｉ３の出力端とインバータ
回路Ｉ４の入力端は互いに接続されている。

【００４１】前記トランジスタＱＮＬ１の電流通路の他
端にはＮＭＯＳトランジスタＱＮＬ７のゲートが接続さ
れている。このトランジスタＱＮＬ７の電流通路の一端
には配線ＩＤＥＴ１が接続され、他端は接地されてい
る。また、前記インバータ回路Ｉ４の入力端にはＮＭＯ
ＳトランジスタＱＮＬ８のゲートが接続されている。こ
のトランジスタＱＮＬ８の電流通路の一端には配線ＩＤ
ＥＴ２が接続され、他端は接地されている。

【００４２】さらに、３値のセンスアンプ兼ラッチ回路
４は、カラムデコーダ１０によってＩＯ線に接続され
る。カラムデコーダ１０において、アドレス信号ＹＡ
ｊ、ＹＢｊ、ＹＣｊはナンド回路Ｇ１に供給される。こ
のナンド回路Ｇ１の出力端はインバータ回路Ｉ５を介し
てＮＭＯＳトランジスタＱＮＬ３、ＱＮＬ４、ＱＮＬ
５、ＱＮＬ６のゲートに接続されている。前記トランジ
スタＱＮＬ３の電流通路の一端は前記インバータ回路Ｉ
２の出力端に接続され、トランジスタＱＮＬ４の電流通
路の一端は前記インバータ回路Ｉ２の入力端に接続され
ている。前記トランジスタＱＮＬ５の電流通路の一端は
前記インバータ回路Ｉ４の出力端に接続され、トランジ
スタＱＮＬ６の電流通路の一端は前記インバータ回路Ｉ
４の入力端に接続されている。前記トランジスタＱＮＬ
３、ＱＮＬ４、ＱＮＬ５、ＱＮＬ６の電流通路の他端は
ＩＯ線ＤＬ１、ｎＤＬ１、ＤＬｉ＋１、ｎＤＬｉ＋１に
それぞれ接続されている。

【００４３】表１は、メモリセルの３値データ“０”〜
“２”と、その閾値電圧、及び３値のセンスアンプ兼ラ
ッチ回路４のラッチデータＮ１、Ｎ２の関係を示してい
る。

【００４４】

【表１】

【００４５】図６乃至図８はそれぞれデータの読み出
し、書き込み、消去の動作を示す波形図である。本実施
例では読み出しと書き込みにおいて、ＢＬＥを選択、Ｂ
ＬＯを非選択としている。

【００４６】ここで、図４に示すメモリセルＭＣ４を選
択する場合について説明する。

【００４７】先ず、図６を参照して読み出し動作につい
て説明する。選択されたビット線ＢＬＥは信号ＰerE に
応じて動作されるプリチャージ回路１２により１．５Ｖ
に充電され、その後フローティングとされる。この後、
非選択ワード線ＷＬ２〜８と選択ゲートＳＧＳ、ＳＧＤ
は電源電圧Ｖccとされる。選択ワード線は０Ｖである。
選択されたメモリセルのデータが“０”であるとき、ビ
ット線は０Ｖに放電され、さもなければビット線は１．
５Ｖのままである。

【００４８】ビット線ＢＬＥの電圧は、信号BLSHFEによ
りオンとされるトランジスタＱＮＨ３、信号ＳＢＬ１に
よってオンとされるトランジスタＱＮＬ１を介して第１
のセンスラッチ回路Ｓ／Ｌ１に読み込まれる。したがっ
て、ノードＮ１の電位ははデータが“０”であればロー
レベル“Ｌ”、データが“１”又は“２”であればハイ
レベル“Ｈ”となる。

【００４９】この後、選択されたワード線はＶＧ１（＝
１．８Ｖ）とされる。選択されたメモリセルのデータが
“１”であれば０Ｖに放電され、“２”であれば１．５
Ｖのままとなる。データが“０”であればビット線はす
でに０Ｖである。ビット線ＢＬＥの電圧は、トランジス
タＱＮＨ３及び信号ＳＢＬ２によってオンとされるトラ
ンジスタＱＮＬ２を介して第２のセンスラッチ回路Ｓ／
Ｌ２に読み込まれる。したがって、ノードＮ２はデータ
が“０”又は“１”であれば“Ｌ”、“２”であれば
“Ｈ”となる（表１）。これら第１、第２のセンスラッ
チ回路Ｓ／Ｌ１、Ｓ／Ｌ２にラッチされたデータは、カ
ラムデコーダ１０の動作に応じてシリアルにＩＯ線に読
み出される。

【００５０】次に、図７を参照して書き込み動作につい
て説明する。電源投入時、チップが正常動作するために
十分な電圧に達するとパワーオン信号Ｐｏｎが“Ｈ”と
なる。この信号を利用して３値のセンスアンプ兼ラッチ
回路４のラッチデータＮ１，Ｎ２はともに“Ｌ”とされ
る。書き込みデータを入力するためのコマンドが供給さ
れると、このコマンド信号を用いて、ラッチデータＮ
１，Ｎ２はともに反転し“Ｈ”となる。

【００５１】選択されたビット線ＢＬＥは書き込みデー
タ“０”〜“２”に応じてそれぞれ電源電圧Ｖcc、ＶＤ
３−Ｖｔ（＝１Ｖ）、０Ｖとされる。非選択のビット線
ＢＬＯには、プリチャージ回路１２を介してデータを変
更しないための電圧Ｖccが印加される。この後、選択ゲ
ートＳＧＤは電源電圧Ｖccに、ＳＧＳは０Ｖに、選択ワ
ード線ＷＬ１はＶＰＰ（＝２０Ｖ）に、ＷＬ２は０Ｖ
に、その他の非選択ワード線ＷＬ３〜ＷＬ８はＶＭ１０
（＝１０Ｖ）にそれぞれ設定される。なお、ここで、セ
ンスアンプ兼ラッチ回路４からビット線に出力される電
圧のうち、０Ｖが書き込み電圧、電源電圧Ｖccが非書き
込み電圧に相当する。

【００５２】ビット線に０Ｖ又は１Ｖが印加された選択
メモリセルでは、ゲート・チャネル間電圧が高いため、
トンネル電流が流れてメモリセルの閾値電圧が上昇す
る。ビット線が０Ｖである方が１Ｖである方よりトンネ
ル電流が多く流れるため、閾値電圧はより高くなる。電
源電圧Ｖccが印加された選択メモリセルはゲート・チャ
ネル間電圧が低いためトンネル電流は流れず、データ
“０”を保持する。

【００５３】次に、図８を参照して消去動作について説
明する。消去コマンドが入力されると、メモリセルアレ
イ２のウェルにはＶＰＰ（＝２０Ｖ）が印加される。選
択されたメモリセルのゲートは０Ｖとされるため、トン
ネル電流が書き込み時とは反対方向に流れ、メモリセル
の閾値電圧は降下する。一方、非選択のメモリセル及び
選択トランジスタのゲートはフローティングとされるた
め、メモリセルアレイ２のウェルとともにＶＰＰ近傍ま
で上昇する。このため、トンネル電流は流れず、閾値電
圧の変動はない。

【００５４】上記のように、書き込み及び読み出しは３
値のセンスアンプ兼ラッチ回路４が共有する２カラムの
うちの一方のみ（例えばＢＬＥのみ）に接続される。消
去動作では、ＢＬＥとＢＬＯの２カラムが同時に選択さ
れ、ブロック単位で消去される。

【００５５】＜消去ベリファイリード＞次に、消去後、
メモリセルの閾値が所定の電圧以下に消去されているか
を調べる消去ベリファイリードが行われる。

【００５６】図９は、消去ベリファイリード動作を示す
タイミングチャートである。ブロック単位で消去が行わ
れる場合、１ブロック内のメモリセル（例えばワード線
ＷＬ１〜ＷＬ８で選択されるメモリセル）に対して、奇
数ページと偶数ページの２回に分けてベリファイリード
が行われる。

【００５７】先ず、偶数ページ（例えば図４のビット線
ＢＬＥに接続されたメモリセル）についてベリファイリ
ードを行い、読み出したデータを第１のセンスラッチ回
路Ｓ／Ｌ１に保持する。次に、奇数ページ（例えば図４
のビット線ＢＬＯに接続されたメモリセル）についてベ
リファイリードを行い、読み出したデータを第２のセン
スラッチ回路Ｓ／Ｌ２に保持する。

【００５８】すなわち、先ず、図９に示すように、ビッ
ト線ＢＬＥを１．５Ｖにプリチャージする。この後、時
刻ｔ１において、選択ゲートＳＧＳ、ＳＧＤを電源電圧
Ｖcc、ワード線ＷＬ１〜ＷＬ８を０Ｖにすると、メモリ
セルが十分消去されている場合、全メモリセルがオンと
なるためビット線の電位は放電されるため、ビット線の
電位は０Ｖとなる。また、消去不十分の場合、オフ状態
のメモリセルが存在するため、ビット線の電位は放電さ
れず１．５Ｖに保持される。

【００５９】時刻ｔ２に信号BLSHFEが１．５Ｖとなり、
トランジスタＱＮＨ３がオンすると、ビット線の電位が
３値のセンスアンプ兼ラッチ回路４内に転送される。そ
の後、信号ＳＢＬ１が“Ｈ”になると、トランジスタＱ
ＮＬ１がオンし、データがノードＮ１に転送され、第１
のセンスラッチ回路Ｓ／Ｌ１によりセンスされる。この
ように偶数ページのデータは第１のセンスラッチ回路Ｓ
／Ｌ１に保持される。偶数ページの読み出し中は、ビッ
ト線間カップリングノイズを低減するため、ビット線Ｂ
ＬＯは０Ｖに保持される。

【００６０】続いて奇数ページ（例えば図４のビット線
ＢＬＯに接続されるメモリセル）についてベリファイリ
ードが行われる。先ず、時刻ｔ３において、ビット線Ｂ
ＬＯが１．５Ｖにプリチャージされる。この後、時刻ｔ
４において、選択ゲートＳＧＳ、ＳＧＤが電源電圧Ｖc
c、ワード線ＷＬ１〜ＷＬ８が０Ｖとされると、メモリ
セルが十分消去されている場合、ビット線は０Ｖとな
り、消去不十分の場合、１．５Ｖを保つ。時刻ｔ５にお
いて、信号BLSHFOが１．５Ｖになり、トランジスタＱＮ
Ｈ４がオンすると、ビット線ＢＬＯの電位が３値のセン
スアンプ兼ラッチ回路４内に転送される。その後、信号
ＳＢＬ２が“Ｈ”となり、トランジスタＱＮＬ２がオン
すると、データがノードＮ２に転送され、第２のセンス
ラッチ回路Ｓ／Ｌ２によりセンスされる。このように奇
数ページのデータは第２のセンスラッチ回路Ｓ／Ｌ２に
保持される。奇数ページの読み出し中は、ビット線間カ
ップリングノイズを低減するために、ビット線ＢＬＥは
０Ｖに保持される。

【００６１】本発明では、消去状態の閾値分布を０Ｖ以
下であり、かつ−３Ｖ以上であるように制御する。閾値
電圧に下限（−３Ｖ）を設ける理由は、書き込み時に、
選択した制御ゲートの隣に位置し、ゲートが０Ｖにバイ
アスされたメモリセルをオフさせ、誤書き込みを防止す
るためである。

【００６２】図１０は、一連の消去ベリファイリード動
作を示している。上述したように、選択したブロック内
の、全てのメモリセルが十分に消去された後（ＳＴ１〜
３）、メモリセルの閾値電圧が所定の電圧以上か調べる
過消去検知リードを行う（ＳＴ４）。この結果、閾値電
圧が−３Ｖよりも小さい過消去状態のメモリセルがある
場合、閾値電圧を−３Ｖよりも高くする、ソフト書き込
みを行う（ＳＴ５、ＳＴ６）。

【００６３】以下で、過消去検知リード、及びソフト書
き込みについて説明する。

【００６４】＜過消去検知リード＞図１１に示すよう
に、過消去検知リード動作は、先ず、ビット線ＢＬＥに
センスアンプ兼ラッチ回路４を接続し、ワード線ＷＬ８
で選択されるメモリセルからワード線ＷＬ７、ＷＬ６、
…、ＷＬ１で選択されるメモリセルまで順次過消去検知
リードを行う（ＳＴ１１〜ＳＴ１８）。続いて、ビット
線ＢＬＯにセンスアンプ兼ラッチ回路４を接続し、ワー
ド線ＷＬ８で選択されるメモリセルからＷＬ７、ＷＬ
６、…、ＷＬ１で選択されるメモリセルまで順次過消去
検知リードを行う（ＳＴ１９〜ＳＴ２６）。

【００６５】図１２は、ビット線ＢＬＥにセンスアンプ
兼ラッチ回路４を接続し、ワード線ＷＬ８で選択される
メモリセルの過消去検知リード動作を示している。先
ず、時刻ｔcs1 において、選択ビット線ＢＬＥを０Ｖに
する。過消去検知リード中、非選択ビット線ＢＬＯは電
圧Ｖbl（例えばＶcc）に保持され、ビット線間カップリ
ングノイズを除去する。時刻ｔcs2 において、選択した
ワード線ＷＬ８を０Ｖ、非選択ワード線を電圧Ｖread、
選択ゲートＳＧＳ、ＳＧＤを電圧Ｖreadとする。電圧Ｖ
readは例えば４．５Ｖであるが、Ｖread＝Ｖccとしても
よい。ソース線は電圧Ｖｓ（例えばＶcc）とする。

【００６６】以下では電圧ＶｓがＶccの場合を例に説明
する。選択ゲートの電圧を上げると、選択したメモリセ
ルＭＣ８の閾値電圧に従って、ビット線の電位が設定さ
れる。すなわち、電源電圧Ｖccを３Ｖとすると、ＭＣ８
の（バックゲートバイアスが−３Ｖ時の）閾値電圧が−
３Ｖ以下に過剰消去されている場合、ビット線は３Ｖに
なる。

【００６７】一方、バックゲートバイアスが−３Ｖ時の
閾値電圧が例えば−２．５Ｖの場合、ビット線は２．５
Ｖになる。ここでは、ビット線の電圧がセンスノードＮ
４に転送されるように信号BLSHFEは例えば５Ｖにすれば
よい。この間、キャパシタとしてのトランジスタＱＮＨ
５に印加される電圧Ｖsen は例えばＶcc／３である。電
圧Ｖsen は、書き込み、消去、の間は所望の電圧、例え
ば０Ｖ又はＶccに固定すればよい。

【００６８】その後、時刻ｔcs3 において、電圧Ｖsen
がＶcc／３、例えば１Ｖから０Ｖになる。この間、信号
BLSHFEは電圧Ｖcp、例えば２Ｖである。メモリセルが過
消去されている場合、トランジスタＱＮＨ３はオフする
ためノードＮ４はフローティング状態となる。この場
合、キャパシタを構成するトランジスタＱＮＨ５の容量
は、ノードＮ４に寄生する他の容量よりも十分大きいた
め、ノードＮ４の電位は３Ｖから２Ｖとなる。

【００６９】一方、メモリセルが過消去されていない場
合、ノードＮ４の電位は１．５Ｖから０．５Ｖになる。
信号BLSHFEの電位を２Ｖとしているため、ノードＮ４の
電位は０．５Ｖより低くならない。

【００７０】時刻ｔcs4 において、信号ＳＢＬ１がハイ
レベルとなると、ノードＮ４の電位がトランジスタＱＮ
Ｌ１を通ってノードＮ１に転送され、時刻ｔcs5 に第１
のセンスラッチ回路Ｓ／Ｌ１によりセンスされ、時刻ｔ
cs6 にラッチされる。過消去したセルがあるか否かはノ
ードＮ１、Ｎ３の電位をＩＯ線に読み出しても良い。あ
るいは一括検知用トランジスタＱＮＬ７を用いて検知し
てもよい。すなわち、このトランジスタＱＮＬ７がオン
するか否かにより、過消去状態のセルがあるか否かを検
出できる。トランジスタＱＮＬ７は各カラムに並列接続
されている。まず、配線ＩＤＥＴ１を例えば電源電圧Ｖ
ccにプリチャージし、その後、フローティングとする。
この状態で１カラムでも過消去のセルがあると、そのカ
ラムのノードＮ１が“Ｈ”になるため、配線ＩＤＥＴ１
は０Ｖに放電され、過消去が検知される。

【００７１】この後、図１１で示すように、ビット線Ｂ
ＬＥ、ワード線ＷＬ７〜ＷＬ１により選択されるメモリ
セルに対して過消去検知リードが行われる。その後、ビ
ット線ＢＬＯに接続されるメモリセルに対して過消去検
知リードが行われる。

【００７２】図１３は、ビット線ＢＬＯとワード線ＷＬ
８により選択されるメモリセルの過消去検知リード動作
を示している。この場合、ビット線ＢＬＯから読み出さ
れたデータはトランジスタＱＮＨ４、ＱＮＬ１を介して
第１のセンスラッチ回路Ｓ／Ｌ１にラッチされる。この
他の動作は、図１２と同様であるため説明は省略する。

【００７３】上記過消去検知リードにより過消去状態の
メモリセルが検知された場合、そのメモリセルに対して
ソフト書き込みが行われる。

【００７４】図１４は、ソフト書き込みの動作を示して
いる。ソフト書き込みでは全ビット線が０Ｖに接地さ
れ、ワード線ＷＬ１、ＷＬ２…ＷＬ８が電圧Ｖspgm、例
えば６Ｖに昇圧される。過消去されたメモリセルは、例
えばトンネル酸化膜の厚さが薄いため書き込み易いの
で、閾値電圧が例えば−５Ｖから−２Ｖになるが、過消
去されていないメモリセルは、比較的書き込みにくいた
め、消去された閾値電圧を保持する。

【００７５】ソフト書き込み後、図１０に示すように、
再度過消去検知リードをしてもよい（ＳＴ４〜ＳＴ
５）。また、１回のソフト書き込みで十分に閾値が変化
する場合は、図１５のようにソフト書き込み後、過消去
検知リードをせずに一連の消去動作を終了してもよい。
図１５において、図１０と同一部分には同一符号を付し
説明は省略する。

【００７６】上記実施の形態によれば、データを消去し
た後、過消去検知リードを行い、過消去状態のセルが検
出された場合、ソフト書き込みを行っている。したがっ
て、メモリセルの閾値電圧を所定の例えば−３Ｖから−
１Ｖの範囲内に収めることができ、誤書き込みを防止で
きる。

【００７７】図１６は、本発明の第２の実施の形態を示
すものであり、過消去検知リードの他の例を示してい
る。この場合、先ず、ビット線ＢＬＥをセンスアンプ兼
ラッチ回路４に接続し、ワード線ＷＬ８で選択されるメ
モリセルに対して過消去検知リードを行い（ＳＴ３
１）、次に、ビット線ＢＬＯをセンスアンプ兼ラッチ回
路４に接続して、ワード線ＷＬ８により選択されるメモ
リセルに対して過消去検知リードを行う（ＳＴ３２）。
この後、ビット線ＢＬＥとワード線ＷＬ７で選択される
メモリセルに対して過消去検知リードを行う（ＳＴ３
３）というように、ビット線を交互に選択するととも
に、ワード線を交互に選択して過消去検知リードを行っ
てもよい。

【００７８】図１７は、本発明の第３の実施の形態を示
すものであり、過消去検知リード、及びソフト書き込み
動作の他の例を示すものである。

【００７９】この実施の形態は各ページ毎に過消去検知
リード、及びソフト書き込みを行うものである。先ず、
ビット線ＢＬＥとワード線ＷＬ８とで選択されるメモリ
セルについて過消去検知リードを行い、この読み出しデ
ータを第１のセンスラッチ回路Ｓ／Ｌ１にラッチする
（ＳＴ４１）。この後、ビット線ＢＬＯとワード線ＷＬ
８とで選択されるメモリセルについて過消去検知リード
を行い、この読み出しデータを第２のセンスラッチ回路
Ｓ／Ｌ２にラッチする（ＳＴ４２）。続いて、これらラ
ッチされたデータより過消去状態のセルがあるか否かが
判別され（ＳＴ４３）、過消去状態のセルが有る場合
は、ワード線ＷＬ８に接続されたメモリセルに対してソ
フト書き込みが行われる（ＳＴ４４）。このソフト書き
込みでは、ワード線ＷＬ８のみを電圧Ｖspgm、ワード線
ＷＬ１、ＷＬ２、…ＷＬ７を０Ｖ、あるいは電源電圧Ｖ
ccとすればよい。

【００８０】このようにして、ワード線ＷＬ８に対する
過消去回復動作を行った後、ワード線ＷＬ７、ＷＬ６…
ＷＬ１と順次過消去回復動作を行ってもよい。

【００８１】また、ビット線ＢＬＯに接続されたメモリ
セルから読み出したデータを第２のセンスラッチ回路Ｓ
／Ｌ２にラッチする場合、図１３に示すタイミングチャ
ートにおいて、信号ＳＢＬ１、ＳＥＮＰ１、ＳＥＮＮ
１、ＬＡＴＰ１、ＬＡＴＮ１を活性化する代わりに、Ｓ
ＢＬ２、ＳＥＮＰ２、ＳＥＮＮ２、ＬＡＴＰ２、ＬＡＴ
Ｎ２を活性化すればよい。第１、第２のセンスラッチ回
路Ｓ／Ｌ１、Ｓ／Ｌ２にデータをラッチした状態におい
て、一括検知用のトランジスタＱＮＬ７、ＱＮＬ８を用
いることにより、過消去セルを一括検知できる。この
際、第１のセンスラッチ回路Ｓ／Ｌ１と第２のセンスラ
ッチ回路Ｓ／Ｌ２のデータを同時に検知する場合には、
配線ＩＤＥＴ２をＩＤＥＴ１と同一の信号にしてもよ
い。

【００８２】図１８は、本発明の第４の実施の形態を示
すものであり、過消去検知リード、及びソフト書き込み
動作の他の例を示すものである。図１９は、この実施の
形態に適用される回路を示している。

【００８３】図１９は、図１とほぼ同一の構成であるた
め、異なる部分についてのみ説明する。すなわち、図１
９において、電圧Ｖ_SEが供給される端子とノードＮ４の
相互間にはＮＭＯＳトランジスタＱＮ２１、ＱＮ２２が
直列接続されている。前記トランジスタＱＮ２１のゲー
トは前記トランジスタＱＰ３のゲートに接続され、トラ
ンジスタＱＮ２２のゲートには信号nVRFY1が供給されて
いる。

【００８４】この実施の形態の場合、先ず、ビット線Ｂ
ＬＥとワード線ＷＬ８で選択されるメモリセルの過消去
検知リードを行い、読み出したデータを第１のセンスラ
ッチ回路Ｓ／Ｌ１にラッチする（ＳＴ５１）。この動作
のタイミングチャートは図１２と同様である。その結
果、過消去されている場合には、ノードＮ１が“Ｈ”、
ノードＮ３が“Ｌ”とされる。過消去されてない場合に
は、ノードＮ３が“Ｈ”となる。

【００８５】次に、ビット線ＢＬＯとワード線ＷＬ８で
選択されるメモリセルの過消去検知リードを行い、読み
出したデータを第１のセンスラッチ回路Ｓ／Ｌ１にラッ
チする（ＳＴ５２）。

【００８６】図２０は、この動作のタイミングチャート
である。図２０において、図１３と異なるのは、時刻ｔ
CA3 において、信号nVERIFY を０Ｖとし、トランジスタ
Ｑｐ２を活性化することである。こうして先に第１のセ
ンスラッチ回路Ｓ／Ｌ１にラッチされているデータが過
消去であると、ノードＮ３が“Ｌ”であるため、トラン
ジスタＱＰ３がオンとなり、ビット線ＢＬＯとワード線
ＷＬ８により選択されるメモリセルは過消去されていな
いことが読み出された場合であっても、ノードＮ４は電
源電圧Ｖccに充電される。

【００８７】一方、第１のセンスラッチ回路Ｓ／Ｌにラ
ッチされているデータが過消去でない場合は、ノードＮ
３が“Ｈ”であるため、トランジスタＱＰ３がオンする
ことなく、ビット線ＢＬＯとワード線ＷＬ８で選択され
るメモリセルから読み出したデータはそのままノードＮ
４に保持される。その後、時刻ｔCA5 において、トラン
ジスタＱＮＬ１がオンとなると、ノードＮ４の電位が第
１のセンスラッチ回路Ｓ／Ｌ１にラッチされる。

【００８８】その後、ビット線ＢＬＥとワード線ＷＬ７
で選択されるメモリセルの過消去検知リードを行い、第
１のセンスラッチ回路Ｓ／Ｌ１にラッチする（ＳＴ５
３）。図２１は、このタイミングチャートを示してい
る。図２１において、図１２と異なるのは、時間ｔCB3
に信号nVERIFY を０Ｖとし、トランジスタＱｐ２を活性
化することである。ここで、図２０の場合と同様に、先
に第１のセンスラッチ回路Ｓ／Ｌ１にラッチされている
データが過消去であるときのみ、ノードＮ３の電位が
“Ｌ”であるため、ノードＮ４は電源電圧Ｖccに充電さ
れる。その後、トランジスタＱＮＬ１がオンすると、ノ
ードＮ４の電位が第１のセンスラッチ回路Ｓ／Ｌ１にラ
ッチされる。

【００８９】この後、ビット線ＢＬＯとワード線ＷＬ７
で選択されるメモリセルの過消去検知リードからビット
線ＢＬＯとワード線ＷＬ１で選択されるメモリセルの過
消去検知リードまでを順次行い、第１のセンスラッチ回
路Ｓ／Ｌ１にラッチする（ＳＴ５４〜ＳＴ６６）。

【００９０】以上のように、過消去検知リードを行った
結果、ビット線ＢＬＥ、又はビット線ＢＬＯとＷＬ１か
らＷＬ８で選択されるメモリセルのうち、１個でも過消
去状態のメモリセルがあると、第１のセンスラッチ回路
Ｓ／Ｌ１のノードＮ１は“Ｈ”となる。

【００９１】続いて、第１のセンスラッチ回路Ｓ／Ｌ１
にラッチされたデータに基づいて、過消去状態のメモリ
セルがあるか否かが判別され（ＳＴ６７）、過消去状態
のメモリセルが有る場合はソフト書き込みが行われる
（ＳＴ６８）。ラッチ状態の検知は、前述したように一
括検知用のトランジスタＱＮＬ７を用いればよい。

【００９２】図２２は、図１８に示すソフト書き込みの
タイミングチャートを示している。先ず、ビット線ＢＬ
Ｅ、ＢＬＯの電位は、０Ｖに設定される。この後、時刻
ｔspg1において、信号nVRFY1が“Ｈ”になることによ
り、第１のセンスラッチ回路Ｓ／Ｌ１にラッチされたデ
ータに従って、ビット線ＢＬＥ、ＢＬＯの電位が設定さ
れる。つまり、過消去セルがある場合、ビット線の電位
は０Ｖのままである。過消去セルがない場合、電圧Ｖ_SE
を電源電圧ＶccあるいはＶccよりも高電位とするとビッ
ト線の電位はＶ_SEからＶccあるいはＶcc−Ｖｔｈ（Ｖｔ
ｈはＶ_SEとビット線間に接続されたトランジスタの閾値
電圧）に設定される。時刻ｔspg2において、ワード線の
電位がＶspgm（例えば８Ｖ）となると、過消去セルはチ
ャネルの電位が０Ｖ、制御ゲートの電位がＶspgmである
ため、閾値電圧が例えば−２Ｖ程度に書き込まれる。一
方、過消去セルがない場合、チャネルの電位がＶccであ
るため、トンネル酸化膜に印加される電圧が緩和され、
書き込みは行われない。

【００９３】上記第４の実施の形態によれば、２つのビ
ット線に接続された１６個のメモリセルに対して、続け
て過消去検出リードを行って第１のセンスラッチ回路Ｓ
／Ｌ１にデータをラッチし、この後、１回だけ過消去状
態のメモリセルがあるか否かを検知している。このた
め、過消去セルを高速に検知できる。

【００９４】尚、図１８の動作において、最初の過消去
検知リードで、図２１に示すように時刻ｔCB3 に信号nV
ERIFY を“Ｌ”としてトランジスタＱｐ２を活性化して
もよい。但し、この場合、ノードＮ４に読み出されたデ
ータの破壊を防止するため、予め第１のセンスラッチ回
路Ｓ／Ｌ１のノードＮ１を“Ｌ”、ノードＮ３を“Ｈ”
に設定しておく必要がある。

【００９５】上記各実施の形態において、測定できるメ
モリセルの閾値電圧の範囲は、バックゲートバイアス効
果を含めて閾値電圧が−Ｖｓ（Ｖｓは過消去検知リード
時のソース線電位）以上である。例えばＶｓが３．３Ｖ
とすると、メモリセルの閾値電圧が−３．３Ｖ以下の場
合、ビット線の電位は３．３Ｖとなる。したがって、電
圧Ｖｓを電源電圧よりも高い、例えば６Ｖとすれば、電
源電圧よりも高い絶対値の閾値電圧を読むことができ
る。但し、この場合、選択するメモリセルと直列接続さ
れたメモリセルのゲートの電圧Ｖreadは、例えば７Ｖで
あるのが望ましい。このように、電圧を設定することに
より、閾値電圧分だけ降下することなくソース電位、例
えば６Ｖを転送できる。

【００９６】さらに、ソース線の電位Ｖｓを電源電圧Ｖ
ccとし、電源電圧Ｖccを高くすれば、低い閾値電圧も読
み出すことができる。例えば、チップ試験時にＶccを高
くすれば、低い閾値電圧も読み出すことができる。

【００９７】また、過消去検知リード、ソフト書き込み
後に、ソフト書き込みしたメモリセルが書き込まれ過ぎ
ていないかを調べてもよい。図２３は、ソフト書き込み
後のベリファイ動作を示しており、図１０と同一部分に
は同一符号を付す。

【００９８】図２３において、過消去検知リードにより
過消去を検知されたメモリセルに対してソフト書き込み
を行う（ＳＴ４〜ＳＴ７）。ソフト書き込み終了後、消
去ベリファイリードを行い、閾値電圧が高くなり過ぎて
いないかどうかを検知する（ＳＴ７〜ＳＴ３）。この結
果、ソフト書き込みにより閾値電圧が高くなり過ぎてい
る場合には、再び消去を行う（ＳＴ１）。消去ベリファ
イリードをパスしたメモリセルはその後、過消去検知リ
ードを行う（ＳＴ４）。

【００９９】図２３のように動作させれば、消去状態の
閾値電圧を、所望の上限値と下限値の間に設定すること
ができる。

【０１００】上記実施例ではビット線電位をノードＮ４
に転送した後、電圧Ｖsen を変化させることによりノー
ドＮ４の電位を変化させる。例えばメモリセルの閾値電
圧が−２．５Ｖ以下であると、ビット線の電位は２．５
Ｖ以上になる。図１２の時刻ｔcs2 に、電圧Ｖsen を１
Ｖから０Ｖとすることにより、メモリセルの閾値電圧が
−２．５Ｖ以下であるとノードＮ４の電位は１．５Ｖ以
上になり、センス時にノードＮ１は“Ｈ”になる。時刻
ｔcs2 における電圧Ｖsen の電位変化を変えることによ
り、センスアンプで検知するメモリセルの閾値レベルを
変えることができる。例えば時刻ｔcs2 に電圧Ｖsen を
０．５Ｖから０Ｖに変化させた場合、メモリセルの閾値
電圧が−２Ｖ以下であると、ノードＮ４の電位は１．５
Ｖ以上になり、センス時にノードＮｌは“Ｈ”になる。
あるいは、時刻ｔcs2 に電圧Ｖsen を全く変化させない
場合、メモリセルの閾値が−１．５Ｖ以下であるとノー
ドＮ４の電位は１．５Ｖ以上になり、センス時にノード
Ｎ１は“Ｈ”になる。このように、電圧Ｖsen をチップ
内部あるいはチップ外部から変え得るようにすれば、負
の閾値電圧を測定することができる。

【０１０１】また、読み出し時に電圧Ｖsen を変化させ
ないで読むこともできる。図２４にこの場合のタイミン
グチャートを示す。図２４は、図４に示すビット線ＢＬ
Ｅに接続され、ワード線ＷＬ８で選択されるメモリセル
の過消去検知リードを示している。センスアンプの回路
構成は図１である。

【０１０２】先ず、時刻ｔct1 に選択ビット線ＢＬＥを
０Ｖにする。過消去検知リード中、非選択ビット線ＢＬ
Ｏは電圧Ｖbl（例えばＶcc）を保つことにより、ビット
線間のカップリングノイズを除去する。時刻ｔct2 に選
択したワード線ＷＬ８を０Ｖ，非ワード線を電圧Ｖrea
d、選択ゲートＳＧＳ，ＳＧＤを電圧Ｖreadにする。電
圧Ｖreadは例えば電源電圧Ｖccに限らず４．５Ｖとして
もよいし、Ｖread＝Ｖccとしてもよい。また、メモリセ
ルの閾値電圧が負であるため、電圧Ｖreadを例えば２Ｖ
程度まで低くしても大きな読み出し電流を得ることがで
きる。ソース線を電圧Ｖs （例えばＶcc）にする。

【０１０３】ここでは、電圧Ｖs がＶccの場合を例に取
って説明する。選択ゲートの電圧を上げると、選択した
メモリセルＭＣ４の閾値電圧に従って、ビット線にビッ
ト線の電位が設定される。電源電圧Ｖccを３Ｖとする
と、（バックバイアス−３Ｖ時の）閾値電圧が例えば−
１．５Ｖの場合、ビット線は１．５Ｖになる。読み出し
時電圧Ｖsen は０Ｖである。また、時刻ｔct1 からｔct
3 の間、CAPRSTが“Ｌ”であり、ノードＮ４はＶccにプ
リチャージされる。

【０１０４】その後、時刻ｔct3 においてCAPRSTが
“Ｈ”になると、ノードＮ４はＶccでフローティングに
なる。信号BLSHFEはＶclamp （例えば２Ｖ）にする。過
消去の場合、ビット線電位は１Ｖよりも大きいため、ト
ランジスタＱＮＨ３はオフし、ノードＮ４はＶccを保
つ。

【０１０５】一方、過消去でない場合、トランジスタＱ
ＮＨ３はオンし、ノードＮ４はＶccから例えば１Ｖにな
る。このようにトランジスタＱＮＨ３のゲートをクラン
プすることにより、ノードＮ４はＶccまたは１Ｖ以下に
なり、センス動作時に大きな電位振幅を得ることができ
る。

【０１０６】時刻ｔct4 にノードＮ４の電位がノードＮ
ｌに転送され、時刻ｔct5 にセンスされ、時刻ｔct6 に
ラッチされる。過消去したセルがあるか否かはノードＮ
ｌ、Ｎ３の電位をＩＯ線に読み出して検知したり、ある
いは一括検知用トランジスタＱＮＬ７を用いて検知して
もよい。この場合、各カラムのトランジスタＱＮＬ７は
並列接続されている。まず、ＩＤＥＴを例えばＶccにプ
リチャージしてフローティングにする。その後、１カラ
ムでも過消去のセルがあると、そのノードＮ１が“Ｈ”
になるため、IDETは０Ｖに放電され、過消去が検知され
る。

【０１０７】上記実施例では例えばメモリセルの閾値電
圧が−１Ｖ以下であるとセンスノードＮ４は電源電圧Ｖ
ccになる。選択ワード線の電位を変えることにより、セ
ンスアンプで検知するメモリセルの閾値レベルを変える
ことができる。例えば図２４でワード線ＷＬ８の電位を
０．５Ｖにすると、メモリセルの閾値電圧が−０．５Ｖ
以下であるとノードＮ４の電位はＶccになり、センス時
にノードＮｌは“Ｈ”になる。このように、選択ワード
線の電位をチップ内部あるいはチップ外部から変え得る
ようにすれば、負の閾値電圧を測定することができる。

【０１０８】上記実施例では過消去検知のために負の閾
値電圧を測定する回路について説明したが、本発明の負
の閾値電圧測定法はこれに限定されない。つまり、過消
去検知のみならずメモリセルのエンデュランス試験等で
負の閾値電圧を測定する場合にも本発明は有効である。

【０１０９】尚、本発明は、ＮＡＮＤ型ＥＥＰＲＯＭに
限定されるものではなく、ＮＯＲ型、ＡＮＤ型(A.Nozoe
: ISSCC, Digest of Technical Papers,1995)、ＤＩＮ
ＯＲ型(S.Kobayashi : ISSCC, Digest of Technical Pa
pers,1995)、Virtual GroundArray型(Lee, et al. : Sy
mposium on VLSI Circuits, Digest of Technical Pape
rs,1994) 等のいかなるメモリセルアレイにも適用可能
である。

【０１１０】さらに、本発明は、フラッシュメモリに限
らず、マスクＲＯＭ、ＥＰＲＯＭ等などにも適用可能で
ある。

【０１１１】また、センスラッチ回路としては、３値の
センスアンプ兼ラッチ回路を用いたがこれに限定される
ものではなく、３値以外のセンスアンプ兼ラッチ回路を
用いることも可能である。

【０１１２】その他、本発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。

【０１１３】

【発明の効果】以上、詳述したようにこの発明によれ
ば、メモリセルのデータを消去した後、過消去状態のセ
ルの有無を検知し、過消去状態のセルが検知された場
合、ソフト書き込みを行うことが可能となる。したがっ
て、消去後のメモリセルの閾値電圧が所定の電圧以下に
低下しないように制御できるため、誤書き込みを防止で
きる。

【図面の簡単な説明】

【図１】本発明のセンスアンプ兼ラッチ回路を示す回路
図。

【図２】本発明のＮＡＮＤ型ＥＥＰＲＯＭセルの構成を
示すものであり、同図（ａ）は平面図、同図（ｂ）は等
価回路図。

【図３】図３（ａ）は図２（ａ）の３ａ−３ａ線に沿っ
た断面図、図３（ｂ）は図２（ａ）の３ｂ−３ｂ線に沿
った断面図。

【図４】本発明のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイを示す回路構成図。

【図５】本発明の半導体記憶装置の構成を示すブロック
図。

【図６】本発明のデータ読み出し動作を説明するために
示すタイミングチャート。

【図７】本発明のデータ書き込み動作を説明するために
示すタイミングチャート。

【図８】本発明の消去動作を説明するために示すタイミ
ングチャート。

【図９】本発明の消去ベリファイ読み出し動作を説明す
るために示すタイミングチャート。

【図１０】本発明の消去動作を説明する図。

【図１１】本発明の過消去検知リードを説明する図。

【図１２】メモリセルの過消去検知リードを説明するた
めに示すタイミングチャート。

【図１３】メモリセルの過消去検知リードを説明するた
めに示すタイミングチャート。

【図１４】ソフト書き込みを説明するために示すタイミ
ングチャート。

【図１５】本発明の消去動作を説明する図。

【図１６】本発明の第２の実施の形態を示すものであ
り、過消去検知リードを説明する図。

【図１７】本発明の第３の実施の形態を示すものであ
り、過消去検知リードおよびソフト書き込みを説明する
図。

【図１８】本発明の第４の実施の形態を示すものであ
り、過消去検知リードおよびソフト書き込みの動作を説
明する図。

【図１９】本発明の第４の実施の形態を示す回路図。

【図２０】ビット線ＢＬＯとワード線ＷＬ８で選択され
るメモリセルの過消去検知リードを説明するために示す
タイミングチャート。

【図２１】ビット線ＢＬＥとワード線ＷＬ７で選択され
るメモリセルの過消去検知リードを説明するために示す
タイミングチャート。

【図２２】ソフト書き込みの他の例を示すタイミングチ
ャート。

【図２３】消去動作の他の例を説明する図。

【図２４】この発明の変形例を示すタイミングチャー
ト。

【符号の説明】

２…メモリセルアレイ、 ３…ローデコーダ、 ４…センスアンプ兼ラッチ回路、 １０…カラムデコーダ、 １１…制御部、 １２…プリチャージ回路、 ＢＬＥ、ＢＬＯ…ビット線、 ＷＬ１〜ＷＬ８…ワード線、 Ｓ／Ｌ１、Ｓ／Ｌ２…第１、第２のセンスラッチ回路、 Ｉ１〜Ｉ４…インバータ回路、 ＭＣ１〜ＭＣ４…メモリセル。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (21)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つのメモリセルを含むメモ
   リセル部と、 前記メモリセル部の一端に接続された第１の信号線と、 前記メモリセル部の他端に接続された第２の信号線と、 前記第１の信号線に接続され、前記メモリセルの状態を
   読み出す読み出し手段と、 前記メモリセルに記憶されたデータを消去する消去手段
   と、 前記消去手段による消去後、前記メモリセルが過剰に消
   去されているかを調べる過消去検知手段と、 前記過消去検知手段により過剰に消去されているメモリ
   セルが検知された場合、弱い書き込みを行うソフト書き
   込み手段とを有し、 前記過消去検知手段は、前記第２の信号線に第１の基準
   電位を印加することにより、前記第１の信号線に第１の
   読み出し電位を出力させ、前記読み出し手段は前記第１
   の読み出し電位を検知することを特徴とする半導体記憶
   装置。
2. 【請求項２】 少なくとも１つのメモリセルを含むメモ
   リセル部と、 前記メモリセル部の一端に接続された第１の信号線と、 前記メモリセル部の他端に接続された第２の信号線と、 前記第１の信号線に接続され、前記メモリセルの状態を
   読み出す読み出し手段と、 前記メモリセルに記憶されたデータを消去する消去手段
   と、 前記消去手段による消去後、前記メモリセルが過剰に消
   去されているかを調べる過消去検知手段とを有し、 前記過消去検知手段は、前記第２の信号線に第１の基準
   電位を印加することにより、前記第１の信号線に第１の
   読み出し電位を出力させ、前記読み出し手段は前記第１
   の読み出し電位を検知することを特徴とする半導体記憶
   装置。
3. 【請求項３】 少なくとも１つのメモリセルを含む第１
   のメモリセル部と、 少なくとも１つのメモリセルを含む第２のメモリセル部
   と、 前記第１のメモリセル部の一端に接続された第１の信号
   線と、 前記第１のメモリセル部の他端に接続された第２の信号
   線と、 前記第２のメモリセル部の一端に接続された第３の信号
   線と、 前記第２のメモリセル部の他端に接続された第４の信号
   線と、 前記第１の信号線に接続され、メモリセルに保持された
   電圧を読み出す、読み出し手段と、 前記メモリセルのデータを消去する消去手段と、 消去後、前記メモリセルが過剰に消去されているかを調
   べる過消去検知手段と、 前記過消去検知手段により過剰に消去されているメモリ
   セルが検知された場合、弱い書き込みを行うソフト書き
   込み手段とを有し、 前記過消去検知手段は前記第２の信号線に第１の基準電
   位を印加することにより、第１の信号線に第１の読み出
   し電位を出力させるとともに、前記第３の信号線に第２
   の基準電位を印加し、前記読み出し手段は前記第１の信
   号線に出力された第１の読み出し電位を検知することを
   特徴とする半導体記憶装置。
4. 【請求項４】 少なくとも１つのメモリセルを含む第１
   のメモリセル部と、 少なくとも１つのメモリセルを含む第２のメモリセル部
   と、 前記第１のメモリセル部の一端に接続された第１の信号
   線と、 前記第１のメモリセル部の他端に接続された第２の信号
   線と、 前記第２のメモリセル部の一端に接続された第３の信号
   線と、 前記第２のメモリセル部の他端に接続された第４の信号
   線と、 前記第１の信号線に接続され、メモリセルに保持された
   電圧を読み出す、読み出し手段と、 前記メモリセルのデータを消去する消去手段と、 消去後、前記メモリセルが過剰に消去されているかを調
   べる過消去検知手段とを有し、 前記過消去検知手段は前記第２の信号線に第１の基準電
   位を印加することにより、第１の信号線に第１の読み出
   し電位を出力させるとともに、前記第３の信号線に第２
   の基準電位を印加し、前記読み出し手段は前記第１の信
   号線に出力された第１の読み出し電位を検知することを
   特徴とする半導体記憶装置。
5. 【請求項５】 前記読み出し手段は、 第１の信号線と第１のノードを接続する第１のスイッチ
   と、 第１のノードの電位を検出するセンスアンプと、 一端が第１のノードに接続され、他端が第２のノードに
   接続されたキャパシタとを含み、 前記第２のノードに印加される電位は、前記センスアン
   プが前記第１のノードの電位をセンスする際に変化され
   ることを特徴とする請求項１乃至４のいずれかに記載の
   半導体記憶装置。
6. 【請求項６】 前記過消去検知手段は、過剰に消去され
   ているメモリセルを検知する場合、第２の信号線に第１
   の基準電位を印加し、 前記第１の信号線に出力される第１の読み出し電位は、
   前記第１のスイッチを介して、前記第１のノードに第２
   の読み出し電位として転送され、 前記第２のノードの電位を変化させることにより、前記
   キャパシタの容量結合で、第１のノードの電位を前記第
   ２の読み出し電位と異なる第３の読み出し電位とするこ
   とを特徴とする請求項５記載の半導体記憶装置。
7. 【請求項７】 前記第１、第３の信号線はビット線であ
   ることを特徴とする請求項３又は４記載の半導体記憶装
   置。
8. 【請求項８】 前記第１の信号線はビット線であり、第
   ３の信号線は第１の信号線と隣接するビット線であるこ
   とを特徴とする請求項３又は４記載の半導体記憶装置。
9. 【請求項９】 前記第２、第４の信号線はソース線であ
   ることを特徴とする請求項３又は４記載の半導体記憶装
   置。
10. 【請求項１０】 前記第１の基準電位と前記第２の基準
    電位は同電位であることを特徴とする請求項３又は４記
    載の半導体記憶装置。
11. 【請求項１１】 前記第１の基準電位は電源電圧である
    ことを特徴とする請求項１乃至４、又は１０記載の半導
    体記憶装置。
12. 【請求項１２】 前記メモリセル部はメモリセルが複数
    個ずつ直列接続されたＮＡＮＤ型メモリセルを含むこと
    を特徴とする請求項１乃至４のいずれかに記載の半導体
    記憶装置。
13. 【請求項１３】 前記過消去検知手段が第２の信号線に
    第１の基準電位を印加するとき、選択したメモリセルの
    ゲートに第１の過消去検知ワード線電位を印加し、選択
    したメモリセルに直列接続する非選択メモリセルのゲー
    トに第２の過消去検知ワード線電位を印加することによ
    り、第１の信号線に第１の読み出し電位を出力すること
    を特徴とする請求項１乃至４のいずれかに記載の半導体
    記憶装置。
14. 【請求項１４】 前記第１の過消去検知ワード線電位は
    前記第２の過消去ワード線電位と同じであることを特徴
    とする請求項１３記載の半導体記憶装置。
15. 【請求項１５】 前記第１の過消去検知ワード線電位は
    前記第２の過消去ワード線電位と異なることを特徴とす
    る請求項１３記載の半導体記憶装置。
16. 【請求項１６】 前記第１の過消去検知ワード線電位は
    ０Ｖであることを特徴とする請求項１３、１４、１５の
    いずれかに記載の半導体記憶装置。
17. 【請求項１７】 前記第２の過消去検知ワード線電位は
    電源電圧であることを特徴とする請求項１３又は１４記
    載の半導体記憶装置。
18. 【請求項１８】 メモリセルが複数個ずつ直列接続され
    たＮＡＮＤ型メモリセルを含むメモリセル部と、 前記メモリセルのデータを消去する消去手段と、 前記消去手段による消去後、前記メモリセルが過剰に消
    去されているかを調べる過消去検知手段と、 過剰に消去されているメモリセルに対しては、弱い書き
    込みを行うソフト書き込み手段とを有する半導体記憶装
    置。
19. 【請求項１９】 メモリセルが複数個ずつ直列接続され
    たＮＡＮＤ型メモリセルを含むメモリセル部と、 前記メモリセルのデータを消去する消去手段と、 前記消去手段による消去後、前記メモリセルが過剰に消
    去されているかを調べる過消去検知手段とを有する半導
    体記憶装置。
20. 【請求項２０】 前記ＮＡＮＤ型メモリセルの一端に接
    続された第１の信号線と、 前記ＮＡＮＤ型メモリセルの他端に接続された第２の信
    号線と、 前記第１の信号線に接続され、前記メモリセルの電圧を
    読み出す読み出し手段とを有し、 前記読み出し手段は、 前記第１の信号線と第１のノードを接続する第１のスイ
    ッチと、 前記第１のノードの電位を検出するセンスアンプと、 一端が第１のノードに接続され、他端が第２のノードに
    接続されたキャパシタとを含み、 前記第２のノードに印加される電位は、前記センスアン
    プが前記第１のノードの電位をセンスする際に変化され
    ることを特徴とする請求項１８又は１９記載の半導体記
    憶装置。
21. 【請求項２１】 前記センスアンプの出力端にゲートが
    接続され、前記センスアンプにより過剰に消去されたメ
    モリセルが検知された場合信号を出力するトランジスタ
    とを具備することを特徴とする請求項２０記載の半導体
    記憶装置。