TWI638358B

TWI638358B - 記憶體裝置及其操作方法

Info

Publication number: TWI638358B
Application number: TW106136610A
Authority: TW
Inventors: 李亞叡; 陳冠復
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-10-25
Filing date: 2017-10-25
Publication date: 2018-10-11
Also published as: TW201917736A

Abstract

提供一種記憶體裝置的操作方法。該記憶體裝置的一記憶體陣列包括複數條字元線與複數條位元線。該記憶體裝置的操作方法包括：施加一寫入電壓到該些字元線的至少一被選字元線；以及於該寫入電壓的一高位準時期內，根據該些位元線中的被寫入資料0的複數條被選位元線在該些字元線的個別位置，施加不同的複數個位元線電壓至被寫入資料0的該些被選位元線。

Description

記憶體裝置及其操作方法

本發明是有關於一種記憶體裝置及其操作方法。

在記憶體裝置中，在傳送電子訊號時，字元線的電阻-電容延遲時間(RC delay time)是無可避免的。當字元線長度愈長時，電阻-電容延遲時間可能愈加嚴重。當施加字元線電壓時，該字元線電壓施加於字元線的起端。由於電阻-電容延遲時間的關係，在字元線的末端所接收到的字元線電壓的波形可能失真。但這可能導致，字元線起端的記憶體晶胞與字元線末端的的記憶體晶胞之間寫入速度不一致，而使得基本寫入臨界電壓分佈(dumb program Vth distribution)變得較寬，這將使得記憶體裝置的寫入速度變慢。在寫入過程中，為將字元線末端拉高至高電壓，將需要足夠的寫入脈衝寬度。然而，過長的寫入脈衝寬度將降低記憶體晶胞的寫入速度。故而，本案提供一種記憶體裝置與其操作方法，以期解決由於電阻-電容延遲時間所造成的的記憶體晶胞與字元線末端的的記憶體晶胞之間寫入速度不一致，讓基本寫入臨界電壓分佈變窄，提高記憶體裝置的寫入速度(program performance)。

根據本案一實施例，提出一種記憶體裝置的操作方法，該記憶體裝置的一記憶體陣列包括複數條字元線與複數條位元線，該記憶體裝置的操作方法包括：施加一寫入電壓到該些字元線的至少一被選字元線；以及於該寫入電壓的一高位準時期內，根據該些位元線中的被寫入資料0的複數條被選位元線在該些字元線的個別位置，施加不同的複數個位元線電壓至被寫入資料0的該些被選位元線。

根據本案另一實施例，提出一種記憶體裝置的操作方法，該記憶體裝置的一記憶體陣列包括複數條字元線與複數條位元線，該些位元線依據在該些字元線的複數個個別位置被分成複數個位元線群組，該記憶體裝置的操作方法包括：施加一寫入電壓到該些字元線的至少一被選字元線；以及於該寫入電壓的一高位準時期內，施加不同的複數個位元線電壓至該些位元線群組。

根據本案又一實施例，提出一種記憶體裝置，包括：一記憶體陣列，包括複數條字元線與複數條位元線；一控制電路，耦接至該記憶體陣列，以及一操作電壓產生電路，耦接至該記憶體陣列與該控制電路，該操作電壓產生電路產生一寫入電壓至該記憶體陣列的該些字元線。在該控制電路的控制下，於該寫入電壓的一高位準時期內，根據該些位元線中的被寫入資料0的複數條被選位元線在該些字元線的複數個個別位置，該操作電壓產生電路施加不同的複數個位元線電壓至被寫入資料0的該些被選位元線。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100‧‧‧記憶體裝置

110‧‧‧記憶體陣列

120‧‧‧控制電路

130‧‧‧操作電壓產生電路

VPGM‧‧‧寫入電壓

VPASS‧‧‧導通電壓

VBL與VBL’‧‧‧位元線電壓

VSSL‧‧‧記憶串選擇電壓

T1‧‧‧高位準時期

GSL‧‧‧接地選擇信號線

SSL‧‧‧記憶串選擇線

WL‧‧‧字元線

BL‧‧‧位元線

BLG1，BLG2與BLG3‧‧‧位元線群組

310、320‧‧‧基本寫入臨界電壓分佈

第1A圖顯示根據本案一實施例的記憶體裝置的功能方塊圖。

第1B圖顯示根據本案一實施例的記憶體陣列的示意圖。

第2圖顯示根據本案一實施例的信號波形圖。

第3A圖顯示根據本案實施例的穿隧氧化層跨壓的波形示意圖。

第3B圖顯示根據本案實施例與習知技術的基本寫入臨界電壓分佈。

第4圖與第5圖顯示本案另二實施例的信號波形圖。

本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。

請參考第1A圖，其顯示根據本案一實施例的記憶體裝置100的功能方塊圖。記憶體裝置100包括：記憶體陣列110、控制電路120與操作電壓產生電路130。記憶體陣列110包括以陣列方式排列的複數個記憶體晶胞(未示出)。控制電路120耦接至記憶體陣列110與操作電壓產生電路130。控制電路120控制記憶體陣列110所進行的各種操作，例如但不受限於，讀取、寫入、抹除等。控制電路120控制輸出操作電壓產生電路130以產生，例如但不受限於，寫入電壓VPGM、跳過電壓VPASS、位元線電壓VBL與VBL’、與記憶串選擇電壓VSSL至記憶體陣列110。寫入電壓VPGM、導通電壓VPASS、位元線電壓VBL、VBL’與記憶串選擇電壓VSSL的作用將於底下分別說明之。

請參考第1B圖，其顯示根據本案一實施例的記憶體陣列110的示意圖。記憶體陣列110包括複數條字元線WL與複數條位元線BL。記憶體晶胞位於字元線WL與位元線BL的交叉處。

在本案實施例中，將該些位元線BL分成複數個位元線群組。例如但不受限於，以第1B圖為例，根據該些位元線BL在字元線WL上的位置，將該些位元線BL分成3個位元線群組BLG1，BLG2與BLG3。其中，位元線群組BLG1位於字元線WL的起端，位元線群組BLG2位於字元線WL的中端，位元線群組BLG3位於字元線WL的末端，在此，施加至字元線WL的電壓是由字元線WL的起端所接收，而傳送至字元線WL的中端與字元線WL的末端。所以，字元線WL的末端受到最嚴重的電阻-電容延遲。

另外，各位元線BL的兩端分別配置一個開關元件，用以決定該區塊Block是否被選到。例如，以第1B圖方向來看，其中一個開關元件(例如是MOS電晶體)位於位元線BL的左端，該開關元件的控制端(例如是MOS電晶體的閘極)耦接至接地選擇信號線(ground selected line)GSL；而另一個開關元件(例如是MOS電晶體)位於位元線BL的右端，該開關元件的控制端耦接至記憶串選擇線(string selected line)SSL。也就是說，在第1B圖中，字元線WL與位元線的交叉處乃是記憶體晶胞；接地選擇信號線GSL與位元線BL的交叉處是開關元件(不是記憶體晶胞)；記憶串選擇線SSL與位元線BL的交叉處是開關元件(不是記憶體晶胞)。

現請參考第2圖，其顯示根據本案一實施例的信號波形圖。在第2圖中，寫入電壓VPGM施加至被選的字元線WL，而導通電壓VPASS則施加至未選字元線WL，記憶串選擇電壓VSSL施加至記憶串選擇線SSL以進行預充電，位元線電壓VBL施加至被寫入資料0的被選位元線，而位元線電壓VBL’施加至未選位元線或者被寫入資料1的被選位元線。

詳細地說，當寫入電壓VPGM轉態至高位準時，將對被選的字元線WL進行寫入。於寫入操作中，記憶串選擇電壓VSSL的位準由0V變成高位準以進行預充電，之後，由高位準下降至中間位準(但未下降至0V)。記憶串選擇電壓VSSL的中間位準滿足：(1)讓0V的電壓可以持續送入至寫入資料0的被選位元線BL，以進行寫入；以及(2)對於未選位元線BL或者是被寫入資料1的被選位元線，則可以讓未選位元線BL或被寫入資料1的被選位元線的開關元件被關閉，使得該未選位元線BL或被寫入資料1的被選位元線的該些記憶體晶胞中的該些電晶體的閘極呈現浮接的狀態，等跳過電壓VPASS往上拉時，該些記憶包串可因電容耦合效應而被上拉。

位元線電壓VBL施加至要被寫入資料0的被選位元線BL。而位元線電壓VBL’則施加至未選位元線或者是要被寫入資料1的被選位元線BL。如第2圖所示，位元線電壓VBL’將由低位準拉高至高位準(例如但不受限於，為電壓源VDD，其值例如為2.4V)。

在本案實施例中，如第2圖所示，在寫入電壓VPGM的高位準時期(T1)內，根據要被寫入資料0的被選位元線BL在字元線上的位置，施加不同的位元線電壓VBL的波形。在T1時期內，愈靠近字元線WL起端的位元線BL，位元線電壓VBL愈早拉高至高位準(將位元線電壓VBL轉態至高位準的時間稱為「高位準轉態時間」)。以第1B圖的分群為例，位元線群組BLG1內的位元線BL最靠近字元線WL起端，所以，位元線群組BLG1內的被選位元線的位元線電壓VBL最早拉高至高位準(請注意，在位元線群組BLG1內，可能有些位元線被選為寫入資料0，可能有些位元線沒被選，可能有些位元線被選為寫入資料1)；位元線群組BLG2內的位元線BL位於字元線WL的中端，所以，位元線群組BLG2內的位元線電壓VBL是第二早拉高至高位準；位元線群組BLG3內的位元線BL離字元線WL起端最遠，所以，位元線群組BLG3內的位元線電壓VBL原則上保持於低位準(0V)。

如所知般，在記憶體裝置中，由於字元線的電阻-電容延遲效應，靠近字元線WL起端的該些記憶體晶胞被施加寫入電壓VPGM的高位準(例如但不受限於20V)的時間可能比較久(例如但不受限於10μs)，所以有較快的寫入速度。相反地，位於字元線WL末端的該些記憶體晶胞被施加寫入電壓VPGM的高位準的時間可能比較短(例如但不受限於2-3μs)，所以有較慢的寫入速度。在記憶體裝置內，不同記憶體晶胞之間的寫入速度差異愈大，將有可能導致基本寫入臨界電壓分佈愈寬，不利於記憶體裝置的性能。

故而，在本案實施例中，透過根據位元線在字元線上位置來調整個別位元線電壓VBL的個別高位準，使得記憶體晶胞的寫入速度均勻(亦即，靠近字元線起端的記憶體晶胞與靠近字元線末端的記憶體晶胞的寫入速度彼此接近)，能窄化基本寫入臨界電壓分佈，以有利於記憶體裝置的性能。

由於記憶體晶胞的寫入速度有關於其浮接閘與位元線電壓之間的穿隧氧化層(Tunnel Oxide)跨壓(穿隧氧化層跨壓等於浮接閘電壓減去位元線電壓)。穿隧氧化層跨壓愈大，該記憶體晶胞的寫入速度愈快，反之亦然。

所以，在本案實施例中，由於讓靠近字元線WL起端的記憶體晶胞的位元線較早拉高至高位準，所以，可以提早降低靠近字元線WL起端的記憶體晶胞的穿隧氧化層跨壓，讓靠近字元線WL起端的記憶體晶胞的寫入速度降低，以讓所有記憶體晶胞的寫入速度可彼此接近，減低RC延遲的影響。

第3A圖顯示根據本案實施例的穿隧氧化層跨壓的波形示意圖。如第3A圖所示，在本案實施例中，由於讓靠近字元線WL起端的記憶體晶胞的位元線(亦即位元線群組BL1)較早拉高至高位準，所以，可以提早降低靠近字元線WL起端的記憶體晶胞的穿隧氧化層跨壓，進而減緩靠近字元線WL起端的記憶體晶胞的寫入速度。如所知般，在本案實施例中，寫入速度有關於穿隧氧化層跨壓對時間的積分面積，所以，由第3A圖可以看出，位元線群組BLG1、BLG2與 BLG3的穿隧氧化層跨壓的對時間積分面積較為接近，亦即，位元線群組BLG1、BLG2與BLG3的寫入速度較為接近，能窄化基本寫入臨界電壓分佈，以有利於記憶體裝置的寫入速度。

第3B圖顯示根據本案實施例與習知技術的基本寫入臨界電壓分佈。如第3B圖所示，本案實施例的基本寫入臨界電壓分佈310窄於習知技術的基本寫入臨界電壓分佈320，故而，本案實施例的記憶體裝置的性能將可獲得改善。

綜上所述，在本案上述實施例中，讓靠近字元線WL起端的位元線較早拉高至高位準，及位於字元線WL中段的位元線第二快拉高至高位準，依此類推，而靠近於字元線WL末端的位元線則原則上保持於低位準(0V)。使得所有記憶體晶胞的寫入速度彼此接近(亦即，靠近字元線起端的記憶體晶胞與靠近字元線末端的記憶體晶胞的寫入速度彼此接近)，能窄化基本寫入臨界電壓分佈，以有利於記憶體裝置的性能。

現請參照第4圖，其顯示本案另一實施例的信號波形圖。在第4圖中，在寫入電壓VPGM的高位準時期內，根據要被寫入資料0的被選位元線BL的位置，施加不同的位元線電壓VBL。在T1時期內，愈靠近字元線WL起端的位元線BL，位元線電壓VBL的高位準愈高。以第1B圖的分群為例，位元線群組BLG1內的位元線BL最靠近字元線WL起端，所以，位元線電壓VBL的高位準為最高，以減緩位元線群組BLG1的記憶體晶胞的寫入速度(減緩程度最大)；位元線群組BLG2內的位元線BL位於字元線WL的中端，位元線電壓 VBL的高位準是第二高，以減緩位元線群組BLG2的記憶體晶胞的寫入速度(減緩程度第二大)；位元線群組BLG3內的位元線BL離字元線WL起端最遠，所以，其位元線電壓VBL原則上保持於低位準(0V)。

故而，在第4圖的實施例中，透過使得記憶體晶胞的寫入速度儘量均勻(亦即，靠近字元線起端的記憶體晶胞與靠近字元線末端的記憶體晶胞的寫入速度彼此接近)，能窄化基本寫入臨界電壓分佈，以有利於記憶體裝置的性能。

亦即，在本案實施例中，讓靠近字元線WL起端的記憶體晶胞的位元線的高位準最高，所以，可以最大幅度地降低靠近字元線WL起端的記憶體晶胞的穿隧氧化層跨壓(亦即減少寫入過程中穿隧進入浮動閘極的電荷)，讓靠近字元線WL起端的記憶體晶胞的寫入速度降低，以讓所有記憶體晶胞的寫入速度可彼此接近，減低RC延遲的影響。

相似地，藉由第4圖的波形圖，可以讓位元線群組BLG1、BLG2與BLG3的穿隧氧化層跨壓的對時間積分面積較為接近，亦即，位元線群組BLG1、BLG2與BLG3的寫入速度較為接近，能窄化基本寫入臨界電壓分佈，以有利於記憶體裝置的性能。

綜上所述，在本案第4圖的實施例中，藉由讓靠近字元線WL起端的記憶體晶胞的位元線的高位準為最高，而位於字元線WL中段的記憶體晶胞的位元線的高位準為第二高，依此類推，使得所有記憶體晶胞的寫入速度儘量均勻(亦即，靠近字元線起端的記憶體晶胞與靠近字元線末端的記憶體晶胞的寫入速度彼此接近)，能窄化基本寫入臨界電壓分佈，以有利於記憶體裝置的性能。

現請參照第5圖，其顯示本案另一實施例的信號波形圖。在第5圖中，在寫入電壓VPGM的高位準時期內，根據要被寫入資料0的被選位元線BL的位置，施加不同的位元線電壓VBL的波形。在T1時期內，愈靠近字元線WL起端的位元線BL，其位元線電壓VBL的高位準愈高且最早被拉至高位準。以第1B圖的分群為例，位元線群組BLG1內的位元線BL最靠近字元線WL起端，所以，位元線群組BLG1位元線電壓VBL的高位準為最高且最早被拉至高位準，以減緩位元線群組BLG1的記憶體晶胞的寫入速度(減緩程度最大)；位元線群組BLG2內的位元線BL位於字元線WL的中端，所以，位元線群組BLG2的位元線電壓VBL的高位準是第二高且第二早被拉至高位準，以減緩位元線群組BLG2的記憶體晶胞的寫入速度(減緩程度第二大)；位元線群組BLG3內的位元線BL離字元線WL起端最遠，所以，其位元線電壓VBL原則上保持於低位準(0V)。

故而，在第5圖的實施例中，透過使得記憶體晶胞的寫入速度儘量均勻(亦即，靠近字元線起端的記憶體晶胞與靠近字元線末端的記憶體晶胞的寫入速度彼此接近)，能窄化基本寫入臨界電壓分佈，以有利於記憶體裝置的性能。

亦即，在本案第5圖實施例中，讓靠近字元線WL起端的位元線的高位準最高且最早拉至高位準，可以最大幅度地降低靠近字元線WL起端的記憶體晶胞的穿隧氧化層跨壓，讓靠近字元線WL起端的記憶體晶胞的寫入速度降低，以讓所有記憶體晶胞的寫入速度可彼此接近，減低RC延遲的影響。

相似地，藉由第5圖的波形圖，可以讓位元線群組BLG1、BLG2與BLG3的穿隧氧化層跨壓的對時間積分面積較為接近，亦即，位元線群組BLG1、BLG2與BLG3的寫入速度較為接近，能窄化基本寫入臨界電壓分佈，以有利於記憶體裝置的性能。

綜上所述，在本案第5圖的實施例中，藉由讓靠近字元線WL起端的位元線的高位準為最高且最早拉高至高位準，而位於字元線WL中段的位元線的高位準為第二高且第二早拉高至高位準，依此類推，使得所有記憶體晶胞的寫入速度均勻(亦即，靠近字元線起端的記憶體晶胞與靠近字元線末端的記憶體晶胞的寫入速度彼此接近)，能窄化基本寫入臨界電壓分佈，以有利於記憶體裝置的性能。

另外，在本案其他可能實施例中，可以有多種位元線分組方式。舉例來說，假設記憶體陣列包括8k條位元線且將這8k條位元線分成4組，則分組方式可以是2k-2k-2k-2k(每位元線群組包括2k條位元線)，或者是4k-2k-1k-1k(靠近字元線起端的位元線群組包括4k條位元線、…靠近字元線末端的位元線群組包括1k條位元線)、3k-1k-2k-2k(靠近字元線起端的位元線群組包括3k條位元線、…靠近字元線末端的位元線群組包括2k條位元線)或其他種方式。亦即，各位元線群組可以包括相同數量的位元線或者包括不同數量的位元線。

另外，在本案其他可能實施例中，位元線群組的數量可以是任意數量(甚至可以各位元線群組包括一條位元線)，此亦在本案精神範圍內。

另外，位元線電壓VBL(施加至要寫入資料0的被選位元線)的高位準可以利用任何可用的現有偏壓源。

此外，本案其他可能實施例亦可用於快速跳過寫入(QPW，quick pass write)上。例如，對於要寫入資料0的被選位元線而言，位元線電壓VBL可以從Vqpw(例如Vqpw=0.2V~1.2V)上升至VDD(當致能QPW時)。

此外，該些位元線群組的位元線電壓VBL(施加至要寫入資料0的被選位元線)的個別高位準可以均分VDD(亦即均勻分布於VDD至0V之間)(假設位元線電壓VBL的最高高位準是VDD)。例如，假設VDD是2.4V，則位元線群組BLG1的位元線電壓VBL的高位準是1.6V，而位元線群組BLG2的位元線電壓VBL的高位準是1.6V/2=0.8V，而位元線群組BLG3的位元線電壓VBL的高位準是0V。

但在本案另一可能實施例中，該些位元線群組的位元線電壓VBL(施加至要寫入資料0的被選位元線)的個別高位準可以不均分VDD(亦即未均勻分布於VDD至0V之間)(假設位元線電壓VBL的最高高位準是VDD)。例如，假設VDD是2.4V，則位元線群組BLG1的位元線電壓VBL的高位準是1.6V，而位元線群組BLG2的位元線電壓VBL的高位準是1.1V，而位元線群組BLG3的位元線電壓VBL的高位準是0V。

另外，該些位元線群組的位元線電壓VBL的個別高位準可以介於0V與VDD之間，甚至可以介於0.1V至1.3V之間，或者是介於0V與能夠讓記憶串選擇線SSL上的記憶串選擇電晶體(其為MOS電晶體)能完全傳入記憶串(cell string)的電壓之間。

本案上述該些實施例可以應用至2D(二維)反及閘快閃記憶體(NAND Flash Memory)或者是3D(三維)NAND快閃記憶體。另外，本案上述該些實施例可以應用單層儲存單元(SLC,single level cell)、多層儲存單元(MLC,multi-level cell)記憶體、三層儲存單元(TLC,Triple-level cell)或四層儲存單元(QLC,quad-level cell)。

亦即，在本案上述該些實施例中，根據位元組群組內的位元線處於字元線的位置，調整施加至該些位元線的位元線電壓的高位準及轉態至高位準的時間，以使得所有記憶體晶胞的寫入速度儘量均勻(亦即，靠近字元線起端的記憶體晶胞與靠近字元線末端的記憶體晶胞的寫入速度彼此接近)。故而，本案上述3個實施例能窄化基本寫入臨界電壓分佈，以有利於記憶體裝置的性能。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種記憶體裝置的操作方法，該記憶體裝置的一記憶體陣列包括複數條字元線與複數條位元線，該記憶體裝置的操作方法包括：施加一寫入電壓到該些字元線的至少一被選字元線；以及於該寫入電壓的一高位準時期內，根據該些位元線中的被寫入資料0的複數條被選位元線在該些字元線的個別位置，施加不同的複數個位元線電壓至被寫入資料0的該些被選位元線，其中，對於被寫入資料0的該些被選位元線中之一第一複數被選位元線與一第二複數被選位元線，該些第一被選位元線較該些第二被選位元線靠近該些字元線的一起端，以及於該寫入電壓的該高位準時期內，分別施加一第一位元線電壓與一第二位元線電壓至該些第一與該些第二被選位元線，該第一位元線電壓的一第一高位準高於該第二位元線電壓的一第二高位準，及/或該第一位元線電壓的一第一高位準轉態時間早於該第二位元線電壓的一第二高位準轉態時間。
一種記憶體裝置的操作方法，該記憶體裝置的一記憶體陣列包括複數條字元線與複數條位元線，該些位元線依據在該些字元線的複數個個別位置被分成複數個位元線群組，該記憶體裝置的操作方法包括：施加一寫入電壓到該些字元線的至少一被選字元線；以及於該寫入電壓的一高位準時期內，施加不同的複數個位元線電壓至該些位元線群組，其中，於該些位元線群組中，一第一位元線群組較一第二位元線群組靠近該些字元線的一起端，以及於該寫入電壓的該高位準時期內，分別施加一第一位元線電壓與一第二位元線電壓至該第一位元線群組與該第二位元線群組，該第一位元線電壓的一第一高位準高於該第二位元線電壓的一第二高位準，及/或，該第一位元線電壓的一第一高位準轉態時間早於該第二位元線電壓的一第二高位準轉態時間。
如申請專利範圍第2項所述之記憶體裝置的操作方法，其中，各位元線群組包括相同數量的位元線。
如申請專利範圍第2項所述之記憶體裝置的操作方法，其中，各位元線群組包括不同數量的位元線。
如申請專利範圍第2項所述之記憶體裝置的操作方法，其中，於該寫入電壓的該高位準時期內，施加至該些位元線群組的該些位元線電壓的個別高位準均勻分布於一電壓源至一低位準之間。
如申請專利範圍第2項所述之記憶體裝置的操作方法，其中，於該寫入電壓的該高位準時期內，施加至該些位元線群組的該些位元線電壓的個別高位準未均勻分布於一電壓源至一低位準之間。
一種記憶體裝置，包括：一記憶體陣列，包括複數條字元線與複數條位元線；一控制電路，耦接至該記憶體陣列，以及一操作電壓產生電路，耦接至該記憶體陣列與該控制電路，該操作電壓產生電路產生一寫入電壓至該記憶體陣列的該些字元線，其中，在該控制電路的控制下，於該寫入電壓的一高位準時期內，根據該些位元線中的被寫入資料0的複數條被選位元線在該些字元線的複數個個別位置，該操作電壓產生電路施加不同的複數個位元線電壓至被寫入資料0的該些被選位元線，其中，對於被寫入資料0的該些被選位元線中之一第一複數被選位元線與一第二複數被選位元線，該些第一被選位元線較該些第二被選位元線靠近該些字元線的一起端，以及於該寫入電壓的該高位準時期內，該操作電壓產生電路分別施加一第一位元線電壓與一第二位元線電壓至該些第一與該些第二被選位元線，該第一位元線電壓的一第一高位準高於該第二位元線電壓的一第二高位準，及/或該第一位元線電壓的一第一高位準轉態時間早於該第二位元線電壓的一第二高位準轉態時間。