CN101521042A - 用于非易失性存储设备的编程方法 - Google Patents

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Abstract

提供了一种用于对非易失性存储设备进行编程的方法。所述方法包括：将第一编程脉冲施加到非易失性存储设备的对应字线；将第二编程脉冲施加到所述字线，其中第二编程脉冲的电压不同于第一编程脉冲的电压；以及将电压施加到连接到字线的每条位线，所述施加到每条位线的电压根据将要编程到对应存储单元的多个比特值、并响应于第一编程脉冲或者第二编程脉冲而彼此不同。

Description

用于非易失性存储设备的编程方法
相关专利申请的交叉引用
本申请要求2008年2月26日提交的韩国专利申请第10-2008-0017409号的权益，其主题通过参考而全部合并于此。
技术领域
本发明涉及一种对非易失性存储设备进行编程的方法。更具体地，本发明涉及一种需要更少编程时间并且能够减少由于编程顺序和/或单元分布导致的耦合效应的、对非易失性存储设备进行编程的方法。
背景技术
非易失性存储设备是电可编程且可擦除的，并且当所供应的电源中断时能够保留所存储的数据。闪存是非易失性存储器中的一种，并且使用电荷来存储数据。形成闪存设备的每个存储单元包括：控制栅极、电荷存储层、和具有源极和漏极的单元晶体管。闪存设备通过控制在存储单元的电荷存储层上积累的电荷量来改变存储单元所存储的数据值。
闪存设备的单元晶体管使用所谓的F-N隧道效应现象(F-N tunnelingphenomenon)来控制在电荷存储层上存储的电荷量。可以通过将地电压施加到控制栅极、并将高于组成电源电压的电压施加到半导体衬底(或体(bulk))，来执行与单元晶体管有关的擦除操作。在这些擦除偏置条件下，由于电荷存储层和半导体体之间的电阻的大的差异而在二者之间形成强电场。结果，通过F-N隧道效应对在电荷存储层上积累的电荷进行放电，并且已擦除的单元晶体管的临界电压降低。
可以通过将高于电源电压的电压施加到控制栅极、并将地电压施加到漏极以及半导体体，来执行与单元晶体管有关的编程操作。在这些编程偏置条件下，由于F-N隧道效应而在电荷存储层上积累电荷，并且单元晶体管的临界电压增加。
因此，其中电荷相对地从电荷存储层消失并且单元晶体管的对应临界电压为负的存储单元状态传统上被称为擦除状态。此外，其中电荷积累在电荷存储层上并且单元晶体管的对应临界电压大于零的存储单元状态被称为编程状态。
发明内容
本发明的实施例提供了一种用于非易失性设备的编程方法，该编程方法能够减少一般与编程顺序和/或单元分布相关联的耦合效应。
在一个实施例中，本发明提供了一种用于多电平单元非易失性存储设备的编程方法。所述方法包括：将第一编程脉冲施加到非易失性存储设备的字线；将第二编程脉冲施加到所述字线，其中第二编程脉冲的电压电平不同于第一编程脉冲的电压电平；以及将位线电压施加到与字线相关联的相应位线，其中所述位线电压根据将要编程到与字线和位线相关联的多个存储单元的多个数据比特值、并响应于第一编程脉冲或者第二编程脉冲而变化。
在另一实施例中，本发明提供了一种用于对非易失性存储设备进行编程的方法，所述方法包括：执行编程操作，在该操作期间向字线施加至少一个编程脉冲，所述至少一个编程脉冲与将要被编程到连接到字线的多个存储单元的多个第一至第M数据比特值相关地变化；并且此后，执行验证操作，其中验证操作的执行定时与所述多个第一至第M数据比特值相关地变化。
在另一实施例中，本发明提供了一种用于对非易失性存储设备进行编程的方法，所述方法包括：施加第一编程脉冲至第N编程脉冲到字线，其中N是大于1的自然数，其中第一编程脉冲至第N编程脉冲的相应电压电平不同；并且将位线电压施加到与字线相关联的相应位线，其中所述位线电压根据将要编程到与字线和位线相关联的多个存储单元的多个数据比特值、并响应于第一编程脉冲或者第二编程脉冲而变化。
附图说明
图1A是示出了使用两个电压分布将一比特数据编程到非易失性存储设备的示例的图；
图1B是示出了将两比特数据编程到图1A的非易失性存储设备的示例的图；
图1C是示出了使用四个电压分布将两比特数据编程到非易失性存储单元的另一示例的图；
图2A是示出了使用两个电压分布编程一比特数据的示例的图；
图2B是示出了使用四个电压分布编程两比特数据的示例的图；
图3A和图3B是示出了已编程的存储单元的电压分布由于相邻(adjacent)字线或相邻位线之间的电容耦合而移位的图；
图4A至图5B分别是示出了其中连接到彼此相邻的位线的存储单元被同时编程的非易失性存储设备的电路图；
图6A至图6C是示出了由于非易失性存储设备的编程顺序导致的耦合效应的图；
图7A至图7C是示出了由于非易失性存储设备中的单元分布导致的耦合效应的图；
图8是示出了根据本发明实施例的、防止由于编程顺序导致的耦合效应的对非易失性存储设备进行编程的方法的图；
图9是在图8所图示的编程操作期间向位线施加的电压的曲线图；
图10是进一步图示了在图9的实施例中使用的项“Vd”的图；
图11至图13是示出了根据本发明实施例的、防止由于编程顺序导致的耦合效应的对三比特多电平单元非易失性存储设备进行编程的方法的图；
图14是示出了根据图8的方法同时执行的多个编程操作的图；
图15是示出了根据本发明实施例的、防止由于单元分布导致的耦合效应的对非易失性存储设备进行编程的方法的图；
图16是示出了在图15的方法期间向位线施加的验证电压的图；
图17是图16所示的电压图的数据表版本；和
图18示出了根据本发明的方法实施例编程的非易失性存储设备的编程状态。
具体实施方式
现在将参考附图描述本发明的几个实施例。然而，本发明可多样地实施，并且不应该被解释为仅限于所阐明的实施例。而是，呈现实施例作为用于示教本发明的制造和使用的示例。贯穿附图和所书写的描述中，同样的附图标记用于表示同样或类似的元件。
图1A是示出了使用两个电压分布将一比特数据编程到非易失性存储单元的示例的图。当要编程的数据比特值是“0”时，非易失性存储单元的临界电压被改变为大于0V。也就是说，非易失性存储单元的临界电压被置于第二电压分布(VTHD2)中。相反，当要编程的数据比特值是“1”时，非易失性存储单元的临界电压保持不变并小于0V。这假设了：非易失性存储单元初始处于擦除状态中，或者非易失性存储单元的临界电压处于第一电压分布(VTHD1)中。
图1B是示出了使用四个电压分布将两比特数据编程到非易失性存储单元的示例的图。在使用结合图1A所描述的处理已经将第一比特数据(例如，数据的最低有效位LSB)编程到两比特存储单元之后，必须编程第二比特数据(例如，数据的最高有效位MSB)。这样，在第一数据比特的值为“0”的情况下，非易失性存储单元将被初始置于第二电压分布(VTHD2)中。随后，在要编程的第二比特数据的值也为“0”的情况下，非易失性存储单元的临界电压被改变到第三电压分布(VTHD3)。(参见，图1B中的操作2-2)。然而，在要编程的第二比特数据处于“1”的情况下，非易失性存储单元的临界电压保留在第二电压阈值分布(VTHD2)中。
以类似的方式，在第一数据比特的值为“1”的情况下，非易失性存储单元初始保留在第一电压分布(VTHD1)中，这假设了初始擦除状态。随后，在要编程的第二比特数据的值也为“0”的情况下，非易失性存储单元的临界电压被改变到第四电压分布(VTHD4)。(参见，图1B中的操作2-1)。然而，在要编程的第二比特数据处于“1”的情况下，非易失性存储单元的临界电压保留在第一电压阈值分布(VTHD1)中。
图1C是示出了使用四个电压分布将两比特数据编程到非易失性存储单元的另一示例的图。
在图1B所示的示例中，当第二比特数据被编程时，非易失性存储单元的临界电压潜在地在第一电压分布和第四电压分布之间改变、或者在第二电压分布和第三电压分布之间改变。相反，在图1C所示的示例中，当第二比特数据被编程时，非易失性存储单元的临界电压潜在地在第一电压分布和第三电压分布之间改变(参见操作3-1)、或者在第二电压分布和第四电压分布之间改变(参见操作3-2)。
图2A示出了在通过交叉字线(WL)和位线(BL)定义的非易失性存储设备的存储单元阵列中、相对于周围存储单元的要被编程的存储单元单元A(CELLA)。假设存储单元CELLA被初始编程为具有第一电压分布(VTHD1)中的临界电压，但是也可以被编程为具有在第二电压分布(VTHD2)、第三电压分布(VTHD3)、或第四电压分布(VTHD4)之中的任一个中的临界电压。
图2B进一步示出了当在已编程了存储单元CELLA之后编程邻近的存储单元时、已编程的存储单元CELLA的电压分布可能由于相邻字线和/或位线之间的电容耦合(例如，Cx、Cy、和Cxy中的一个或多个)而移位。在这些条件下，意欲处于第二电压分布(VTHD2)内的、存储单元CELLA的临界电压可能被不期望地变更(例如，被变宽到所定义的第二电压分布VTHD2的范围之外)。尽管图2B具体示出了其中存储单元CELLA的临界电压意欲处于第二电压分布(VTHD2)中的情况，但是当存储单元CELLA的临界电压意欲处于第一电压分布(VTHD1)、第三电压分布(VTHD3)、或第四电压分布(VTHD4)中时，也可能发生由于电容耦合引起的电压分布变宽。在这些情况之中的任一个中，已编程的存储单元CELLA的电压分布可能变得被移位。类似地，尽管图2B示出了在从第一电压分布(VTHD11)到第三临界电压分布(VTHD3)的邻近单元编程的影响下的、存储单元CELLA的电压分布移位的示例，但是这样的电压分布移位可能与施加到一个或多个邻近单元的其它编程操作相关地发生。
图3A是示出了其中连接到奇数位线的存储单元和连接到偶数位线的存储单元被分别编程的非易失性存储设备中的部分存储单元阵列的电路图。也就是说，连接到第一位线和第三位线的存储单元以及连接到第二位线和第四位线的存储单元被分别编程。图3A所示的编号1到13指明了示范的编程顺序。当在对连接到偶数位线的存储单元进行编程之后对连接到奇数位线的存储单元进行编程时，由于位线之间的电容耦合，用于对连接到奇数位线的存储单元进行编程的编程电压可能改变连接到偶数位线的存储单元的临界电压。
例如，图3B所示的上图(相关于LSB编程步骤)示出了由于连接到奇数位线的存储单元的编程而导致连接到偶数位线的存储单元的电压分布从所定义的第二电压分布(VTHD2)移位到错误(errant)电压分布(VTHDX)，其中连接到奇数位线的存储单元的编程发生在已经将第一比特数据编程到连接到偶数位线的存储单元之后。图3B所示的下图(相关于MSB编程步骤)示出了来自或到错误电压分布(VTHDX)的随后电压分布转变的可能的不良效果。
图4A至图5B分别是示出了其中连接到彼此相邻的位线的存储单元被同时编程的非易失性存储设备的电路图。
图4A至图5B所示的非易失性存储设备能够通过同时编程连接到相邻位线的存储单元来防止由于电容耦合Cx、Cy、和Cxy导致的电压分布的不期望改变。这样，图4A所示的局部存储单元阵列包括被同时编程的、连接到单个字线的存储单元。图4B是进一步示出了图4A的存储单元阵列的一部分的电路图。
图4B所示的编号0到6指明了示范的编程顺序。参考这些编号，在同时编程了连接到第一字线(WL<n>)的第一组多个存储单元(利用编号0标注的存储单元)之后，同时编程连接到第二字线(WL<n+1>)的第二组多个存储单元(利用编号1标注的存储单元)，等等。
在图5A所示的非易失性存储设备中，还基于页面(即，在页面组内)对存储单元阵列中的存储单元进行编程。图5B是示出了图5A的存储单元阵列的一部分的电路图。
图5B所示的编号0至12指明了另一示范的编程顺序。参考所述编号，在编程了在偶数页面组中包括的并连接到第一字线(WL<n>)的第一组多个存储单元(利用编号0标注的存储单元)之后，编程在奇数页面组中包括的并连接到第一字线(WL<n>)的第二组多个存储单元(利用编号1标注的存储单元)，等等。
在结合图5A和图5B所描述的编程操作中的这点上，如果通过相邻位线同时施加读取电流以从相邻的存储单元中读取数据，则可能由于相邻位线之间的电容耦合而发生感测噪声。为了防止感测噪声，将位线划分为奇数位线(例如，BLo1和BLo2)和偶数位线(例如，BLe1和BLe2)，并针对奇数位线和偶数位线来分别执行读取操作或验证操作。然而，在所述方法中，由于非易失性存储设备的编程顺序和/或单元分布而导致仍可能发生电容耦合，如下面以一些附加细节所描述的那样。
图6A至图6C是进一步图示了由于非易失性存储设备内的存储单元的编程顺序而导致可能出现的电容耦合效应的图。
参考图6A，假设非易失性存储设备为具有多比特存储单元(例如，两个比特)的多电平闪存设备，其能够存储与对应的电压分布相关的数据比特值11、01、00、和10。如结合图3B所说明的，与初始擦除状态相关联的第一电压分布(即，数据值11)可转变到与数据值01相关联的第二电压分布，并且参考临界电压分布“x0”然后可移位到与数据值00相关联的第三电压分布或者与数据值10相关联的第四电压分布。
这里，如图6B所示，执行与非易失性存储设备的存储单元有关的第一编程操作P1，使得第一电压分布11转变到第二电压分布01。然后，执行第二编程操作P2，使得电压分布x0移位到第三临界电压分布00，或者执行第三编程操作P3，使得电压分布x0移位到第四电压分布10。换言之，编程顺序根据要编程的数据值而变化。
如图6B所表明的，第一到第三编程操作中的每一个可实现为向非易失性存储设备中的对应字线施加的递增步长脉冲编程(ISPP：incremental steppulse programming)操作。然而，如图6C所示，当在执行第一编程操作P1之后对相邻的存储单元执行第三编程操作P3时，第二电压分布01可被移位值ΔVth。这样，非易失性存储单元具有错误的电压分布(Err)。换言之，尽管在图6C的曲线图中在时间t1处完成了第一编程操作P1，但是因为随后在时间t2处对相邻存储单元执行第三编程操作P3，所以非易失性存储单元可能由于电容耦合效应而导致具有不同于预期电压分布的电压分布。
图7A至图7C是进一步示出了由于非易失性存储设备中的单元分布导致的电容耦合效应的图。参考图7A，非易失性存储设备可通过移位电压分布“a”而形成电压分布“b”，如由结合图6A所描述的非易失性存储设备所表明的那样。这里，存储单元可根据非易失性存储设备的单元分布而被快速编程或慢速编程。因此，当具有电压分布“a”的存储单元被编程为具有电压分布“b”时，编程时间将根据存储单元的编程特性而变化，其中编程时间是获得与想要的数据状态对应的期望阈值电压所需要的时间，如图7B所示。
编程时间的这个不同引起了问题，如图7C所示。尽管快速存储单元(FC)到时间t1时被完全编程，但是当电压分布“a”正被移位到电压分布“b”时慢速存储单元(SC)需要附加的时间以被完全编程。由于在时间t2之前编程电压被连续地施加到快速存储单元(FC)，其中该时间t2是慢速存储单元(SC)被完全编程的时间点，所以可能发生耦合效应ΔVcell。这样，临界电压分布“b”可能被移位ΔVth，使得存储单元可能具有错误的电压分布(Err)。
下文中，将描述根据本发明特定实施例的对非易失性存储设备进行编程的方法。这些实施例提供了防止由于编程顺序和/或单元分布导致的电容耦合效应的方法。
图8是示出了根据本发明实施例的、能够防止由于编程顺序导致的电容耦合效应的对非易失性存储设备进行编程的方法的图。
参考图8，所述对非易失性存储设备进行编程的方法将第一编程脉冲(PPLS1)施加到非易失性存储设备的对应字线，并将第二编程脉冲(PPLS2)施加到所述字线，该第二编程脉冲(PPLS2)具有与第一编程脉冲(PPLS1)的电压电平不同的电压电平。
在这个情况下，图8的非易失性存储设备可以是多电平单元闪存设备，为了说明方便，下文中将给出具体关于2比特的多电平单元闪存设备的描述。其后将描述关于具有三比特或更多比特的多电平单元闪存设备的详细描述。同样，可以将所述方法应用到单电平单元存储设备。
参考图8，第一编程脉冲(PPLS1)或第二编程脉冲(PPLS2)是与多个比特值对应的编程脉冲。例如，如果非易失性存储设备是2比特的多电平单元闪存设备，则第一编程脉冲(PPLS1)可以是与图6A所示的第二比特值01对应的编程脉冲，而第二编程脉冲(PPLS2)可以是与图6A所示的第四比特值10和第三比特值00对应的编程脉冲。
换言之，通过施加图8的第二编程脉冲(PPLS2)，可以同时执行分别与第四比特值10和第三比特值00对应的第二编程操作P2和第三编程操作P3。相应地，如图9所示，施加到每个位线的多个电压可根据第二编程脉冲(PPLS2)的对应比特值而彼此不同，以便根据所阐明的实施例同时执行用于多个比特值的编程操作。
图9是在图8的编程操作期间向位线施加的电压的曲线图。
综合参考图8和图9，根据要编程到存储单元的比特值而彼此不同的电压可被施加到每条位线，所述每条位线连接到施加了关于多个状态的编程脉冲的字线。
例如，与图8所示的实施例一样，当通过第二编程脉冲(PPLS2)来同时执行与第四比特值10和第三比特值00相关联的编程操作时，第四比特值10和第三比特值00的位线电压可彼此不同。具体地，如图9所示，当要编程到存储单元的比特值是00并且位线电压是0V时，要编程到存储单元的比特值是10时的位线电压可具有值Vd，其中Vd是在比特值10要被编程的情况下(例如，第三数据状态)的电压分布的中间值与在比特值00要被编程的情况下(例如，第四数据状态)的电压分布的中间值之间的电压差。
如图10所示，当第三数据状态的电压分布的中间值是2.4V时，编程的第四数据状态的电压分布的中间值是3.8V。这样，电压差是1.4V。
然而，当要编程的比特值是01时，位线没有接收第二编程脉冲(PPLS2)，并且禁止电压Vdd可被施加到没有由第二编程脉冲(PPLS2)对于对应位线进行编程的位线，以便停用所述位线。同样地，对于图9所示的编程顺序的部分“d2”，包括了其中激活第一编程脉冲(PPLS1)的较窄部分“d1”，可以通过当要编程的比特值为01和00时将禁止电压Vdd施加到位线来停用所述位线。
返回参考图8，可依次施加第一编程脉冲(PPLS1)和第二编程脉冲(PPLS2)。这里，施加第一编程脉冲(PPLS1)和施加第二编程脉冲(PPLS2)之间的时间间隔可足够小，以不引起由于图6A至图6C所示的编程顺序导致的耦合效应。
尽管图8至图10示出了：根据本发明实施例的对非易失性存储设备进行编程的示范方法包括两个编程脉冲，并且所述编程脉冲之一同时执行与两个比特值对应的编程操作，但是本发明不限于此。然而，与其中要被编程到多电平单元闪存设备的比特值(即，00、01、10、和11)的情况有关的电压差Vd仅仅是1.4V，如图10所示，并因而当针对每个比特值在0V和Vdd之间的范围内不同地设置位线电压时可能难以确保足够的裕度。
如果可获得足够的裕度，则可通过单个编程脉冲来编程多于两个比特值。因而，本发明涵盖了能够利用单个编程脉冲进行编程的实施例。
尽管图8至图10示出了用于将两个比特编程到多电平单元闪存设备的方法，但是本发明不限于此。换言之，本发明的方法可应用到具有三个或更多比特的多电平单元闪存设备。
图11至图13是示出了根据本发明另一实施例的、能够防止由于编程顺序导致的电容耦合效应的将三比特编程到多电平单元非易失性存储设备的方法的图。
参考图11到图13，对三比特的多电平单元非易失性存储设备进行编程的方法可响应于三个编程脉冲而将与三比特数据相关联的八个存储单元状态编程到多电平闪存设备，使得已编程的存储单元的阻抗改变。这里，用于已编程存储单元的临界电压分布被示出在图13中，其被编号为从P0到P7。
更具体地，将第一编程脉冲(PPLS1)施加到非易失性存储设备的对应字线，向所述字线施加具有与第一编程脉冲(PPLS1)的电压不同的电压的第二编程脉冲(PPLS2)，以及向所述字线施加具有与第一编程脉冲(PPLS1)和第二编程脉冲(PPLS2)的电压不同的电压的第三编程脉冲(PPLS3)。以与对两比特的多电平单元闪存设备进行编程的方法类似的方式，可以依次激活第一至第三编程脉冲(PPLS1至PPLS3)。
这样，可以响应于第一编程脉冲(PPLS1)执行第一编程操作P1，可以响应于第二编程脉冲(PPLS2)执行第二编程操作P2，并且可以响应于第三编程脉冲(PPLS3)执行第三编程操作P3。
这里，可以通过施加不同的位线电压来不同地编程通过单个编程脉冲同时执行的编程操作。例如，当通过第二编程脉冲(PPLS2)同时执行第二编程操作P2和第四编程操作P4时，诸如0V、V1、和V2的彼此不同的位线电压可被施加到连接到存储单元的位线，所述存储单元与第二编程操作P2和第四编程操作P4中的每一个对应。
同样，禁止电压Vdd可被施加到与第二编程操作P2至第七编程操作P7对应的存储单元的位线，所述位线在其中激活第一编程脉冲(PPLS1)的部分上被停用。禁止电压Vdd可被施加到与第一编程操作P1以及第五编程操作P5至第七编程操作P7对应的存储单元的位线，所述位线没有被第二编程脉冲(PPLS2)激活。同样地，禁止电压Vdd可被施加到与第一编程操作P1至第四编程操作P4对应的存储单元的位线，所述位线在其中激活第三编程脉冲(PPLS3)的部分上被停用。
相应地，在具有三个或更多比特的多电平单元闪存设备中，可以防止由于编程顺序导致的耦合效应。
返回参考图8，可以执行用于验证第一编程脉冲(PPLS1)和第二编程脉冲(PPLS2)是否精确地执行了编程操作的验证操作。这里，在根据本发明实施例的编程方法中，可以分别执行关于不同比特值的验证操作，然而关于不同比特值的编程操作由第一编程脉冲(PPLS1)和第二编程脉冲(PPLS2)同时执行。
例如，如果根据本发明的编程方法采用了递增步长脉冲编程(ISPP)，则图8示出了根据本发明实施例的编程方法，其中在连续施加一对第一编程脉冲(PPLS1)和第二编程脉冲(PPLS2)之间激活了三个验证脉冲VPLS，所述三个验证脉冲VPLS指明关于图6A所示的比特值01、11、和10的验证操作。
这里，施加到与比特值对应的位线上的验证电压可具有不同的幅度。然而，本发明不限于此，并且可在单个验证操作中验证多个比特值。
相应地，在根据本发明实施例的对非易失性存储设备进行编程的方法中，同时或基本上同时完成关于多个比特值的第一编程操作P1至第三编程操作P3，如图14所示。这样，可防止影响编程的存储单元的任何电容耦合效应，如图6C所示。
图15是示出了根据本发明实施例的、能够防止由于单元分布导致的电容耦合效应的对非易失性存储设备进行编程的方法的图。
参考图15，根据所阐明的实施例来对非易失性存储设备进行编程的方法施加关于多个比特值00、01、和10的编程脉冲，但是已编程比特值的验证时间彼此不同。用于每个已编程比特值的验证时间可涉及将不同数目的验证电压施加到非易失性存储设备的对应位线上。这里，对于每次施加，通过图15所示的编程方法而施加到对应位线的电压可不同。例如，图15示出了通过三个不同电压Vvrf-1至Vvrf-3执行关于比特值01的验证，通过两个不同电压Vvrf-1和Vvrf-2执行关于比特值00的验证，以及通过电压Vvrf-1执行关于比特值10的验证。
验证电压Vvrf-1至Vvrf-3的电压电平可以与如图16所示的相同。图17通过针对比特值来比较存储单元的阈值电压Vth和验证电压Vvrf-1至Vvrf-3的幅度，而示出了位线电压的幅度。
尽管图15至图17被称为描述两比特的多电平单元闪存设备中的方法，但是本发明不限于此。相应地，在根据本发明实施例的编程方法中，可通过具有根据比特值而不同的验证时间，来减少由于单元分布导致的电容耦合效应。
图18示出了根据本发明的方法实施例编程的非易失性存储设备的编程状态。参考图18，在时间点t1至t3处(也就是说，几乎同时地)分别完成了编程操作P1至P3和/或根据单元分布FC、TC、和SC的编程操作。因此，可以防止由于图6C和图7C所示的编程顺序和/或单元分布导致的电容耦合效应所引起的临界电压分布的随机改变。
尽管已经参考本发明的示范实施例而具体示出并描述了本发明，但是本领域的普通技术人员将理解，可以在其中进行形式和细节上的各种改变，而不脱离由接下来的权利要求限定的本发明的范围。

Claims (22)

1.一种用于对多电平单元非易失性存储设备进行编程的方法，所述方法包括：
将第一编程脉冲施加到非易失性存储设备的字线；
将第二编程脉冲施加到所述字线，其中第二编程脉冲的电压电平不同于第一编程脉冲的电压电平；以及
将位线电压施加到与字线相关联的相应位线，其中所述位线电压根据将要编程到与字线和位线相关联的多个存储单元的多个数据比特值、并响应于第一编程脉冲或者第二编程脉冲而变化。
2.根据权利要求1的方法，其中所述第二编程脉冲在第一编程脉冲之后被施加到所述字线。
3.根据权利要求2的方法，还包括：
在施加第二编程脉冲之后，施加验证电压到相应位线，其中所述验证电压根据多个数据比特值而变化。
4.根据权利要求3的方法，其中根据所述多个数据比特值而将所述验证电压顺序施加到位线。
5.根据权利要求3的方法，其中验证电压的相应电压电平小于第一编程脉冲和第二编程脉冲。
6.根据权利要求3的方法，其中所述对多电平单元非易失性存储设备进行编程的方法是包括多个编程循环的迭代方法，其中每个编程循环包括：
将第一编程脉冲施加到所述字线，并然后将第二编程脉冲施加到所述字线，并然后将位线电压施加到连接到字线的相应位线，并且然后将验证电压施加到相应位线。
7.根据权利要求6的方法，其中，对于在所述编程方法中依次执行的每个编程循环，所述第一编程脉冲和第二编程脉冲分别具有增加的电压电平。
8.根据权利要求1的方法，其中在施加第二编程脉冲之后施加第一编程脉冲。
9.根据权利要求1的方法，其中第一编程脉冲的电压电平小于第二编程脉冲的电压电平。
10.根据权利要求1的方法，其中同时编程所述多个存储单元。
11.根据权利要求10的方法，其中所述多个存储单元中的每一个存储N个数据比特，其中N是大于1的自然数。
12.一种用于对非易失性存储设备进行编程的方法，所述方法包括：
执行编程操作，在该操作期间向字线施加至少一个编程脉冲，所述至少一个编程脉冲与将要被编程到连接到字线的多个存储单元的多个第一至第M数据比特值相关地变化；并且此后，
执行验证操作，其中验证操作的执行定时与所述多个第一至第M数据比特值相关地变化。
13.根据权利要求12的方法，其中，在验证操作期间，将多个验证电压施加到与字线相关联的相应位线，其中所述多个验证电压的相应电压电平根据所述多个第一至第M数据比特值而变化。
14.根据权利要求12的方法，其中，当在执行与第j数据比特值相关的编程操作之前执行与第i数据比特值相关的编程操作时，与第i数据比特值的编程结果相关的验证电压施加次数大于与第j数据比特值的编程结果相关的验证电压施加次数，其中i是范围在1和M之间的自然数，j是范围在1和M之间的自然数。
15.根据权利要求12的方法，其中所施加的验证电压的次数为M。
16.根据权利要求14的方法，其中，当在执行与第j数据比特值相关的编程操作之前执行与第i数据比特值相关的编程操作时，用于验证与第i数据比特值相关的编程结果所需要的时间长于用于验证与第j数据比特值相关的编程结果所需要的时间。
17.根据权利要求14的方法，其中同时编程连接到字线的所述多个存储单元。
18.根据权利要求12的方法，其中所述多个存储单元中的每一个存储N个数据比特，其中N是大于1的自然数。
19.一种用于对非易失性存储设备进行编程的方法，所述方法包括：
施加第一编程脉冲至第N编程脉冲到字线，其中N是大于1的自然数，其中第一编程脉冲至第N编程脉冲的相应电压电平不同；并且
将位线电压施加到与字线相关联的相应位线，其中所述位线电压根据将要编程到与字线和位线相关联的多个存储单元的多个数据比特值、并响应于第一编程脉冲或者第二编程脉冲而变化。
20.根据权利要求19的方法，其中依次施加第一编程脉冲至第N编程脉冲。
21.根据权利要求20的方法，还包括：
在施加第N编程脉冲之后，施加验证电压到相应位线，其中所述验证电压根据多个数据比特值而变化。
22.根据权利要求19的方法，其中第一编程脉冲至第N编程脉冲内的第X编程脉冲对在第一编程脉冲至第N编程脉冲内的第(X-1)编程脉冲期间编程的存储单元进行重新编程，从而除了最初被编程到存储单元的数据比特值之外的数据比特值被编程到该存储单元，其中X是范围在1和(N-1)之间的自然数。
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