CN102985977B - 用于减少非易失性存储器中的状态分布的展宽的擦除和编程技术 - Google Patents

Abstract

给出了用于存储器器件中以通过降低状态分布中的展宽来改进可靠性和耐用性的技术，这发生在多个写/擦除循环之后。一组技术使用预调节操作，其中可以包括编程和温和擦除的脉冲序列被施加到一条或多条字线，同时在字线方向、位线方向或这两者上施加电压差。另一组技术使用双脉冲或者多脉冲编程处理，其中在一对的第一脉冲中使用增加的字线到字线差。

Description

用于减少非易失性存储器中的状态分布的展宽的擦除和编程技术

技术领域

本发明一般涉及非易失性存储器的擦除和编程，更具体地，涉及用于减少可能由于例如存储器单元之间的电荷陷阱(chargetrap)引起的状态分布的展宽的技术。

背景技术

在诸如快闪EEPROM器件的非易失性存储器系统中，数据的准确存储依赖于数据准确被写入和被读回两者。数据的准确编程依赖于各个存储器单元被写到对于存储器单元可以存储的数据状态的每个的阈值电压值的良好定义的分布中。这对多状态器件特别正确，随着器件尺寸缩小和分配给增加数量的状态的电压窗变得更小，情况甚至变得更严重。从而，存在改进用于在写操作期间提供更紧凑的状态分布的技术的当前需求。

发明内容

根据第一组方面，给出了操作非易失性存储器阵列的方法。该阵列包括一个或多个擦除块，每个擦除块具有沿着位线和字线形成的多个存储器单元。该方法包括：对一个或多个所选的擦除块的存储器单元进行擦除操作，其中该擦除操作包括进行加应力阶段和擦除阶段。该加应力阶段包括将电压电平的样式施加到与所选擦除块对应的位线，其中该样式包括对应的位线中的至少一对相邻位线之间的电压差，以及在向位线施加电压电平的样式时，向与所选擦除块对应的字线中的一条或多条字线施加正电压的脉冲。该擦除阶段包括偏压所选擦除块以引起其存储器单元的擦除。

根据本发明的另一组方面，给出了操作非易失性存储器阵列的方法。该阵列包括一个或多个擦除块，每个擦除块具有沿着位线和字线形成的多个存储器单元并且具有NAND型架构，在该架构中多个存储器单元串联在第一和第二选择栅极之间。该方法包括对一个或多个所选擦除块的存储器单元进行擦除操作，其中该擦除操作包括进行加应力阶段和擦除阶段。作为加应力阶段的部分，向与所选擦除块对应的字线中的一个或多个不相邻的字线的第一子集施加第一高电压脉冲，该第一子集包括对应于不与选择栅极相邻的存储器单元的至少一条字线；以及在向第一子集的字线施加高电压脉冲时，将与所选擦除块对应的字线中的其他字线设置到低电压电平。该擦除阶段包括对所选擦除块偏压以引起其存储器单元的擦除。

在另一些方面中，给出了向非易失性存储器写数据的方法。该方法包括对沿着所选字线形成的所选的多个存储器单元进行编程和验证阶段的交替的序列。该验证阶段包括进行验证操作，该验证操作响应于成功验证为被编程到对应的目标状态而单独锁定不进一步编程所选存储器单元。该编程阶段包括向所选字线施加第一和第二编程脉冲而没有中间的验证操作，其中，与所选字线相邻的未选字线在第一编程脉冲期间被设置到第一电压，并且在第二编程脉冲期间被设置到第二电压，其中第一和第二电压是不同的正电压。

本发明的各个方面、优点、特征和实施例被包括在其示例例子的以下描述中，该描述应该结合附图考虑。在此引用的所有专利、专利申请、论文、其他出版物、文献和事物为了所有目的通过全部引用被合并于此。就在任意所并入的出版物、文献或事物与本申请之间的术语的定义或使用中的任何不一致或者冲突而言，应以本申请中的为准。

附图说明

图1示出预调节可以如何改进存储器耐用性。

图2A是对于双脉冲预调节的示例合成波形。

图2B和2C给出当使用图2A的波形时施加到阵列的一些示例偏压值的例示。

图3A例示可以用在在位线方向上施加应力的实施例中的合成波形。

图3B是当使用图3A的波形时施加到阵列的一些示例偏压值的例示。

图4示出在写操作期间使用双脉冲编程波形的编程波形的例子。

图5A和5B例示在擦除操作、包括可选的温和擦除期间使用预调节的一些示例序列。

具体实施方式

以下给出的技术可以用于通过随着非易失性存储器循环了许多擦除/编程周期而降低存储器单元之间的电荷陷阱的影响来改进非易失性存储器的可靠性和耐用性。在现有技术下，减轻这种降级影响的一种方式是优化制造期间的处理，但是随着设备尺寸持续缩小，这对于各代技术来说不总是可调整。应对此问题的另一方是是减小编程补偿以适应更宽的分布；但是，这减慢了编程速度，引入了常常不可接受的性能损失。在此给出的技术包括具有擦除处理的加应力(stress)或者调节阶段以便降低存储器单元、尤其是循环的单元之间的电荷陷阱量。以下经常将其称为预加应力/预调节，因为在许多实施例中其发生在更大擦除操作的实际擦除阶段之前，并且在所有实施例中发生在被擦除单元中的数据写入之前。例如，在第一组示例实施例中，预加应力/预调节是在擦除和实际的数据编程之前(或者在擦除之后并在编程之前)施加放置在不同字线上的一组电压应力。在相应标题下得以下给出的进一步的实施例使用将加应力阶段并入编程操作中的双脉冲编程方法。

来自被俘获的电子以及其他源的噪声可能影响读和写操作两者的准确性。在美国专利号6,621,739和6,850,441中考虑了对于数据读取和编程验证两者的在感测操作的上下文中的噪声，这些专利还大体讨论了存储器器件的各个方面并特别讨论了NAND型器件的各个方面。美国专利号6,840,441以及其中引用的参考文献还提供了关于空穴和电子的陷俘的一些背景讨论。在此给出的讨论涉及噪声对写操作的影响，特别是在存储器器件已经经历了多个编程/擦除循环之后。预调节的使用降低了编程噪声而不减损编程性能，特别是对于高循环的单元。

在此给出的预加应力/预调节方案可以按多种方式并入存储器系统的擦除操作中。(例如，见以下，比如参考图5A和5B所述。)通常来说，除了其中按或多或少典型的方式擦除所选单元的擦除阶段之外，擦除操作还并入了应力阶段。图1例示了这样的预调节可以如何通过降低失败位计数来改进耐用性和可靠性。如图1的上部轨迹101中所示，随着编程-擦除循环的数量(水平轴)增加，失败位的数量(垂直轴上的失败位计数或FBC)开始显著增长。通过并入预调节，作为循环的数量的函数，失败位的数量明显更平坦，如在103处所示。

在许多方面，这类似于对于擦除处理的一些现有技术布置，其中在擦除之前稍微编程存储器单元。例如在美国专利号7,420,846中描述了这样的方法。但是，在那些情况下，目标更多的是通过将被编程在较低状态的单元提升到更高电平来平坦存储器单元之间的磨损，以便它们具有类似的编程历史。这还提供了对于接下来的擦除处理的更统一的开始点，得到对于在任何数据写入之前的块的单元的更统一的后擦除/预编程开始点。在该情况下，这是对于在此给出的处理的补充处理，其中在调节处理中使用相对高的字线到字线电压以便降低编程噪声。从而，可以一起或分开使用两类预擦除编程操作。

在美国专利公开US20080298123A1(或者美国专利号7,701,780)中描述了另一种现有技术布置，该专利申请给出了可以用作预调节操作的“修复(healing)”处理，但是这也是对于在此所述的处理的补充处理。其中描述的“修复”处理很大程度涉及NAND架构中的边缘字线，这些字线是紧接着NAND串的源极侧或者漏极侧选择栅极布置的第一和最后的字线。在该处理中，选择栅极被接地，同时相邻字线取高，以便“修复”它们之间的NAND串的区域。对于非边缘字线，这些也取高以便具有很小得或者没有字线内差别，特别是以便消除或者至少最小化字线之间的横向场差别。相对照，在此给出的技术通过将被选择用于预调节的字线的相邻字线偏压道不同的电压来增强预调节或者加应力操作。(而且，尽管主要在NAND器件的上下文中描述了在此给出的预调节技术，但是并不限于此，而是美国专利公开US20080298123的“修复”技术具体针对与如在NAND串的结尾处找到的选择栅极相邻的字线。)

关于被选择用于预调节的字线(无论是单个字线还是作为以下描述的各类样式的字线的部分)和相邻字线之间的电压差，通常来说，该差越大，影响将越大；但是，更大的差导致器件上的更大应力。从而，所使用的具体值将是在这两个考虑因素之间的折中的设计选择。在任一情况下，与试图将字线到字线电压差保持为小或零的美国专利公开US20080298123的“修复技术”相反，在被选择用于预调节的字线和至少一条相邻字线之间施加相对大的差。在以下所述的各个实施例中，施加到相邻字线的低值可能未取为地，而是取为相对低的值，因为使相邻字线上的晶体管稍微到点也可能是有用的。这可以是在器件上已经可用的各种读取或者通过电平之一或者针对此处理的特定电平。对于单个字线类型的实施例，相邻字线可以被取为像8V等，并且在以下进一步讨论的偶数/奇数布置中，这可以是3-4V的量级。类似的考虑适用于与字线相邻的选择栅极，无论是在NAND串的结尾处还是在其他架构中的邻近选择栅极；例如，在NAND串中，可以使用对于读操作的典型通过电压。(再次与以上讨论的现有技术“修复”方法相对比，与将其控制栅极设置为地相反，是选择栅极可以稍微导通可以有益于处理。)

尽管更广泛地可应用于其他非易失性器件，但是以下描述的各个方面将在NAND型架构的基于EEPROM的闪存的上下文中给出。可以在例如以下中找到关于这样的示例实施例的更多细节：美国专利申请号12/833,167；美国专利申请号US2006-0233023-A1；US2006-0233021-A1；US2006-0211696-A1；US2006-0233010-A1；US2006-0239080-A1；以及US2007-0002626-A1以及美国专利号6,958,936；7,298,647；和6,839,281，这些并入的参考文献提供了对更大的结构和这样的器件的操作的进一步的讨论。

加应力阶段并入擦除操作中

第一组示例实施例使用双脉冲预调节/预加应力操作，其中两个相继的脉冲被施加在交替的字线上。这可以关于图2A-2C例示。图2A示意性地例示双脉冲预加应力，其中一个脉冲施加在偶数字线上并且另一脉冲施加在奇数字线上。(在附图中，这些脉冲和其他波形是示意性的在于例如擦除脉冲的持续时间可以比所示的相对更长。)擦除部分和实际的数据编程部分可以取作以上列出的现有技术中的典型操作；但是，除了擦除脉冲之外，现在擦除操作还包括预加应力操作。

如图2A所示，在此例子中，高电压脉冲201首先被施加到偶数字线，同时奇数字线偏压在较低的电压，比如3～4V。取决于实现方式，未选择的(在此的奇数)字线可以取为足够低以便没有相应的晶体管导通，可以取为更高以便所有晶体管都稍微导通而不管其数据状态如何，或者处于中间值。然后，对于第二脉冲203，偶数和奇数字线的角色颠倒，在该脉冲之后块被擦除。(在此擦除阶段被示出为单个脉冲，尽管可以使用标准擦除操作的任意一个。)一旦块被擦除，就可以用数据编程各个字线。

图2B例示在在加应力阶段期间对于NAND阵列的块施加的电平。诸如209的沿着位线的每个NAND串具有在一对选择晶体管之间串联的多个存储器单元，比如205和207。串的字线交替地是偶数和奇数，分别被标记为O(关于211)和E(关于213)。在加应力阶段，然后高电压脉冲被施加到一组字线，同时另一组被设置到较低的电压，比如3-4V。然后对于第二加应力脉冲，角色颠倒。在NAND串的任一端的选择晶体管可以偏压在低电压，比如～2～3V。在图2B的例子中，所有位线偏压在0V。其他实施例使用不同的位线电平。例如，图2C的实施例将位线设置在地电压(ground)以上，在此设置在编程禁止电压，通常是芯片上供应电平VDD。

在预加应力阶段期间，通过仅一对脉冲，偶数/奇数布置将此电压差应用到所有字线。此方案可以增强预调节场并显著减少失败位计数。除了奇数/偶数布置之外，字线加应力样式。无论对于单个字线上的单个脉冲、刚刚描述的奇数/偶数布置还是字线条纹样式，预调节数据示出相邻字线之间的电压差越大放大调节效果，尽管更高的场电平在器件上放置更多的应力。从而，具体值将是设计选择，并且可以不同地优化由于处理变化引起的不同设计的器件以及的相同设计的器件。该方案中涉及的各个值(脉冲持续时间、脉冲电压、相邻字线偏压)可以是由制造者例如在测试时控制并设置的参数。还可以变化这些值以考虑由存储器芯片上的控制器或者状态机控制的器件老化或错误率。

对于双脉冲预调节/预加应力的另一组示例实施例对于位线使用差分偶数/奇数偏压，如关于图3A和3B所例示的。图3A示意性例示类似于图2A的双脉冲预加应力，但是第一脉冲在所有字线上，同时奇数位线处于0V并且偶数位线被禁止在较高的电压(在此的VDD)，并且第二脉冲再次在所有字线上，同时偶数位线处于0V并且技术为先被禁止(在较高的电压，在此的VDD，尽管可以使用其他值)。注意，尽管在此给出的波形看起来与图2A中的相同，但是在图2A中第一和第二脉冲分别仅施加到偶数和奇数字线(或反之亦然)，其他字线低，位线处于地；而在图3A中，两个脉冲都施加到所有字线，奇数/偶数位线对于一个脉冲是高/低，并且对于另一脉冲切换到低/高。图3B相应地例示类似于对于先前的奇数/偶数字线实施例的图2B的、对于此实施例的阵列。

如图3B所示，所选擦除块的位线被交替设置为0V和较高电压，比如VDD。在所选NAND串的任一端的选择晶体管导通(例如处于～2～3V)。然后脉冲被施加到所有字线。然后位线的偏压被切换，并且第二脉冲被施加到所有字线。

如上所述，字线到字线预加应力数据示出相邻字线之间的增加的电压差放大了预加应力效果。当在预加应力期间在所有字线脉冲之一中禁止偶数位线并且在另一脉冲中禁止奇数位线时，相同的效果也适用于位线到位线方向。从而，此方案可以帮助降低由于位于位线之间的陷阱引起的编程噪声。入职前，在此方案中涉及的各个值(脉冲持续时间、脉冲电压、相邻字线偏压、偶数/奇数位线偏压)再次可以是控制的参数。而且，尽管已经分别给出关于图2A和2B所述的实施例以及关于图3A和3B所述的实施例，但是更一般地，它们可以被组合：例如，它们可以相继进行，作为单个预调节操作的部分；它们可以都被使用，但是用在不同的循环中；或者，单个预调节处理可以在每个脉冲中在字线和位线方向两者中组合差分偏压。

双脉冲编程

关于图4例示通过使用“双脉冲”编程技术降低分布扩展的另一替换实施例。在此情况下，不是使用不同的预调节阶段来降低噪声，而是噪声降低被并入数据写操作本身中。这在对于所选字线、在此的WLn的编程的通过图4例示的双脉冲编程波形中例示。施加到所选字线WLn的波形示出在顶部，并且除了每个脉冲施加两次之外，通常是交替的编程阶段(其中施加VPGM)和验证阶段(其中施加Vread)的阶梯波形。随着单元验证，它们可以各自被锁定。每个编程中的第一脉冲和第二脉冲处于相同的VPGM电平而没有中间的验证阶段。另一偏压电平(选择栅极、位线、未选择的字线)可以如正常那样，除了相邻字线WLn+1和WLn-1现在具有如图4的底部所示的波形，其中WLn+1和WLn-1字线在WLn的第一编程脉冲中被偏压在VPASS_low，并且在WLn的第二编程脉冲中被偏压在VPASS_high。VPASS_high可以被取为与对于未选择的字线相同的值，比如～8～9V，而VPASS_low可以类似于对于在图2B和2C中的未选择的字线所使用的值，比如～2～4V。

双脉冲编程方案可以类似地用于帮助克服耐用性问题，因为每对中的第一脉冲引入了更高的字线到字线差。类似于以上对于预调节的讨论，在第一脉冲期间，器件可以使用低得多的VPASS(VPASS_low)，然后在第二脉冲中使用更高的/正常的VPASS(VPASS_high)。(在此，每个步幅电平示出为一对，尽管更通常地无需是这样的情况。)通过增加相邻字线偏压差更增强了预调节效果，在此通过在第一脉冲编程期间偏压在较低的VPASS(VPASS_low)可以存在类似的增益。应该注意，在以下描述了使用“双脉冲”编程波形、但是未超过稍微不同的布置的其他编程技术：美国专利申请号12/536,127，提交于2009年8月5日；美国专利申请12/757,300，提交于2010年4月9日；以及美国专利公开号US2009/0059660。尽管在这些文献中给出的技术是对于在此给出的技术的优选(complimentary)，但是所描述的编程操作的很多讨论在此可以适用。

变化和一般化

之前的讨论已经描述了可以单独使用或者以各种组合使用的多个优选模式。例如，关于双脉冲写技术，图4示出每个编程脉冲后包括双脉冲，但是在其他实施例中，仅一些编程脉冲将包括双脉冲，其他脉冲在验证操作之间使用标准的单个脉冲。例如，由于多级的较低状态经常易受噪声影响，所以可以仅对VPGM阶梯的较低阶使用双脉冲。或者，单个脉冲或者双脉冲的选择可以基于写入时的性能需求。对于使用二进制和多状态存储两者的器件(比如在例如美国专利公开US2010-0172180或者2009年12月18日提交的美国专利申请12/642,584中的使用二进制缓存的MLC存储器)，为了更高性能，二进制部分可以使用单个脉冲算法，而为了改进的准确性，MLC部分使用双脉冲布置。

以上进一步给出的加应力阶段可以按多种方式并入存储器系统的擦除操作中。例如，调节阶段可以在擦除操作的脉冲之前、之后或者之间将多条字线加应力到高电压。对于这些布置中的任意一个，调节阶段可以将未选择的字线偏压在被设计以增强调节场的较低电压处。在上述的实施例中，在图2A-2C的实施例中，所有位线被选择，脉冲施加到字线的样式；并且在图2A和2B中，所有字线被施加脉冲，同时电压的样式被施加到位线。更一般地，这两个的组合可以用于应用各种加应力样式。从而，对于这些调节阶段，一次选择所有位线或者仅选择一比例的位线；类似地，当样式应用于位线时，仅需要对一比例的字线施加脉冲。

至于在分别每隔一条字线或位线使用的图2和图3的示例实施例中的条纹样式，允许在一对脉冲中覆盖所有字线/位线。更一般地，可以使用其他样式，其中选择一条或多条字线/位线。例如，如果存在电流电平或功率考虑，则可以对较少数量的字线(比如每隔三条字线)施加脉冲。然后可以在旋转方案中使用这些子集，在该旋转方案中，少于所有的字线、位线或者这两者被选择并且在随后的擦除操作上选择不同组的所选字线/位线。然后可以使用其中所选和未选组交替的多个调节操作以便所有字线和位线最终被调节。

对于这些变化中的任意一个，可以优化加应力脉冲的持续时间和幅度以平衡有效性相对器件应力。而且，可以使用任意变化以便故意不调节某些字线或者将某些字线调节在不同的电压以便避免过度应力。此外，在可以通过在系统级的控制器、通过芯片上的状态机或者这些的组合而监视的处理中，对于擦除之前的每个循环或者每一定数量的循环可以插入以上预调节模式的任意一个以改进设备耐用性。这些变化可以进一步与依赖循环数量(热计数)的方案组合或者通过考虑读/写错误量、通过例如适应性地为应力电压增加写/擦除循环或者通过处于系统级的控制器来实现。

例如，图5A和5B是可以如何并入擦除操作的加应力阶段的两个例子。在图5A中，擦除操作包括实际擦除操作或者擦除阶段511以及预调节阶段501两者，在这两个阶段之后，存储器块一旦被选择就可以在513被编程。在此，预调节阶段以温和擦除操作503开始，其后是第一应力子阶段505，随后是第二温和擦除507，然后是第二应力子阶段509。类似于“实际擦除”操作511(其中存储器单元完全被擦除)，503和507的温和擦除操作偏压所选擦除块，但是将具有较低幅度、持续时间或这两者。这样的操作有时被称为“软擦除”。预加应力/预调节子阶段两者可以使用相同组的偏压条件或者不同的条件。例如，它们可以使用不同的幅度，或者图2A或3A的两个脉冲可以分开以便一个处于505并且另一个处于507。然后在511来到实际擦除阶段。

在图5B中，实际擦除阶段531在521处的加应力阶段之前，在该加应力阶段之后，块一旦被选择就在533最终被编程。该加应力阶段521类似于图5A中的501处的阶段，只是省去了初始的软擦除，因为现在其跟随在531处的更强的擦除操作之后。更具体地，加应力阶段521在此包括第一加应力子阶段523、中间温和擦除525和第二加应力子阶段527。由于该擦除操作的最后的子操作是在527处的加应力操作，所以应该选择参数以便不引起存储器单元的任何显著编程。除了可以在数据的实际写入之前进行做的这些各种预加应力/预调节操作之外，用于当数据被写入时的“双脉冲”编程操作也可以与包括加应力操作的擦除操作组合。

为了例示和描述的目的已经给出了本发明的以上详细描述。不意图穷尽或者将本发明限制到所公开的精确形式。考虑到以上教导，许多修改和变化是可能的。选择所述实施例以便最佳地说明本发明的原理及其实际应用，由此使本领域技术人员能够在各种实施例中并以适合于意欲的具体使用的各种修改最佳地利用本发明。

Claims (16)

1.一种操作非易失性存储器阵列的方法，该非易失性存储器阵列包括一个或多个擦除块，每个擦除块具有沿着位线和字线形成的多个存储器单元，该方法包括：

对一个或多个所选的擦除块的存储器单元进行擦除操作，该擦除操作包括：

进行加应力阶段，包括：

将电压电平的样式施加到与所选擦除块对应的位线，其中该样式包括对应的位线中的至少一对相邻位线之间的电压差；以及

在向位线施加电压电平的样式时，向与所选擦除块对应的字线中的一条或多条字线施加正电压的脉冲；以及进行擦除阶段，包括偏压所选擦除块以引起其存储器单元的擦除。

2.如权利要求1的方法，其中在擦除操作中的加应力阶段之后进行擦除阶段。

3.如权利要求1的方法，其中在擦除操作中的擦除阶段之后进行加应力阶段。

4.如权利要求1的方法，其中所述脉冲被施加到所有对应的字线。

5.如权利要求1的方法，其中电压电平的样式包括向对应的位线中的一条或多条位线的子集施加第一正电压，而对应的位线中的其他位线被设置在地电压。

6.如权利要求5的方法，其中第一正电压是芯片上供应电压电平。

7.如权利要求5的方法，其中所述加应力阶段包括：

向所有对应的字线施加第一脉冲，而向对应的位线中的第一子集施加第一正电平，向对应的位线中的其他位线施加地电压；以及

向所有对应的字线施加第二脉冲，而向对应的位线中的第二子集施加第一正电平，向对应的位线中的其他位线施加地电压，其中第一和第二子集不同。

8.如权利要求7的方法，其中第一子集是一直间隔的对应的位线，并且第二子集是不在第一子集中的那些对应的位线。

9.如权利要求7的方法，还包括：

在施加第一和第二脉冲之间，进行温和擦除操作，在该温和擦除操作中，使用与在擦除阶段中相比施加到所选擦除块的存储器单元的更低的电压差来偏压所选擦除块。

10.如权利要求1的方法，其中该阵列是NAND型的架构，其中存储器单元被布置为在第一和第二选择栅极之间串联的多个存储器单元的串，以及其中脉冲被施加到被选择用于加应力操作的存储器单元的串的所有字线。

11.如权利要求1的方法，还包括：

在进行擦除操作之后，对所选擦除块的存储器单元进行写操作。

12.如权利要求11的方法，还包括：

在进行写操作之后，对所选擦除块的至少一个擦除块进行随后的擦除操作，其中该随后的擦除操作向位线施加与在写操作之前进行的擦除操作不同样式的电压电平。

13.如权利要求1的方法，其中根据所选擦除块之前已经承受的写-擦除循环的数量交替变化脉冲的特性。

14.如权利要求13的方法，其中所述特性包括脉冲的幅度。

15.如权利要求1的方法，其中基于所选擦除块之前已经承受的写-擦除循环的数量确定加应力阶段包括在擦除操作中。

16.如权利要求15的方法，其中随着写-擦除循环的数量增加，加应力阶段更频繁地被包括在擦除操作中。