JP2008159244A5

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Publication number: JP2008159244A5
Application number: JP2007326144A
Authority: JP
Filing date: 2007-12-18
Publication date: 2010-12-24
Anticipated expiration: 2027-12-18

Claims

増加型ステップパルスを選択ワードラインに順次に印加するプログラム電圧として使用する不揮発性メモリ装置におけるプログラム方法であって、
プリチャージ電圧及び前記プリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインに前記プリチャージ電圧を印加する段階と、
前記偶数ビットライン及び前記奇数ビットラインのうち、選択ビットラインに記入データのビット値に相応するビットライン電圧を印加する段階と、
を含み、
前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧を印加する段階は、
前記プリチャージ電圧が印加された前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階と、
前記プリチャージ電圧が印加された前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階と、
を含むことを特徴とする不揮発性メモリ装置におけるプログラム方法。
前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階、及び前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階は、
前記データの記入を完了するまで交代して反復することを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階は、
前記偶数ビットラインに前記プリチャージ電圧を印加する段階と、
前記偶数ビットライン及び前記偶数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記偶数ビットラインをフローティングさせる段階と、
前記奇数ビットラインに前記プリチャージ電圧を印加して前記フローティングされた偶数ビットラインを前記ブースト電圧に充電させる段階と、を含むことを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階は、
前記奇数ビットラインに前記プリチャージ電圧を印加する段階と、
前記奇数ビットライン及び前記奇数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記奇数ビットラインをフローティングさせる段階と、
前記偶数ビットラインに前記プリチャージ電圧を印加して前記フローティングされた奇数ビットラインを前記ブースト電圧に充電させる段階と、
を含むことを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
前記増加型ステップパルスのそれぞれが前記選択ワードラインに印加される時、前記プリチャージ電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第１電圧にブーストされ、前記ブースト電圧に充電されたビートラインに連結されたメモリセルのチャンネルは、前記第１電圧より高い第２電圧にブーストされることを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧を印加する段階は、
前記偶数ビットラインに前記プリチャージ電圧を印加するタイミングを制御するための第１トランジスタを連結する段階と、
前記奇数ビットラインに前記プリチャージ電圧を印加するタイミングを制御するための第２トランジスタを連結する段階と、
前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧及び前記ブースト電圧が交代して充電されるように前記第１トランジスタ及び前記第２トランジスタのスイッチングタイミングを制御する段階と、
を含むことを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
前記スイッチングタイミングを制御する段階は、
前記第１トランジスタをターンオフさせた後、前記第２トランジスタをターンオンさせる段階と、
前記第２トランジスタをターンオフさせた後、前記第１トランジスタをターンオンさせる段階と、
を含むことを特徴とする請求項６記載の不揮発性メモリ装置におけるプログラム方法。
前記第１トランジスタをターンオフさせた後、前記第２トランジスタをターンオンさせる段階と、前記第２トランジスタをターンオフさせた後、前記第１トランジスタをターンオンさせる段階とは、前記データの記入を完了するまで交代して反復することを特徴とする請求項７記載の不揮発性メモリ装置におけるプログラム方法。
前記第１トランジスタをターンオフさせた後、前記第２トランジスタをターンオンさせる段階は、
前記偶数ビットラインに前記プリチャージ電圧を印加するために前記第１トランジスタをターンオンさせる段階と、
前記偶数ビットライン及び前記偶数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記第１トランジスタをターンオフさせる段階と、
前記奇数ビットラインに前記プリチャージ電圧を印加するために、前記第２トランジスタをターンオンさせる段階と、を含むことを特徴とする請求項７記載の不揮発性メモリ装置におけるプログラム方法。
前記第２トランジスタをターンオフさせた後、前記第１トランジスタをターンオンさせる段階は、
前記奇数ビットラインに前記プリチャージ電圧を印加するために前記第２トランジスタをターンオンさせる段階と、
前記奇数ビットライン及び前記奇数ビットラインに連結されたメモリセルのチャンネルが前記プリチャージ電圧に充電された後、前記第２トランジスタをターンオフさせる段階と、
前記偶数ビットラインに前記プリチャージ電圧を印加するために前記第１トランジスタをターンオンさせる段階と、
を含むことを特徴とする請求項７記載の不揮発性メモリ装置におけるプログラム方法。
前記偶数ビットライン及び前記奇数ビットラインに前記プリチャージ電圧を印加する段階は、
前記パルスのうち、Ｎ番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加する段階と、
前記パルスのうち、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加する段階と、
を含むことを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
前記プリチャージ電圧は、前記不揮発性メモリ装置の内部電源電圧であることを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
前記ビットライン電圧を印加する段階は、
前記記入データのビット値が論理ローである場合、前記選択ビットラインにプログラム許容電圧を印加する段階と、
前記記入データのビット値が論理ハイである場合、前記選択ビットラインに充電された前記プリチャージ電圧及び前記ブースト電圧のうちの１つを維持する段階と、
を含むことを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
前記不揮発性メモリ装置は、ＮＡＮＤ型フラッシュメモリ装置であることを特徴とする請求項１記載の不揮発性メモリ装置におけるプログラム方法。
複数のワードライン及び複数のビットラインにそれぞれ連結された複数のメモリセルを含むメモリセルアレイと、
プリチャージ電圧及び前記プリチャージ電圧より高いブースト電圧が交代して充電されるように偶数ビットライン及び奇数ビットラインに前記プリチャージ電圧を印加するプリチャージ回路と、
前記偶数ビットライン及び前記奇数ビットラインのうち、選択ビットラインに記入データのビット値に相応するビットライン電圧を印加するページバッファブロックと、
少なくとも１つ以上のパルスを選択ワードラインに順次に印加する行選択回路と、
を含み、
前記プリチャージ回路は、
前記パルスのうち、Ｎ番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記偶数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記奇数ビットラインに印加し、
前記パルスのうち、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、前記プリチャージ電圧が印加された前記奇数ビットラインをフローティングさせた後、前記プリチャージ電圧を前記偶数ビットラインに印加することを特徴とする不揮発性メモリ装置。
前記プリチャージ回路は、
プリチャージ電圧供給ラインと前記偶数ビットラインとの間の電気的連結を制御する第１トランジスタと、
前記プリチャージ電圧供給ラインと前記奇数ビットラインとの間の電気的連結を制御する第２トランジスタと、を含むことを特徴とする請求項１５記載の不揮発性メモリ装置。
前記パルスのうち、Ｎ番目パルスに相応するプリチャージ動作時、前記第１トランジスタがターンオフされた後に前記第２トランジスタがターンオンされ、
前記パルスのうち、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、前記第２トランジスタがターンオフされた後に前記第１トランジスタがターンオンされることを特徴とする請求項１６記載の不揮発性メモリ装置。
前記第１トランジスタのゲートに印加される第１プリチャージ信号及び前記第２トランジスタのゲートに印加される第２プリチャージ信号を発生するプリチャージ制御回路を更に含み、
前記パルスのうち、Ｎ番目パルスに相応するプリチャージ動作時、前記第１プリチャージ信号が非活性化された後に前記第２プリチャージ信号が活性化され、
前記パルスのうち、（Ｎ＋１）番目パルスに相応するプリチャージ動作時、前記第２プリチャージ信号が非活性化された後、前記第１プリチャージ信号が活性化されることを特徴とする請求項１６記載の不揮発性メモリ装置。
前記ブースト電圧は、隣接したビットライン間の容量性結合によって誘導されることを特徴とする請求項１５記載の不揮発性メモリ装置。
前記プリチャージ電圧に充電されたビットラインに連結されたメモリセルのチャンネルは第１電圧にブーストされ、前記ブースト電圧に充電されたビットラインに連結されたメモリセルのチャンネルは前記第１電圧より高い第２電圧にブーストされることを特徴とする請求項１５記載の不揮発性メモリ装置。
前記プリチャージ電圧は、前記不揮発性メモリ装置の内部電源電圧であることを特徴とする請求項１５記載の不揮発性メモリ装置。
前記メモリセルアレイは、少なくとも１つ以上の前記メモリセルが直列で連結された複数のＮＡＮＤストリングを含むことを特徴とする請求項１５記載の不揮発性メモリ装置。
前記ページバッファブロックは、
前記記入データのビット値が論理ローである場合、前記選択ビットラインにプログラム許容電圧を印加し、
前記記入データのビット値が論理ハイである場合、前記選択ビットラインに充電された前記プリチャージ電圧及び前記ブースト電圧のうちの１つを維持することを特徴とする請求項１５記載の不揮発性メモリ装置。