JP2012503837A5 - - Google Patents

Claims (15)

1. 複数の不揮発性記憶素子の集合が、データ不揮発性記憶素子と、前記データ不揮発性記憶素子のうちの１つに隣接するダミー不揮発性記憶素子と、を含む複数の不揮発性記憶素子の消去を実行するステップ（１１０２）と、
   前記データ不揮発性記憶素子に書き込みを行うステップ（１１０４）であり、前記データ不揮発性記憶素子のうちの他のデータ不揮発性記憶素子への後続の書き込みによって生じる結合効果のために、前記データ不揮発性記憶素子の少なくとも一部に閾値電圧の見かけ上の増大が起こる、ステップと、
   前記データ不揮発性記憶素子に書き込みを行った後に、前記ダミー不揮発性記憶素子の閾値電圧を、前記他のデータ不揮発性記憶素子の書き込み中に前記隣接する不揮発性記憶素子に起こるより小さい結合効果を補償する目標レベルまで増大させる書き込み電圧を前記ダミー不揮発性記憶素子に印加するステップ（１１０６）と、
   を備える不揮発性記憶装置を動作させる方法。
2. 前記書き込み電圧を前記ダミー不揮発性記憶素子に印加する前記印加ステップの後に続いて、前記ダミー不揮発性記憶素子のための目標閾値電圧レベルに到達したか否かのいずれの検証も行われない、請求項１に記載の方法。
3. 単一の書き込みパルスのみが前記ダミー不揮発性記憶素子に印加される、請求項１又は請求項２に記載の方法。
4. 前記書き込み電圧を前記ダミー不揮発性記憶素子に印加する前記印加ステップは、少なくとも１つのソフト書き込み電圧を前記ダミー不揮発性記憶素子に印加するステップを含む、請求項１から３のいずれか１項に記載の方法。
5. 前記消去を実行するステップの後、かつ、前記データ不揮発性記憶素子に書き込みを行うステップの前に、一群の不揮発性記憶素子にソフト書き込みを行うステップをさらに備え、
   前記ソフト書き込みを行うステップは、第１ソフト書き込み電圧を前記データ不揮発性記憶素子に印加し、その間に、前記第１ソフト書き込み電圧より小さい第２ソフト書き込み電圧を前記ダミー不揮発性記憶素子に印加するステップを含む、請求項１から４のいずれか１項に記載の方法。
6. 前記不揮発性記憶素子の集合は、ドレイン側選択素子と関連付けられ、前記ダミー不揮発性記憶素子は、前記ドレイン側選択素子と前記隣接する不揮発性記憶素子との間にある、請求項１から５のいずれか１項に記載の方法。
7. 前記データ不揮発性記憶素子に書き込みを行うステップは、前記ドレイン側選択素子に向かって順番に前記データ不揮発性記憶素子に書き込みを行うステップを含む、
   請求項６に記載の方法。
8. 前記ダミー不揮発性記憶素子が前記目標レベルまで書き込まれたか否かを検証するステップと、
   前記ダミー不揮発性記憶素子が前記目標レベルに未だ到達していない場合に、１つ以上の付加的な書き込み電圧を前記ダミー不揮発性記憶素子に印加するステップと、
   前記ダミー不揮発性記憶素子が前記目標レベルまで書き込まれることが検証されるまで、前記検証するステップ及び前記１つ以上の付加的な書き込み電圧を印加するステップを繰り返すステップと、
   をさらに備える請求項１又は７に記載の方法。
9. 一群の不揮発性記憶素子（ブロックｉ）と、
   前記一群の不揮発性記憶素子と通信する管理回路（２２０、２４２、２３０、２４０、２４２、２４４）と、を備えており、
   前記一群の不揮発性記憶素子の集合は、データ不揮発性記憶素子及び前記データ不揮発性記憶素子のうちの１つに隣接するダミー不揮発性記憶素子を含み、
   前記管理回路は、前記一群の不揮発性記憶素子の消去を実行し、前記管理回路は、前記データ不揮発性記憶素子に書き込みを行い、前記データ不揮発性記憶素子の少なくとも一部には、前記管理回路による前記データ不揮発性記憶素子のうちの他のデータ不揮発性記憶素子への後続の書き込みによって生じる結合のために閾値電圧に見かけ上の増大が起こり、前記管理回路は、前記データ不揮発性記憶素子に書き込みを行った後に、前記ダミー不揮発性記憶素子の前記閾値電圧を、前記他のデータ不揮発性記憶素子の書き込み中に前記隣接する不揮発性記憶素子に起こるより小さい結合を補償する目標レベルまで増大させる書き込み電圧を前記ダミー不揮発性記憶素子に印加する、不揮発性記憶装置。
10. 書き込み電圧を前記ダミー不揮発性記憶素子に印加した後、前記ダミー不揮発性記憶素子のための目標閾値電圧レベルに到達したか否かを前記管理回路が検証しない、請求項９に記載の不揮発性記憶装置。
11. 前記管理回路は、単一の書き込みパルスのみを前記ダミー不揮発性記憶素子に印加する、請求項９又は１０に記載の不揮発性記憶装置。
12. 書き込み電圧を前記ダミー不揮発性記憶素子に印加する前記管理回路は、少なくとも１つのソフト書き込み電圧を前記ダミー不揮発性記憶素子に印加する管理回路を含む、請求項９から１１のいずれか１項に記載の不揮発性記憶装置。
13. 前記消去を実行した後、かつ、前記データ不揮発性記憶素子に書き込みを行う前に、前記一群の不揮発性記憶素子にソフト書き込みを行う管理回路をさらに備え、
    前記ソフト書き込みは、前記管理回路が第１ソフト書き込み電圧を前記データ不揮発性記憶素子に印加し、その間に、前記管理回路が前記第１ソフト書き込み電圧より小さい第２ソフト書き込み電圧を前記ダミー不揮発性記憶素子に印加することを含む、請求項９から１２のいずれか１項に記載の不揮発性記憶装置。
14. 前記不揮発性記憶素子の集合は、ドレイン側選択素子と関連付けられ、前記ダミー不揮発性記憶素子は、前記ドレイン側選択素子と前記隣接する不揮発性記憶素子との間にある、請求項９から１３のいずれか１項に記載の不揮発性記憶装置。
15. 前記データ不揮発性記憶素子に書き込みを行う前記管理回路は、前記ドレイン側選択素子に向かって順番に前記データ不揮発性記憶素子に書き込みを行う管理回路を含む、請求項１４に記載の不揮発性記憶装置。