TW201015555A - Data retention of last word line of non-volatile memory arrays - Google Patents

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201015555 i · y 六、發明說明： 【發明所屬之技術領域】 本發明係關於用於非揮發性儲存器之技術。 【先前技術】 在各種電子裝置中使用半導體記憶體已變得更為風行。 舉例而言，非揮發性半導體記憶體用於個人導航裝置、蜂 巢式電話、數位相機、個人數位助理、行動計算裝置、非 行動計算裝置及其他裝置中。電可抹除可程式化唯讀記憶 體（EEPROM)及快閃記憶體為最風行之非揮發性半導體記 憶體中之兩種。 EEPROM及快閃記憶體兩者皆利用一浮動閘極，該浮動 閘極係定位於半導體基板中之通道區域上方且與該通道區 域絕緣。浮動閘極及通道區域係定位於源極區域與汲極區 域之間。控制閘極係提供於浮動閘極上方且與浮動閘極絕 緣。電晶體之臨限電壓係由留存於浮動閘極上 制。料’在接通電晶It以准許在其源極與沒極之間進行 導電之前必須施加至控制閘極的最小電虔量係由浮動閉極 上之電荷位準控制。 一些EEP刪或㈣記憶體裝置具有-被稱為NAND組 態之組態’其中記憶體單元經分組為NAND串，每一 NAND串與-位元線相關聯。在程式化EEpR⑽或快閃記 憶趙裝置（諸如’ NAND快閃記憶體裝置）時，$常將一程 式化電壓施加至控制閘極且將位元線接地。來自通道之電 子得以注入至浮動開極中。當電子在浮動閉極中聚集時， 143369.doc 201015555 浮動閘極變得帶負電’且記憶體單元之臨限電壓升高以使 得記憶體單元處於程式化狀態。關於程式化之更多資訊可 見於題為「Source Side Self Boosting Technique for Nonvolatile Memory」 之美 國專利 6,859,397、 題為 「Detecting Over Programmed Memory」之美國專利 6,917,542及題為 「Programming Non-Volatile Memory」之美國專利 6,888,758 中’所有三個引述之專利之全文以引用的方式併入本文 中。 ❿

在許多狀況下，將程式化電壓作為一系列脈衝（稱為程 式化脈衝）施加至控制閘極，其中該等脈衝之量值隨每一 脈衝而增加。在程式化脈衝之間執行一組一或多個驗證操 作，以判定正被程式化之該（等）記憶體單元是否已達到其 目標位準。若一記憶體單元已達到其目標位準，則停止對 彼記憶體單元之程式化。若一記憶體單元尚未達到其目標 位準’則將繼續對彼記憶體單元之程式化。 儲存於浮動閘極上之視在電荷的移位可由於基於儲存於 鄰近浮動閉極中之電荷的電場之耦合而發生。此現象描述 於美國專利第5,867,429號中，其全文以引用之方式併入本 文中。該問題在已於不同時間經程式化之鄰近記憶體單元 間最為顯著地發生。舉例而言，第-記憶體單元 ::化以將對應於資料之一集合的電荷位準添加至其浮 二钭隨後，一或多個鄰近記憶體單元經程式化以將對 :鄰=第二集合的電荷位準添加至其浮動閑極。在該 等鄰近錢艘單元中之一或多者經程式化之後 143369.doc 201015555 憶體單元讀取之電荷位準由於正耦合至第一記憶體單元之 鄰近記憶體單元上的電荷之效應而呈現為不同於經程式化 的電荷位準。來自鄰近s己憶體單元之耦合可使正被讀取之 視在電荷位準移位一充足量而導致對所儲存之資料的錯誤 讀取。注意’浮動閘極搞合問題可歸因於鄰近浮動閘極之 間的耦合（浮動閘極至浮動閘極之耦合）及自一記憶體單元 之通道至鄰近記憶體單元之浮動閘極（通道至浮動閘極）的 耦合。 浮動閘極柄合之效應對於多狀態裝置更有意義，因為多 狀態裝置除了比二進位裝置儲存更大量之電荷之外，通常 具有狀態之間的比二進位裝置之臨限電壓邊限更小之臨限 電壓邊限。另外，多狀態裝置之最低狀態與最高狀態之間 在所儲存電荷上的差異可能大於二進位記憶體裝置之經抹 除狀態與經程式化狀態之間在所儲存電荷上的差異。耗合 於鄰近浮動閘極之間的電壓之量值係基於儲存於鄰近浮^ 閘極上之電荷的量值。 在一些實施中，每一NAND串連接至許多資料字線及一 或多個虛設字線。NAND串上之每一記憶體單元連接至該 等字線中之一者。給定字線連接至眾#NAND串。舉例而 言二-NAND串可具有储存使用者資料之“個記憶體單元 (其每-者連接至-獨纟字線）及並非儲存使㈣資料之一 或多個虛設記憶體單元（其連接至虛設字線）。連接至虛設 字線之虛設記憶體單元並非用於資料儲存。在使用虛設字 線之記憶體陣列中，資料記憶體單元中之一些在每一:上 143369.doc 201015555 具有另—資料記憶體單元。然而’ NAND串之末端處的記 憶體單元在一侧上具有資料記憶體單元且在另一側上具有 虛设圯憶體單元。此可導致最後字線上之記憶體單元所經 受之浮動閘極耦合的量上的差異。 【發明内容】 本文中揭示用於操作非揮發性儲存裝置之技術，其包括 應對浮動閘極耦合效應之技術。更特定言之，該等技術 補償不同字線上之記憶體單元所經受之浮動閘極耦合效應 的差異。在一實施中，該等技術用以補償由一最後字線上 心體單元所經受之差異，該最後字線緊鄰於一

串上的—沒極側虛設字線。 在實施中，在如下程式化鄰近資料非揮發性儲存元件 浚將或夕個程式化電壓施加至一虛設非揮發性儲存 兀件首I，抹除非揮發性錯存元件。該等非揮發性健存 :件之I合包括資料非揮發性儲存元件及並非用於健存 貧料之至少—虛㈣揮發性儲存元件。該纽件為該等資 ==發性儲存元件中之一者的一相鄰者。在該抹除之後 的某時刻程式化該等資料非揮發㈣存元件。該程式化引 起該等資料非揮發性儲存 儲存件中之至少一些歸因於浮動閘 極耦合而經受在臨限電麼 入係餘的明顯增加，該浮動閘極耦 4㈣㈣該等資料非揮純料 後程式化而發生。捲荽，肢 ^ 另者的隨 揮發性儲存元件。化^化電屢施加至該虛設非 件之該臨限電壓増:至:m揮發性赌存元 铋位準，该目標位準補償在程 143369.doc 201015555 式化其他資料非揮發性儲存元件期間該相鄰非揮發性儲存 元件所經受之較小浮動閘極耦合。 在實施中，程式化該等資料儲存元件包括將一或多個 程式化電麗施加至每-儲存元件且驗證每一個別储存元件 是否已被程式化至彼錯存元件之一目標位準。然而，在將 f程式化電Μ施加至該虛設件之後，不進行關於該虛設件 是否已被程式化至一目標位準之驗證，該目標位準補償在 程式化其他資料非揮發性儲存元件期間該相鄰非揮發性儲 存元件所經受之較小浮動閘極耦合。 在一實施中，在將一程式化電壓施加至該虛設件之後， 執行對該虛設件之臨限電壓是否達到該目標位準的驗證。 將一或多個額外程式化電壓施加至該虛設件直至該虛設件 達到該目標位準。 在一實施例中，施加至該虛設件之該程式化電壓為一 「軟程式化」電壓。軟程式化為一種用以藉由稱微上調非 揮發性儲存元件之該等臨限電壓而壓縮—抹除臨限值分布 的技術。為進行此操作，該程式化電壓顯著低於將用以自 (例如）一經抹除狀態至一經程式化狀態而移動該臨限電壓 的程式化電壓。在施加該軟程式化電壓之後，作出關於該 虛設件之該臨限電壓是否已達到一目標位準之判定。在此 狀況下之該目標位準可低於零伏特。 在-實施例巾’在執行該抹除之後且在程式化該等非揮 發性儲存元件之前，對非揮發性儲存元件之群組進行軟程 式化。該軟程式化包括將一第一程式化電壓施加至該等資 143369.doc * 8 - 201015555 料非揮發性儲存元件，而將一第二程式化電壓施加至該虛 設非揮發性儲存元件。該第二程式化電壓小於該第一程式 化電壓。結果為，相比該等資料非揮發性儲存元件，該虛 a非揮發性儲存元件停留在較深之經抹除狀態。梢後將該 • 貞設非揮發性料元件自該較深之經抹除狀態程式化至— 較高臨限位準。此使得該虛設件引起一相比該虛設件未經 • 如此深之袜除的情況大之浮動閘極耦合效應。 一實例實施包括非揮發性儲存元件之—群組及與非揮發 • ㈣存元件之該群組通信之—❹個管理電路。非揮發性 儲存疋件之該群組包括一或多個集合（例如，nand串）， 該等集合包括資料非揮發性儲存元件及至少一虛設非揮發 性健存元件。該虛設件為該等資料非揮發性儲存元件中之 一者的-相鄰者。該管理電路抹除非揮發性儲存元件之該 群組。該管理電路在該抹除之後之某時刻程式化該等資料 非揮發性儲存元件。該程式化引起該等資料非揮發性儲存 &件中之至少-些歸因於浮動閘極耦合而經受在臨限電壓 i的-明顯增加，該浮動閘極耦合係歸因於對該等資料非 揮發性儲存元件中之另一者的隨後程式化而發生。接著， ' 胃管理電路將—程式化電塵施加至該虛設非揮發性儲存元 。該程式化電壓將該虛設非揮發性神元件之該臨限電 壓增加至-目標位準，該目標位準補償在程式化其他資料 非揮發性儲存元件期間該相鄰非揮發性儲存元件所經受之 較小浮動閘極耦合。 【實施方式】 143369.doc -9- 201015555 快閃記憶體系統之一實例使用NAND結構，其包括串聯 地配置夾於兩個選擇閘極之間的多個電晶體。串聯之電晶 體及選擇閘極被稱為NAND串。圖1為展示一個NAND串之 俯視圖。圖2為其等效電路。圖1及圖2中所描繪之NAND串 包括串聯且夾於第一（或汲極側）選擇閘極120與第二（或源 極側）選擇閘極122之間的四個電晶體100、102、104及 106。選擇閘極120經由位元線接點126將該NAND串連接至 一位元線。選擇閘極122將NAND串連接至源極線128。藉 由將適當電壓施加至選擇線SGD來控制選擇閘極120。藉 由將適當電壓施加至選擇線SGS來控制選擇閘極122。電 晶體100、102、104及106中之每一者具有一控制閘極及一 浮動閘極。舉例而言，電晶體100具有控制閘極100CG及 浮動閘極100FG。電晶體102包括控制閘極102CG及浮動閘 極102FG。電晶體104包括控制閘極104CG及浮動閘極 104FG。電晶體106包括控制閘極106CG及浮動閘極 106FG。控制閘極100CG連接至字線WL3，控制閘極 102CG連接至字線WL2，控制閘極104CG連接至字線 WL1，且控制閘極106CG連接至字線WL0。 注意，雖然圖1及圖2展示NAND串中之四個記憶體單 元，但四個電晶體之使用僅被提供作為一實例。一 NAND 串可具有少於四個的記憶體單元或多於四個的記憶體單 元。舉例而言，一些NAND串將包括八個記憶體單元、16 個記憶體單元、32個記憶體單元、64個記憶體單元、128 個記憶體單元等。本文中之論述並不限於NAND串中之記 143369.doc • 10- 201015555 憶體早元的任何特定數目。 使用NAND結構之快閃記憶體系統的典型架構將包括若 干NAND串。每一 NAND串藉由其由選擇線⑽控制之源極 選擇閘極而連接至源極線，且藉由其由選擇線控制之 _ &極選擇.閘極而連接至其相關聯之位元線。每__位元線及 、、&由位7C線接點連接至彼位元線的各別nand串構成記憶 體单凡之陣列之行。多個NAND串共用若干位元線。通 常’位it線在NAND串之頂部上於垂直於字線之方向上延 ❹ 伸且連接至—或多個感測放大器。 母5己憶體單元可儲存資料（類比或數位）。當儲存一個 位疋之數位資料時，將記憶體單元之可能臨限電壓的範圍 劃分為指派有邏輯資料「1」及「〇」的兩個範圍。在 〇〇里决閃s己憶體之一實例中，臨限電壓在抹除記憶體 單几之後為負’且經界定為邏輯「i」◎程式化之後的臨 限電壓為正，且經界定為邏輯「〇」。當臨限電壓為負且 Φ 肖由將G伏特施加至控制閘極來嘗試讀取時，記憶體單元 將接通以札不正儲存邏輯i。當臨限電壓為正且藉由將0伏 隹 β至控制閘極來嘗試進行讀取操作時，記憶體單元將 不接通，此情形指示儲存了邏輯0。 在儲存多個位準之資料的狀況下，將可能臨限電壓之範 圍畫二分為資料之位準的數目。舉例而言，若儲存四個位準 之h訊（兩個位元之咨少L、 「 u证兀之貝枓）’則將存在指派至資料值 11」、「10| 、「ni n「 i」及「00」的四個臨限電壓範圍。 在NAND型記憶體之一實例中，在抹除操作後之臨限電壓 143369.doc -11 · 201015555 為負，且經界定為邏輯「 「ΪΛ 「 」。正臨限電壓用於資料狀態 w」、「01」及「00 」右餚存八個位準（或狀態）之資 成（例如，對於三個位 「Λ 凡之資枓）’則將存在指派至資料值 000」、「〇〇1 「〇1〇 「 」 °】0」、「」、「joo」、 101」、「110」及「Η, U1」的八個臨限電壓範圍。 經程式化至記憶體單元中之f料與單元之臨限㈣位準 2間的特定關係視針對該等單元所採用之資料編碼方案而 疋舉例而吕，美國專利第6,222,762號及美國專利第 7,237,074號描述用於多狀態快閃記憶體元件之各種資料編 碼方案，該等專利之全文皆以引用的方式併入本文中。在 一實施例中’使用格雷碼指派將資料值指派至臨限電壓範 圍，使得若浮動閘極之臨限電麼錯誤地移位至其相鄰實體 狀態’則僅-個位元將受到影響。在一些實施例中，資料 編碼方案可針對不同字線而改變，資料編碼方案可隨時間 而改變，或可反轉或以其他方式隨機化隨機字線之資料位 元以減少記憶體單元上之資料型樣敏感性及甚至磨損。 NAND型快閃記憶體之相關實例及其操作提供於以下美 國專利/專利申請案中，其均以引用之方式併入本文中： 美國專利第5,570,315號；美國專利第5,774,397號；美國專 利第6,046,935號，美國專利第6,456,528號；及美國專利公 開案第US2003/0002348號。本文中之論述亦可適用於除 NAND之外的其他類型之快閃記憶體以及其他類型之非揮 發性記憶體。 亦可使用除NAND快閃記憶體之外的其他類型之非揮發 143369.doc 12 201015555 性儲存裝置。舉例而言，亦可配合本發明使用所謂的 TANOS結構（其由矽基板上之TaN-Al203-SiN-Si02的堆疊層 組成），其基本上為使用電荷在氮化物層（替代浮動閘極）中 之捕集的記憶體單元。在快閃EEPROM系統中有用之另一 類型之記憶體單元替代導電浮動閘極而利用非導電介電材 料來以非揮發方式儲存電荷。此單元描述於Chan等人所著 之文章「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」，IEEE Electron Device Letters，第 EDL-8卷，第3期，1987年3月，第93-95頁中。將由氧化 矽、氮化矽及氧化矽（「ΟΝΟ」）形成之三層介電質夾於導 電控制閘極與半導體基板之在記憶體單元通道上方之表面 之間。藉由將來自單元通道之電子注入至氮化物中而程式 化單元，在氮化物中將電子捕集並儲存於有限區域中。此 儲存之電荷接著以可偵測之方式改變單元之通道之一部分 的臨限電壓。藉由將熱電洞注入至氮化物中來抹除記憶體 單元。亦參見Nozaki等人之「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」， IEEE Journal of Solid-State Circuits，第 26卷，第 4期， i 991年4月，第497-501頁，其描述分離閘極組態中之類似 記憶體單元，在該組態中摻雜多晶矽閘極在記憶體單元通 道之一部分上方延伸以形成獨立選擇電晶體《前述兩篇文 章之全文以引用之方式併入本文中。由William D. Brown 及 Joe E. Brewer 所編輯之「Nonvolatile Semiconductor Memory Technology」（IEEE Press, 1998)之章節 1.2 中所提 143369.doc -13- 201015555 及的程式化技術在彼章節中亦被描述為可適用於介電電荷 捕集裝置，該文以引用之方式併入本文中。亦可使用其他 類型之記憶體裝置。 圖3說明可包括一或多個記憶體晶粒或晶片212之非揮發 性儲存裝置21 0。記憶體晶粒2 i 2包括—記憶體單元陣列 200(二維或三維）、控制電路220及讀取/寫入電路23〇八及 230B。在一實施例中，在陣列之相對側上以對稱方式實施 各種周邊電路對記憶體陣列200之存取，以使得每一側上 之存取線及電路的密度減半。讀取/寫入電路23〇八及23叩 包括多個感測區塊300，其允許並列地讀取或程式化一頁 記憶體單元。記憶體陣列1〇〇可藉由字線經由列解碼器 240八及240丑且藉由位元線經由行解碼器242八及242丑來定 址。在一典型實施例中，控制器244包括於同一記憶體裴 置210(例如’可移除式儲存卡或封裝）中作為該一或多個記 憶艎晶粒212。經由線232在主機與控制器244之間且經由 線234在控制器與該一或多個記憶體晶粒212之間傳送命令 及資料。一實施可包括多個晶片212。 控制電路220與讀取/寫入電路23〇a及230B協作以對記憶 趙陣列200執行記憶體操作。控制電路22〇包括一狀態機 222、一晶片上位址解碼器224及一電力控制模組226。狀 態機222提供對記憶體操作之晶片級控制。晶片上位址解 碼器224提供一位址介面以在由主機或記憶體控制器所使 用之位址與由解碼器240A、240B、242A及242B所使用之 硬體位址之間進行轉換。電力控制模組226控制在記憶體 143369.doc 201015555 操作期間供應至字線及位元線之電力及電壓。在一實施例 中’電力控制模組226包括可產生比供電電壓大之電壓的 一或多個電荷泵。 在一實施例中’控制電路220、電力控制電路226、解碼 器電路224、狀態機電路222、解碼器電路242A、解碼器電 路242B、解碼器電路240A、解碼器電路240B、讀取/寫入 電路23 0A、讀取/寫入電路230B及/或控制器244中之—者 或任一組合可被稱為一或多個管理電路。

圖4描繪記憶體單元陣列2〇〇之一例示性結構。在—實施 例中，將§己憶體單元之陣列劃分為M個記憶體單元區塊。 如對於快閃EEPROM系統而言常見的，區塊為抹除單位。 亦即，每一區塊含有一起抹除的最小數目之記憶體單元。 每一區塊通常被劃分為若 列 個資料頁通常儲存於-列記㈣單元中。舉例而言，一列 通常含有料交錯頁或其可組成_頁。在—實施中，將一 起讀取或程式化-頁令之所有儲存元件。—頁可健存來自 -或多個區段之使用者資料。區段為由主機所用作使用者 資料之適宜單位之邏輯概念；其通常不含有附加項資料， 此情形限於控制器。附加項資料可包括自區段之使用者資 料而計算出的錯誤校正媽（ECC)e控制器（描述於下文中） 之一部分在將㈣程式化轉列㈣計算咖， 時亦對其進行檢查。或者，㈣⑻或其他附 不同：:於與其所從屬之使用者資料不同的頁或甚至 143369.doc -15- 201015555 在一實施例中，將位元線劃分為奇數位元線及偶數位元 線。在一奇數/偶數位元線架構中，一次程式化沿共同字 線且連接至奇數位元線之記憶體單元，而在另一次程式化 沿共同字線且連接至偶數位元線之記憶體單元。 圖4展示記憶體陣列200之區塊i的更多細節。區塊i包括 X+1個位元線及X+1個NAND串。區塊i亦包括64個資料字 線（WL0至WL63)、2個虛設字線（WL_dO及WL_dl)、一汲 極側選擇線（SGD)及一源極側選擇線（SGS)。每一 NAND串 之一端子經由汲極選擇閘極（連接至選擇線SGD)而連接至 相應位元線，且另一端子經由源極選擇閘極（連接至選擇 線SGS)而連接至源極線。因為存在64個資料字線及兩個虛 設字線，所以每一 NAND串包括64個資料記憶體單元及兩 個虛設記憶體單元。在其他實施例中，NAND串可具有多 於或少於64個之資料記憶體單元及兩個虛設記憶體單元。 資料記憶體單元可儲存使用者資料或系統資料。虛設記憶 體單元通常並不用於儲存使用者資料或系統資料。一些實 施例針對每一 NAND串包括多於或少於兩個之虛設記憶體

XtO 一 早兀。 圖5為個別感測區塊300之方塊圖，其被分割為核心部分 (稱為感測模組480)及共同部分490。在一實施例中，將存 在用於每一位元線之獨立感測模組480及用於多個感測模 組480之一集合的一共同部分490。在一實例中，感測區塊 300將包括一個共同部分490及八個感測模組480。一群組 中之感測模組480中之每一者將經由資料匯流排472而與相 143369.doc -16- 201015555 關聯之共同部分490進行通信。關於其他細節，參考美國 專利申請公開案2006/0140007，其全文以引用之方式併入 本文中。 感測模組480包含判定所連接之位元線中之傳導電流是 高於還是低於一預定臨限位準的感測電路470。在一些實 ' 施例中，感測模組480包括通常被稱為感測放大器之電 • 路。感測模組480亦包括用於設定所連接之位元線上之電 壓條件的位元線鎖存器482。舉例而言，鎖存於位元線鎖 p 存器482中之預定狀態將導致所連接之位元線被拉至表示 程式化禁止之狀態（例如，Vdd)。 共同部分490包含處理器492、資料鎖存器494之一集合 及耦接於資料鎖存器494之該集合與資料匯流排420之間的 I/O介面496。處理器492執行計算。舉例而言，其功能中 之一者為判定儲存於所感測之記憶體單元中的資料及將經 判定之資料儲存於資料鎖存器之該集合中。資料鎖存器 494之該集合用於在讀取操作期間儲存由處理器492判定之 Φ 資料位元。資料鎖存器494之該集合亦用於在程式化操作 期間儲存自資料匯流排420匯入之資料位元。所匯入之資 - 料位元表示意欲程式化至記憶體中之寫入資料。I/O介面 . 496提供資料鎖存器494與資料匯流排420之間的介面。 在讀取或感測期間，系統之操作受狀態機222控制，該 狀態機222控制不同控制閘極電壓至所定址之單元的供 應。當感測模組480逐步歷經對應於由記憶體支援之各種 記憶體狀態的各種預定義控制閘極電壓時，感測模組480 143369.doc -17- 201015555 可在到此等電壓中之一者下跳脫，且一輪出將自感測模組 彻經由匯流排472而提供至處理器492。此時，處理器伙 藉由考慮感測模組之（多個）跳脫事件及關於經由輸入線w 自狀態機施加之控制閘極電壓的資訊來㈣所得記憶體狀 態°處理器492接著計算針對記憶體狀態之二進位編碼且 將所得資料位元儲存於資料鎖存器494中。在核心部分之 另一實施例中，位元線鎖存器482作兩種用途既作為用 於鎖存感測模組480之輸出的鎖存器，且亦作為如上文描 述之位元線鎖存器。 預期一些實施將包括多個處理器492。在一實施例中， 每處理器492將包括一輸出線（圖5中未描綠）以使得輸出 線中之每一者一起經線接或（wired 〇R)。在一些實施例 中輸出線在連接至線接或線之前經反轉。此組態致能在 程式化驗證過程期間對何時完成程式化過程的快速判定， 因為接收線接或線之狀態機可判定正經程式化之所有位元 何時達到所要位準。舉例而言，當每一位元已達到其所要 位準時，用於彼位元之邏輯〇將被發送至線接或線（或反轉 資料υ。當所有位元輸出資料0(或反轉資料1}時，狀態機 便知曉要終止程式化過程。在每一處理器與八個感測模組 進行通信之實施例中，狀態機可能（在一些實施例中）需要 讀取線接或線八次，或將邏輯添加至處理器492以聚集相 關聯位元線之結果，以使得狀態機僅需要讀取線接或線一 次0 在程式化或驗證期間’待程式化之資料自資料匯流排 143369.doc -18· 201015555 420儲存於資料鎖存器494之該集合中。在狀態機之控制下 的程式化操作包含施加至經定址記憶體單元之控制閘極的 一系列程式化電壓脈衝（其具有遞增之量值）。每一程式化 脈衝之後為一驗證過程，該驗證過程用以判定記憶體單元 疋否已被程式化至所要狀態。處理器492對照所要記愧體 狀態而監視經驗證之記憶體狀態。當兩者一致時，處理器 492δ又定位元線鎖存器482以使位元線被拉至表示程式化禁 止之狀態。此舉禁止耦接至位元線之單元使其免於進一步 程式化’即使其在其控制閘極上經受程式化脈衝。在其 他實施例中纟驗證過程期間，處理器最初載入位元線鎖 存器482且感測電路將其設定為禁止值。 資料鎖存器堆疊494含有對應於感測模組的資料鎖存器 之堆疊。在一實施例中，每個感測模組48〇存在3至5個（或 另數目之）貝料鎖存器。在一實施例中，鎖存器各自為 一個位元。在一些實施例中（但非必需），將資料鎖存器實 &為移位暫存11 ’以使得儲存於其中之並列資料轉換成用 於資料匯流排420之串列資料，且反之亦然。在_較佳實 施例中，對應於m個記憶體單元之讀取/寫入區塊的所有資 • ㈣存器可鏈結在-起’以形成區塊移位暫存器，從而使 -得可藉由串列傳送而輸入或輸出一區塊之資料。詳言之， 讀取/寫入模組之組經調適以使得其資料鎖存器集合中之 每-資料鎖存器將順序地將資料移入資料匯流排中或移出 資料匯流#，如同其為整個讀取/寫人區塊之移㈣存器 的一部分一樣。 143369.doc -19- 201015555 關於讀取操作及感測放大器之額外資訊可見於（1)美國 專利第 7，196,931 號，「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」；（2)美國專利第 7,023,736 號，「Non-Volatile Memory And Method With Improved Sensing」；（3)美國專利第 7,046,568號；（4)美國 專利第 7,1 96,928號，「Compensating for Coupling During Read Operations of Non-Volatile Memory」；及（5)美國專 利第 7,327,619號，「Reference Sense Amplifier For Non-Volatile Memory」。以上方才所列之所有五個專利文獻之 全文以引用的方式併入本文中。 在成功之程式化過程（連同驗證）結束時，記憶體單元之 臨限電壓應處於適當地用於經程式化記憶體單元之臨限電 壓的一或多個分布内或用於經抹除記憶體單元之臨限電壓 的分布内。圖6A說明當每一記憶體單元儲存四個位元之資 料時對應於記憶體單元陣列之資料狀態的實例Vt分布。然 而，其他實施例可針對每一記憶體單元使用多於或少於四 個位元的資料。圖6A展示對應於資料狀態0至15之16個Vt 分布。在一實施例中，在狀態〇下之臨限電壓為負且在狀 態1至15下之臨限電壓為正。然而，在狀態1至15中之一或 多者下之臨限電壓可為負。 在資料狀態0至15中之每一者之間為用於自記憶體單元 讀取資料之讀取參考電壓。舉例而言，圖6A展示資料狀態 〇與資料狀態1之間的讀取參考電壓Vrl，及資料狀態1與資 料狀態2之間的讀取參考電壓Vr2。藉由測試給定記憶體單 143369.doc -20- 201015555 7L之臨限電壓是高於還是低於各別讀取參考電壓，系統可 判定該記憶體單元處於哪—狀態下。 在每一資料狀態0至15之下邊緣處或附近為驗證參考電 壓。舉例而舌，圖6A展示狀態i2Vvl及狀態2之。當 冑記憶體單元程式化至給定狀態時，系、統將測試彼等記: 體單元是否具有大於或等於驗證參考電壓之臨限電壓。 . 圖6B說明對應於資料狀態0至15之Vt分布可部分地重疊 的另-實施命J，可部分重疊係、因為校正演算法可處置特定 • 丨分比之錯誤單元。注意點為，與所描敎16個狀態的相 等間隔/寬度相反’各種狀態可具有不同的寬度/間隔，以 便適應對資料保存損失之敏感性的變化量。在一些實施例 中’狀態0及/或狀態15寬於其他狀態。 亦注意，Vt軸可能與施加至控制閘極之實際電壓有所偏 移，此係因為經由源極之體效應或體偏壓用以使負臨限電 壓移位至可量測之正範圍内。 圖7為描述用於抹除及程式化記憶體單元之過程之一實 ® %例的流程圖。藉由以上描述之該-或多個管理電路來執 行圖7之過程。在步驟702中，系統將接收抹除資料之請 . 求。在一實施例中，有可能將不存在專用抹除命令。更確 切地說，系統將回應於程式化之請求而進行抹除（在程式 化之前）。在步驟704中，選擇要抹除之區塊。在步驟7〇6 中’對記憶體單元進行抹除。 在圖7之步驟708中，系統將接收對資料進行程式化之請 求。描繪虛線以將步驟706連接至步驟708，因為該兩個步 143369.doc 201015555 驟之間將可能存在長時間推移（l〇ng time lapse)。在步驟 71〇中，將程式化記憶體單元。可根據此項技術中已知之 各種程式化方法中的許多者來在步驟710中程式化資料記 憶趙單元。本文中揭示用於在程式化鄰近資料記憶體單元 之後將一或多個程式化脈衝施加至虛設記憶體單元的技 術。在一些實施例中，將該一或多個程式化脈衝施加至虛 設件補償了該虛設件之相鄰記憶體單元在程式化期間所經 受之較小浮動閘極耦合效應。

圖8為描述用於抹除記憶體單元及驗證該等記憶體單元 已被抹除之過程800的流程圖。在一實施例中，在過程7〇〇 之步驟704之後使用圖8之過程800。在步驟802中，施加一 或多個抹除電壓。在一實施中，步驟8〇2包括將p井升高至

抹除電壓（例如，20伏特）持續充足之時間段，且使選定區 塊之字線接地而源極線及位元線為浮動的。歸因於電容耦 合，未經選擇之字線、位元線、選擇線及共同源極線亦升 高至抹除電壓之顯著分率。因此將強電場施加至選定記憶 體單元之隨道氧化層’且在通常藉自福勒_諾爾德哈姆 (Powle^Nordheim)穿隧機制而將浮動閘極之電子發射至基 板側時抹除選定記憶體單元之資料。當電子自浮動閘極轉 移至P井區域時，選定單元之臨限電壓降低。可對整個記 憶體陣列、個別區塊或另一單元單位執行抹除。 元 藉 在步驟804中，將一組抹除驗證條件施加至記憶體 。在一實施中’步驟804包括將位元線對地放電其 由接通汲極侧選擇閘極（SGD)而達成。接著，將高於 143369.doc -22- 201015555 之電壓（例如，2.2 V)施加至共同源極線，且將一特定電壓 (例如，0 V)施加至字線。電荷積聚於給定NAND串之位元 線上直至體效應使該NAND串中之至少一記憶體單元斷 開。 在步驟806中，感測NAND串中之每一者以判定該NAND _ 串上之記憶體單元是否被充分地抹除。在等待預定時間段 • 以使電荷積聚於位元線上之後執行步驟806。在一實施 中，將給定位元線上之電壓與參考值相比較以判定相應 φ NAND串上之記憶體單元中之任一者是否具有超過目標值 的Vt。該目標值將為負值。在一些實施中，記憶體單元經 抹除至達-3 V。 在一實施例中，若偵測到一 NAND串上之每一記憶體單 元之Vt已達到目標位準，則儲存於相應資料鎖存器中之資 料改變為邏輯「1」。若偵測到該NAND串具有Vt尚未達到 適當之目標位準的至少一記憶體單元，則儲存於相應資料 鎖存器中之資料不改變。 ® 在步驟808中，作出關於是否有足夠之NAND串通過抹除 驗證的判定。在一實施中，允許特定數目之NAND串的抹 ' 除驗證失敗。舉例而言，若少於32個NAND串的抹除驗證 . 失敗，則整體抹除驗證通過。若抹除通過，則控制轉至圖 9之過程900之步驟902，以執行軟程式化，從而緊致抹除 分布。 若在步驟808處判定抹除驗證失敗，則在步驟810中增加 抹除電壓。該抹除電壓可增加任何所要量，諸如0.2 V、 143369.doc -23- 201015555 0.5 V、1.0 V等。在步驟802中施加新抹除電壓。 圖9為描述用於對記憶體單元進行軟程式化之過程900的 流程圖。在一實施例中，若過程800之步驟808判定記憶體 單元已被充分地抹除，則使用圖9之過程900。在步驟902 中，將一或多個軟程式化電壓施加至記憶體單元。 在一實施例中，在步驟902期間使用以下參數。標籤參 看圖4(Cpwell未描繪於圖4中）。Cpwell係指施加至P井之電 壓。在此實施例中，將相同之軟程式化電壓施加至虛設字 線（例如，WL—dl及WL_dO)及資料字線（例如，WL0至 WL63)。 位元線電壓(BL0、BL1等） 0V 源極 0.7 V SGD Vsg (Vdd + Vt) SGS OV WL_dl(汲極側虛設件） Vpgm (軟程式化） WL0 - WL63 Vpgm (軟程式化） WL_dO(源極侧虛設件） Vpgm (軟程式化） Cpwell ον 在另一實施例中，將不同於施加至其他字線之軟程式化 電壓的軟程式化電壓施加至汲極側虛設字線（WL_d 1)。具 體言之，將一較低軟程式化電壓施加至WL—dl。此導致對 虛設字線上之記憶體單元的較少軟程式化。圖14描繪在針 對資料字線上之記憶體單元及虛設字線上之記憶體單元的 臨限電壓分布上的實例移位。舉例而言，參看圖14，分布 1402描繪在針對資料記憶體單元之臨限電壓分布上的改 變，其係起因於由軟程式化而引起之對抹除分布（E)的緊 143369.doc -24- 201015555 致。分布1405描緣在針對虛設記憶體單元之臨限電壓分布 上的改變，其係起因於對該抹除分布⑻中之記憶體單元 進行的軟程式化。注意，虛設記憶體單元不接收在其臨限 電壓上之很大改變。 如本文中別處所論述，可在程式化資料記憶體單元之後 、將一或多個程式化電壓（例如，脈衝）施加至虛設記憶體單 元，以補償在程式化期間該虛設件之相鄰者所經受之較小 浮動閘極耦合效應。下文論述使虛設記憶體單元之臨限分 ❹ 布低於如分布14〇5所描繪者的一些益處。平均而言，若將 虛設記憶體單元自分布1405中之某處程式化至程式狀態 「A」中之某處，則其臨限電壓所增加量多於在將資料記 憶體單元自緊致抹除分布14〇2程式化至狀態A之情況下的 增加量。因此，更多電荷經添加至虛設件之浮動閘極，其 導致該虛設件之相鄰記憶體單元上的更多浮動閘極耦合效 應。然而’仍僅需將虛設件程式化至狀態A。因此，可藉 由對所施加至虛設件之程式化電壓及/或許多程式化電壓 參 的少量（若存在）增加來達成額外之浮動閘極效應。因此， 可藉由資料記憶體單元上之最小（若存在）額外程式化干擾 • 來達成額外浮動閘極耦合效應。作為另一替代方法，可將 虛設記憶體單元程式化至小於狀態A之臨限電壓的臨限電 壓’且其仍具有相同量之浮動閘極耦合效應。然而，在此 狀況下，可能使用較低之程式化電壓及/或較少之程式化 電壓。因此，可能藉由較少之程式化干擾而達成相同之浮 動閘極耦合效應。 143369.doc -25- 201015555 以下表格提供針對將不同於施加至其他字線之軟程式化 電壓的軟程式化電壓施加至虛設字線的一實施例的實例參 數值。在此實例中，僅靠近汲極侧選擇線（SGD)之虛設字 線接收較低軟程式化電壓。亦即，靠近源極選擇閘極 (SGS)之虛設字線接收與此實施中之資料字線相同之軟程 式化電壓。此情形之理由為，在一些實施中，WL0未由於 對字線自WL0至WL63之順序程式化而遭受WL63所遭受之 在浮動閘極耦合效應上的差異。然而，若需要，虛設字線 WL d0亦可接收較低軟程式化電壓。

位元線電壓 0V 單元源極 0.7 V SGD Vsg(Vdd + Vt) SGS ον WL_dl(汲極側虛設件） 小於 Vsoft_pgm WL00 - WL63 Vsoft_pgm (軟程式化） WL_dO(源極側虛設件） Vsofl_pgm (軟程式化） Cpwell 0V 施加至虛設字線之較低軟程式化電壓可為將導致虛設記 憶體單元停留在相比於資料字線而較深之經抹除狀態的任 何適宜電壓。作為實例，若資料字線具有施加至其以用於 軟程式化之15 V之電壓，則虛設字線可具有約為0 V至10 V之值。在一些實施中，電壓為已可用之適宜值。舉例而 言，可使用Vpass。在一實施中，Vpass為約5 V。 在步驟904中，將一組軟程式化驗證條件施加至記憶體 單元。在一實施例中，將位元線對地預放電且接著將一高 於零之電壓（例如，2.2 V)施加至共同源極線。此引起電流 143369.doc -26· 201015555 自源極流動至位元線，從而使得位元線向源極線電壓進行 充電。當體效應使NAND鏈中之記憶體單元中之至少一者 斷開時，位元線之充電停止。在一些實施中，在NAND串 之基礎上執行感測。亦即，作出關於給定NAND串上之記 憶體單元中之任一者是否具有高於一特定值之臨限電壓的 判定。然而，可在個別字線之基礎上執行感測。 • 在步驟906中，感測NAND串中之每一者以判定有多少 NAND串具有在分界電流（demarcation current)以下之傳導 參 電流。具有低傳導電流指示該NAND串已被過度軟程式 化。如先前所論述，軟程式化意欲在不引起記憶體單元被 程式化至超過一特定位準之Vt的情況下稍微上調具有最低 Vt之記憶體單元的Vt。該位準可為抹除目標位準。然而， 該位準可為較高之電壓。因此，一種用以驗證軟程式化是 否應停止的技術將測試有多少NAND串具有具超過一特定 位準之Vt的至少一記憶體單元。可使用其他技術來判定何 時停止軟程式化。在等待預定時間段以使電荷積聚於位元 β 線上之後執行步驟906。在一實施中，將位元線上之電壓 與一參考值相比較以判定NAND串中之任一者是否已被過 • 遠程式化。 „ 注意，在其中以較低軟程式化電壓來程式化虛設字線之 實施例中，虛設記憶體單元不應使其臨限電壓實質上增 加。因此，通常資料記憶體單元應為被過度軟程式化者。 然而，有可能虛設記憶體單元可能為使得NAND串被過度 軟程式化者。 143369.doc -27· 201015555 在步驟908中，基於步驟9〇6之結果作出是否停止軟程式 化的判定。舉例而言M乍出關於有多少NAND串具有在分 界電流以下之傳導電流的判定。若太多NAND串具有低傳 導電流，則軟程式化應停止。若軟程式化應停止，則過程 900結束。 若在步驟908處判定需要進一步進行軟程式化，則在步 驟910中增加軟程式化電壓。軟程式化電壓可增加任何所 要量，諸如0.1 V、〇·2 V等。在步驟902中施加新軟程式化 電壓。 軟程式化過程900經描述為程式化區塊中之每一Nand亊 直至過程完成。然而，無需每一 NAND串繼續接收貫穿該 過程之程式化。在一實施例中，每當給定NAND串已被充 分地程式化，便將其鎖定以防進一步程式化。 圖10為描述用於程式化連接至選定字線之記憶體單元之 過程1000之一實施例的流程圖。在一實施例中，圖1〇之過 程用以程式化一頁資料。因此，可多次使用圖10之過程來 程式化在過程700之步驟710中正被寫入之區塊中的不同 頁。 在圖10之過程之一實施中’在程式化之前抹除記憶體單 元。可使用圖8之過程800來抹除記憶體單元。接著，可使 用圖9之過程9〇〇來對記憶體單元進行軟程式化以緊致抹除 分布。可對整個記憶體陣列、個別區塊或另一單元單位執 行抹除。在抹除一區塊之記憶體單元之後，可如本文中所 描述程式化或部分程式化各種記憶體單元。注意，無需在 143369.doc • 28 - 201015555 程式化區塊之每一字線之前執行抹除。更確切地說，可抹 除區塊且接著程式化每一字線，而並非在對該等字線之程 式化之間進行抹除。 在步驟1006處，藉由控制器244發出「資料載入」命令 且將其輸入至狀態機222 〇在步驟1〇〇8處，將指定頁位址 之位址資料提供至解碼器224。在步驟刪處，輸入經定 . 址頁之一頁程式化資料以用於程式化》舉例而言，在一實 施例中可輸入528個資料位元組。將彼資料鎖存於用於選 ❿ 定位元線之適當暫存器/鎖存器卜在—些實施例中亦 將資料鎖存於用於選定位元線之第二暫存器中以用於驗證 操作。在步驟1012處，自控制器244接收「程式化」命令 且將其提供至狀態機222。 由「程式化」命令觸發，將使用施加至適當字線之電壓 來將在步驟1010中鎖存之資料程式化至由狀態機⑵控制 之選定記憶體單元中。在步驟蘭處，將程式化信號 「VPgm」（例如，一系列電壓脈衝）初始化為起始量值（例 如12 v或另一合適位準），且將由狀態機222維護之程 式化計數器PC初始化於0。在步驟1〇16處，將程式化信號 ' Vpgm2脈衝施加至選定字線。未經選擇之字線接收一或 乡個增壓電壓（稱為「Vpass」）。若邏輯「Q」储存於一特 定資料鎖存器中，指示應程式化相應記憶體單元，則將相 應位元線接地。另一方面，若邏輯「1」儲存於該特定鎖 存器中，指示相應記憶體單元應保持在其當前資料狀態 下，則將相應位元線連接至VDD以禁止程式化。注意，程 143369.doc -29- 201015555 式化信號包括一组雷獻μ# . ± ^ H脈衝’其中該等脈衝之量值隨每- 連續脈衝而增加。電魔脈衝之間為一組驗證脈衝。 如以域論述，在㈣】㈣處，❹目標料之適當集 合來驗證選定記憶體軍元之狀態。若伯測到一選定單元之 臨限電麼已達到適當目標位準，則儲存於相應資料鎖存器 I之資料變為邏輯「…若偵測到臨限㈣尚未達到適 w目標位準，則不改變儲存於相應資料鎖存器中之資料。 以此方式’無需程式化其相應資料鎖存器中儲存有邏輯 參 「1」之位π線。當所有資料鎖存器儲存邏輯時，狀 態機222知曉所有選定單元已被程式化。在步驟獅處， 檢查是否所有資料鎖存器儲存邏輯…。若如此則程 式化過程完成且為成功的’因為所有選定記憶體單元得以 程式化且驗證至苴目择处能 + μ 王/、曰棕狀態。在步驟1〇22處，報告「通 過」狀態。注意，在一此香说士 在二實施中，在步驟1020處檢查是否 ❹ 至少預定數目之資料鎖存器儲存邏輯「1」。此預定數目 可小於所有資料鎖存器之數目’藉此允許程式化過程在所 有記憶體單元已達到其適當驗證位準之前停止。可在讀取 過程期間使用錯誤校正來校正未經成功程式化之記憶體單 元。 若在步驟1〇2〇處判定並非所有之資料鎖存器儲存邏輯 「1」，則繼續程式化過程。在步驟1〇24處對照一程式 化極限值來檢查程式化計數㈣。程式化極限值之一㈣ 為20;然而，在各種實施中可使用其他值。若程式化計數 器PC不小於程式化極限值，則在步驟膽處判定尚未經成 U3369.doc •30· 201015555 功程式化之記憶體單元之數目是否等於或小於預定數目。 若未經成功程式化之記憶體單元之數目等於或小於預定數 目貝J將程式化過程標記為通過，且在步驟！謂處報告通 過狀態。在許多狀況下，可在讀取過程期間使用錯誤校正 純正未經成功程式化之記憶體單元。然而，若未經成功 程式化之記憶體單元之數目大於預定數目，則將程式化過 冑標記為失敗’且在步驟1032處報告失敗狀態。若在步驟 1024中判定程式化計數器pc小於程式化極限值（例如， ❹ 2〇) ’則在步驟1026處將下一 Vpgm電壓脈衝之量值增加步 長（例如，0.1伏特至〇·5伏特步長），且遞增程式化計數器 PC。在步驟1026之後，過程返回至步驟1〇16以施加下一 Vpgm電壓脈衝。 一般而言’在驗證操作（諸如在圖1〇之步驟1〇18期間所 執行之驗證操作）及讀取操作期間，選定字線連接至一電 壓，該電壓之位準經規定用於每一讀取操作及驗證操作以 判定有關記憶體單元之臨限電壓是否已達到此位準。在施 ® 加字線電壓之後，量測記憶體單元之傳導電流以判定該記 憶體單元是否回應於施加至字線之電壓而接通。若傳導電 • 流經量測為大於一特定值，則假定記憶體單元接通且施加 至字線之電壓大於記憶體單元之臨限電壓。若傳導電流未 經量測為大於該特定值’則假定記憶體單元未接通且施加 至字線之電壓不大於記憶體單元之臨限電壓。 圖11描繪操作非揮發性記憶體單元之一實施例。在步驟 1102中’抹除記憶體單元。可使用圖8之過程800來抹除記 143369.doc -31 - 201015555 憶體早兀。接著’可使用圖9之過程9〇〇來對記憶體單元進 行軟程式化以緊致抹除分布。通常，一次抹除一或多個區 塊之記憶體單元。 在步驟11〇4中，程式化資料字線。在一實施中，自wl〇 至WL63順序地程式化資料字線。圖u描綠用於程式化與 字線相關聯之記憶體單元之過程11〇〇的一實施例。可針對 每一資料字線一或多次地執行過程11〇〇。舉例而言，使用 過程1100來程式化一頁資料。給定字線可具有一或多個 頁。因此，可使用過程1100來程式化WL〇上之一頁資料， 接著程式化WL1上之另一頁資料，等等，直至WL63經程 式化。然而，程式化無需自WL0至WL63順序地進行。 在步驟11 06中，執行對虛設字線之假程式化。舉例而 言’對WL—dl進行假程式化。藉由假程式化，意欲將一或 夕個私式化電壓施加至虛設字線如同正程式化記憶體單 元。因此，虛設記憶體之浮動閘極上之電荷以及其臨限電 壓受到影響。此外，程式化電壓可意欲導致一特定臨限電 壓。然而，資料並非儲存於虛設記憶體單元中。在本文 中’術語「假」程式化電壓或其類似者係指在對虛設字線 之記憶體單元進行假程式化時所施加至虛設字線之電壓。 在一實施例中，將單一程式化電壓施加至虛設字線。然 而，可將多個單一程式化電壓施加至虛設字線。圖12之過 程1200描繪對虛設字線施加一或多個單一程式化電壓之— 實施例。在此狀況下無需執行驗證（亦即，不執行步驟 1108)。 143369.doc -32- 201015555 在可選步驟1108中，驗證對虛設字線之假程式化。圖13 之過程13 00描繪對虛設字線進行假程式化連同驗證虛設記 憶體單元之臨限電壓已達到目標位準的一實施例。 圖12之過程1200描繪將單一程式化電壓施加至虛設字線 之一實施例❶在步驟1208處，將指定待經程式化之虛設字 線之位址資料提供至解碼器224。 在步驟12 10處，輸入虛設字線之「假」程式化資料以用 於程式化。注意，目標並非將特定資料程式化至虛設記憶 ❹ 體單元中，而為將臨限電壓升高至某一目標位準。因此， 假程式化資料之目的為確保與虛設記憶體單元相關聯之位 元線不被禁止程式化。舉例而言，在一實施中，邏輯 「〇」儲存於每一資料鎖存器中，從而指示應對相應虚設 S己憶體單元進行「假程式化」。另一方面，在一實施中， 邏輯「1」儲存於給定資料鎖存器中’則將禁止對相應虛 設記憶體單元之程式化（其為不需要的）。 在步驟1212處，自控制器244接收程式化命令，且將其 ^ 提供至狀態機222。由程式化命令觸發，將使用施加至虛 設字線之電壓在狀態機222之控制下來增加虛設記憶體單 • 元之臨限電壓。 . 在步驟1214處，將程式化信號「vpgm」（例如，單一電 壓脈衝）初始化至起始量值（例如，在〇 V與1〇 V之間的範圍 或另一合適位準）。假程式化電壓之量值未必與過程1〇〇〇 中所使用之第一程式化電壓的量值相同。在一實施中，假 程式化電壓之量值顯著低於過程1〇0〇中所使用之第一程式 143369.doc •33- 201015555 化電壓的量值。亦可使用其他量值。 用於判定合適之弱程式化電壓之基本原理可如下。若虛 設字線保持在經抹除狀態，則經程式化之最後資料字線 (例如，WL63)上之記憶體單元可不接收與其他字線上之記 憶體單元同樣程度的浮動閘極耦合效應。舉例而言， WL63上之d憶體單元具有位於wl62上之三個相鄰單元、 位於虛設字線上之三個相鄰虛設記憶體單元及位於WL63 上之兩個相鄰單元。若虛設記憶體單元保持在該經抹除狀 態，則WL63上之記憶體單元將歸因於虛設記憶體單元之 浮動閘極上之電荷的改變而不經受任何浮動閘極耦合效 應。 在一實施中，自WL0至WL63順序地程式化字線。在此 實施中，當程式化每一連續字線時，先前字線上之記憶鱧 單元將經受一定量之浮動閘極耦合效應。舉例而言，首先 程式化WL0上之5己憶體單元且將其驗證為處於其目標位 準。接下來，程式化WL1上之記憶體單元且將其驗證為處 於其各別目標位準。該等目標位準將視待儲存之資料而 定。因此，對WL1上之記憶體單元之程式化變更彼等記憶 體單元之浮動閘極上的電荷。在一實施中，預期平均而言 WL0上之記憶體單元的臨限電壓將歸因於對WLi之程式化 而增加約0.2 V。注意，此為平均值且將視自WL1上之記憶 體單元之浮動閘極所添加（或移除）之電荷的實際量而變 化。 然而’注意，在程式化WL63上之記憶體單元之後，不 143369.doc -34- 201015555 存在另一資料字線要程式化。因此，若虛設字線上之記憶 體單元保持在經抹除狀態，則WL63上之記憶體單元將歸 因於對W L η +1上之記憶體單元的程式化而不經受先前所論 述之在臨限電壓上的明顯增加。 一種可能用以補償最後字線上之記憶體單元所經受之浮 動閘極耦合效應之差異的技術為增加最後字線上之記憶體 單元之臨限電壓。舉例而言，當將WL63上之記憶體單元 程式化至給定狀態時，可故意將其臨限電壓確定為比經程 Ο 式化至彼狀態之其他記憶體單元之臨限電壓高約〇2 V。 然而，將記憶體單元程式化至較高臨限電壓可耗費額外程 式化電壓。因此，程式化WL63上之記憶體單元相比程式 化其他字線上之記憶體單元可耗費更長的時間。此外，增 加臨限電壓可導致增加WL63上之記憶體單元中之電子的 數目。自電子場之視點而言，最後字線上之記憶體單元具 有比其他字線上之記憶體單元之場更高的場（對於相同之 程式化狀態）。注意，若給定記憶體單元之浮動閘極相比 ® 其他者具有較多電子，則其可在很大程度上受資料保存之 困擾。亦即，浮動閘極上之電荷損失率可與該浮動閘極上 • 之電荷量成比例。 • 然而，若虛設記憶體單元之臨限電壓在最後字線上之記 憶體單元（亦即’與虛設WL相鄰之WL)已被程式化之後自 經抹除狀態增加，則最後字線上之記憶體單元將接收一些 浮動閘極耦合效應。亦即，最後記憶體單元之表觀臨限電 壓（apparent threshold voltage)將增加一定量。該量可經選 143369.doc •35· 201015555 擇以使得最後記憶體單元將經受與其他字線上之記憶體單 疋歸因於程式化而將平均地接收之增加大致相等的歸因於 浮動閘極耦合效應而在臨限電壓上的明顯增加。 基於5己憶體裝置之工程檢核，可作出關於虛設記憶體單 元之臨限電壓針對給定程式化電壓將預期改變多少的判 定。實務上，一些記憶體單元可能比其他記憶體單元 「快」或「慢」。亦即，針對給定程式化電壓一些記憶 體單元可經受在臨限電壓上比其他者大之改變。 在步驟1216處，將程式化信號Vpgm之一或多個脈衝施 加至虛設字線。在一實施中，施加單一脈衝。在另一實施 中，施加一個以上脈衝。當施加一個以上脈衝時，該等脈 衝中之每-者之量值可相等。或者，該等脈衝可具有彼此 不同之量值未經選擇之字線可接收一或多個增壓電壓 (稱為「Vpass」）。因為每一資料鎖存器中儲存有邏輯 「〇」’所以將每-位元線接地。換言之，無位元線連接 至VDD以禁止程式化’位元線連接至％以禁止程式化為給 疋鎖存器中儲存有邏輯「1」之狀況。 在此實施中，未執行對虛設記憶體單元之臨限電壓達到 給定位準的驗證。因此’程式化虛設字線為極有效之過 程。 圖13描繪用於對虛設記憶體元件進行假程式化連同驗證 虛設記憶體單元之臨限電壓之過程13〇〇的一實施例。將虛 設記憶雜元件程式化至目標位準，該目標位準經設計以補 償否則將由緊鄰於虛設字線之字線上之記憶體單元經受的 143369.doc • 36 - 201015555 較低浮動閘極耦合效應。過程1300之目標臨限電壓可類似 於過程1200之目標臨限電壓。亦即，該目標經選擇以使最 後字線上之記憶體單元之表觀臨限電壓增加一目標量。 在一實施例中，程式化WL_dl(緊鄰於汲極側選擇線Sgd 之虛設件）。可能未必程式化與緊鄰於源極側選擇閘極線 (SGS)之虛設字線（WL_dO)相關聯之記憶體元件。此可能係 • 因為當稍後程式化WL1上之記憶體單元時，WL0上之記憶 體單元可經受顯著之浮動閘極耦合。然而，視程式化順序 ❿ 而定’將假程式化電壓施加至源極側虛設字線（WL_dO)可 為有益的。步驟1208至1214與圖12之過程1200者相同。在 步驟1360中，將假程式化電壓施加至虛設字線。該假程式 化電壓經選擇以使得目標臨限電壓位準不可能突增。 在步驟1362中，驗證虛設記憶體單元之臨限電壓。在一 實施中，目標位準對應於資料狀態中之一者。舉例而言， 參看圖6A，目標位準可為狀態〇至狀態15中之任一者的目 標驗《a位準。針對資料狀態丨及2分別描繪兩個特定驗證位 ’在一些實施中，存在更多或更少之

使用相應驗證位準。然而， ％ 。社此狀況下，可 準（Vvl及Vv2)。注意， 資料狀態。舉例而言， 在一些狀況下’將不存在接近 143369.doc -37- 201015555 :虛：：：目標臨限位準的資料狀態驗證位準，在此狀況 " 定獨立之虛設臨限電壓驗證位準。 ::步驟1362中谓測到一給定虛設單元之臨限電壓已達 襟當目標位準’則將储存於相應資料鎖存器中之資料改 變為邏輯、。若㈣到該臨限電塵尚未達到適當目伊 位準，則不改變儲存於相應資料鎖存器中之資料。以此方 式’無需程式化其相應資料鎖存器中儲存有邏輯之 :元線。當所有資料鎖存器儲存邏輯Γι」時狀態機知 曉所有虛設單元已被假程式化。 「在步驟,64處，檢查是否所有資料鎖存器儲存邏輯 1」。若如此，則假虛設程式化過程完成，因為所有選 定虛設記憶體元件得以程式化且驗證至所要臨限電壓以引 起相鄰字線（例如，WL63)上之記憶體單元上所要量之浮動 閘極耦合效應。在步驟1366處，報告「通過」狀態。注 意，在一些實施中，在步驟1364處檢查是否至少一預定數 目之資料鎖存H儲存邏輯「！」。此預定數目可小於所有 資料鎖存器之數目’藉此允許程式化過程在所有虛設記憶 體單元已達到其適當驗證位準之前停止。在一些狀況下， 此允許該過程更快地完成。 若在步驟1364處判定並非所有資料鎖存器儲存邏輯 「i」，則繼續假程式化過程。在步驟〗368處，對照一程 式化極限值來檢查程式化計數器pc。程式化極限值之一實 例為20，·然而，其他值可用於各種實施中。若在步驟1368 中判定程式化計數器PC大於程式化極限值（例如，2〇)，則 143369.doc -38- 201015555 該過程結束。因為虛設記憶體元件並非用以儲存資料，所 以不可能自虛設字線錯讀資料。然而，相鄰字線上之記憶 體單元上之浮動閘極耦合效應的量可能並非如所要量一樣 大。 然而，若在步驟1368中判定程式化計數器PC小於程式化 極限值（例如，20)，則在步驟1372處將下一 Vpgm電壓之量 * 值增加步長（例如，0.2伏特至0.4伏特步長）且遞增程式化 計數器PC。在步驟1372之後，過程返回至步驟1360以施加 參 下一 Vpgm電壓脈衝。 存在許多方式來在讀取操作或驗證操作期間量測記憶體 單元之傳導電流。在一實例中，藉由記憶體單元使感測放 大器中之專用電容器放電或對其充電之速率而量測其傳導 電流。在另一實例中，選定記憶體單元之傳導電流允許 (或未能允許）包括該記憶體單元之NAND串使相應位元線 放電。在一時間段之後量測位元線上之電壓以查看其是否 已放電。 ® 關於NAND型快閃記憶體提供了上述實例。然而，本發 明之原理適用於不同類型之非揮發性記憶體，包括當前現 ' 有的彼等非揮發性記憶體及預期使用正開發之新技術的彼 - 等非揮發性記憶體。舉例而言，在一實施中，記憶體單元 為 MONOS(金屬氧氮氧化石夕（metal-oxide-nitride-oxide-silicon)) 。相比於對於NAND裝置，浮動閘極耦合效應對於MONOS 裝置可為小得多的問題。然而，MONOS裝置可能遭受通 道至鄰近電荷捕集層（CTL)耦合效應。MONOS中之通道至 143369.doc -39- 201015555 鄰近CTL問題可類似於NAND中之通道至浮動閘極麵合問 題。舉例而言，若在記憶艎單元η之CTL之後程式化記憶 體單元η+1之CTL ’則記憶體單元η之臨限電壓可能增加。 本發明之實施例減少或消除此通道至鄰近CTL問題。 已出於說明及描述之目的而呈現本發明之先前詳細描 述。上述描述不意欲為澈底的或將本發明限於所揭示之精 確形式。根據以上教示’許多修改及變化係可能的。選擇 所描述之實施例以便最佳地解釋本發明之原理及其實際應 用，藉此使得熟習此項技術者能夠最佳地將本發明用於各 種實施例中，且藉由適合於預期特定用途之各種修改來最 佳地利用本發明。意欲藉由隨附至本發明之申請專利範圍 來界定本發明之範疇。 【圖式簡單說明】 圖1為NAND串之俯視圖； 圖2為NAND串之等效電路圖； 圖3為非揮發性記憶體系統之方塊圖； 圖4為描緣記憶體陣列之一實施例的方塊圖； 圖5為描繪感測區塊之一實施例的方塊圖； 圖6Α描繪Vt分布之實例集合； 圖6B描繪Vt分布之實例集合； 圖7為描述用於抹除及程式化記憶體單元之過程之一實 施例的流程圖； 圖8描繪抹除記憶體單元之—實施例； 圖9描繪對記憶體單元進行軟程式化之—實施例； 143369.doc -40- 201015555 圖ίο為描述用於程式化連接至選定字線之記憶體單元的 過程之一實施例的流程圖； 圖11描繪操作非揮發性記憶體單元之一實施例； 圖12描繪將單一假程式化電壓施加至虛設字線之一實施 例； ' 圖13描繪用於對虛設記憶體單元進行假程式化連同驗證 • 虛設記憶體單元之臨限電壓之過程的一實施例；及 圖14描繪資料記憶體單元及虛設記憶體單元之實例臨限 值分布。 【主要元件符號說明】 100 電晶體 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 第一選擇閘極 122 第二選擇閘極 143369.doc -41 · 201015555 126 位元線接點 128 源極線 200 記憶體單元陣列 210 非揮發性儲存裝置 212 記憶體晶粒或晶片 220 控制電路 222 狀態機電路 224 晶片上位址解碼器電路 226 電力控制電路 230A 讀取/寫入電路 230B 讀取/寫入電路 232 線 234 線 240A 列解碼器 240B 列解碼器 242A 行解碼器 242B 行解碼器 244 控制器 300 感測區塊 420 資料匯流排 470 感測電路 472 資料匯流排 480 感測模組 482 位元線鎖存器 143369.doc -42- 201015555 490 492 493

494 496 SGD

• SGS WLO至 WL63 φ WL_dO ' WL_dl 共同部分 處理器 輸入線 資料鎖存器 I/O介面 汲極側選擇線 源極側選擇線 資料字線 虛設字線

143369.doc -43-

Claims (1)

1. 201015555 七、申請專利範圍： i• -種用於操作—非揮發性儲存裝置之方法，該方法勺 含： / l 執行對複數個非揮發性儲存元件之一抹除，該複數個 非揮發性儲存元件之—集合包括資料非揮發性储存元件 及-虛設非揮純料元件，職設非揮發性儲存元件 . 為該等資料非揮發性儲存元件中之-者的-相鄰者； 鲁 程式化該等資料非揮發性儲存元件，該等資料非揮發 性儲存70件中之至少—些歸因於一耦合效應而經受在臨 限電壓上的-明顯增加，該耦合效應係歸因於對該等資 料非揮發性儲存元件中之另一者的隨後程式化而發生；及 式化該等資料非揮發性儲存元件之後，將一程式 膝 發性儲存兀件，該程式化電壓 =該虛^揮發性儲存元件之臨限電壓增加至—目標位 、該目標位準補償在對其他資料非揮發性儲存元件之 ❹ :式化期間相鄰非揮發性储存元件所經受之較小相合效 2. 如請求項〗之方法，其中 非揮發性儲在-杜 ’帛式化電壓施加至該虛設 件^料70件之後並料㈣虛㈣揮發性儲存元 3. 如心目標臨限電壓位準是否已達到的任何驗證。 “二：丄之方法’其中僅將—單一程式化脈衝施加至 該虛权非揮發性儲存元件。 4·如請求項1之方法，其進-步包含. 驗證該虛設非揮發性儲存元件是否已被程式化至該目 143369.doc 201015555 標位準； 若該虛設非揮發性儲存元件尚未達到該目標位準，則 將一或多個額外程式化電壓施加至該虛設非揮發性健存 元件；及 重複該驗證及施加一或多個額外程式化電壓，直至經 驗證該虛設非揮發性儲存元件已被程式化至該目標位 準。 5. 如請求項1之方法，其中該將一程式化電壓施加至該虛 設非揮發性儲存元件包括將至少一軟程式化電壓施加至 該虛設非揮發性儲存元件。 6. 如咕求項5之方法，其進一步包含驗證該虛設非揮發性 儲存元件是否已被程式化至該目標位準，該驗證包括執 行一軟程式化驗證。 7. 如请求項1之方法，其進一步包含在執行該抹除之後且 在程式化該等資料非揮發性儲存元件之前對非揮發性儲 存兀件之群組進行軟程式化，該軟程式化包括將一第— 軟程式化電廢施加至該等資料非揮發性儲存元件而將— 第:軟程式化電壓施加至該虛設非揮發性儲存元件，該 第j軟程式化電壓小於該第—軟程式化電壓。 青求項1之方法，其中非揮發性儲存元件之該集合與 -汲極側選擇元件相關聯，該虛設非揮發性儲存元件係 在及極㈣擇&件與該相鄰非揮發㈣存元件之間。 9 ·如請求項8 $ 、、也 ^ , 法，其中該程式化該等資料非揮發性儲 子兀L括朝向該沒極側選擇元件順序地程式化該等資 143369.doc 201015555 料非揮發性儲存元件。 10. 一種用於操作一 含： 非揮發性儲存裴置之方法，該方法 包

   =對非揮發性儲存元件之—群組的—抹除，非揮發 储存疋件之該群組包含複數個NAND串； 程序化該等NAND串中之一第一者，該第-NAND串具 有複數個資料非揮發㈣存元件及至少—虛設非揮發性 儲存讀，該虛設非揮發性料元件為該等資料非揮發 ! 生儲存元件中之一者的相鄰者，該程式化包含： 將或多個程式化電壓施加至該等資料非揮發性儲 存兀*件，該等資料非揮發性儲存元件中之至少一些歸 因於序動閘極耦合而經受在臨限電壓上的一明顯增 加’該浮動閘極耦合係歸因於對該等非揮發性储存元 件中之另一者的隨後程式化而發生； 驗證該等資料非揮發性儲存元件中之每一者已被程 式化至該各別資料非揮發性儲存元件之一目標臨限電 壓；及 在驗證該等資料非揮發性儲存元件中之每一者已被 程式化至該各別非揮發性儲存元件之一目標臨限電壓 之後，將至少一程式化電壓施加至該虛設非揮發性儲 存凡件，該至少一程式化電壓將該虛設非揮發性儲存 元件之臨限電壓增加至一目標臨限電壓位準，該目標 臨限電壓位準補償在對其他資料非揮發性儲存元件之 程式化期間相鄰非揮發性儲存元件所經受之較小浮動 143369.doc 201015555 閘極麵合。 11. 如請求項10之方法’其中不存在對該虛設非揮發性儲存 元件之該目標臨限電壓位準已達到的驗證。 12. 如請求項10之方法，其中僅將一單一程式化脈衝施加至 該虛設非揮發性儲存元件。 13. 如請求項10之方法，其進一步包含： 驗證該虛設非揮發性儲存元件是否已被程式化至該目 標位準； 若該虛設非揮發性儲存元件尚未達到該目標位準，則 將一或多個額外程式化電壓施加至該虛設非揮發性儲存 元件；及 重複该驗證及施加一或多個額外程式化電壓，直至經 驗證該虛設非揮#性儲存元#已被程式化至該目標位 準。 14. 如請求項1G之方法’其中該將—程式化㈣施加至該虛 設非揮發性儲存元件包括將至少—軟程式化電壓施加至 該虛設非揮發性儲存元件。 15·如請求項14之方法，其進—步包含驗證該虛設非揮發性 儲存元件是否已被程式化至該目標位準，該驗證包括執 行一軟程式化驗證。 %如請求項1〇之方法，其進一步包含在執行該抹除之後且 在程式化該等資料非揮發性儲存元件之前對非揮發性儲 存器之群組進行軟程式化，該軟程式化包括將一第一程 式化電磨施加至該等資料非揮發性錯存元件而將 i43369.doc 201015555 程式化電壓施加至該虛設非揮發性儲存元件，該第二程 式化電塵小於該第一程式化電遷。 17. —種用於操作一非揮發性儲存裝置之方法，該方法包 含： ㈣對非揮魏㈣元件之-群組的-抹除，該群組 與複數個資料字線相關聯，該複數個資料字線具有一最 ' 後字線，該群組與—沒極側選擇線相關聯，該群組與一 源極侧選擇線相關聯.，料組與—在該蹄側選擇線與 ® 該最後字線之間的虛設字線相關聯； 在自該源極側選擇線朝向該及極側選擇線之方向上順 序地程式化與該等資料字線相關聯之非揮發性 件；及 在程式化與該等資料字線相關聯之該等非揮發性儲存 元件之後將-程式化電壓施加至該虛設字線，該虛設字 線具有-虛設非揮發性儲存元件，該最後字線具有一鄰 近於該虛設非揮發性儲存元件之相鄰非揮發性儲存元 件，該程式化電壓增加該虛設非揮發性儲存元件之一浮 動閘極上的電荷’該虛設非揮發性储存元件之該浮動閉 極上之電荷㈣增加使該相_揮發性储存元件之表觀 =壓增加’以補償在對與該等資料字線相關聯之該 等非揮發性㈣元件之程式化期間該相鄰麵發性儲存 元件所經受之較小浮動閘極耦合。 'I:之方法’其中僅將一單-程式化脈衝施加至 该虛設非揮發_存元件，且在施加料—程式化脈衝 143369.doc 201015555 壓作出驗 之後不對該虛設非揮發性儲左； r中《丨王锊存兀件之臨限 證。 19.如請求項17之方法，其進一步包含： 驗證該虛設非揮發性儲存元件是否已被程式化至一目 標位準以補償該相鄰非揮發性館存元件所經受之較 動閘極輕合； 若該虛設非揮發性儲存元件尚未達到該目標位準’則 將一或多個額外程式化電壓施加至該虛設件；及 重複該驗證及施加一或多個額外程式化電壓，直至經 驗證該虛設非揮發性儲存元件已被程式化至該目標位 準。 20.如清求項π之方法，其中該將一程式化電壓施加至該虛 »又非揮發性儲存元件包括將至少一軟程式化電壓施加至 該虛設非揮發性儲存元件，且該方法進一步包含驗證該 虛設非揮發性儲存元件是否已被程式化至一目標位準， 該驗證包括執行一軟程式化驗證。 143369.doc