TWI508076B - 記憶體及程式化記憶體之方法 - Google Patents

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Description

記憶體及程式化記憶體之方法
本發明大體而言係關於記憶體，且特定而言，在一或多項實施例中，本發明係關於記憶體之程式化。
本申請案主張對2011年1月10日提出申請且標題為「MEMORIES AND METHODS OF PROGRAMMING MEMORIES」之美國臨時申請案第61/431,208號之優先權，其全部揭示內容以引用方式併入本文中。
記憶體裝置通常提供為電腦或其它電子裝置中的內部半導體積體電路。存在諸多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體裝置已發展成為用於廣泛的電子應用之非揮發性記憶體之一普遍來源。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性和低功率消耗之一單電晶體記憶體單元。透過一電荷儲存節點(例如，一浮動閘極或電荷捕集器)之程式化或其他物理現象(例如，相變或極化)在記憶體單元之臨限電壓中之改變判定每一記憶體單元之資料狀態。快閃記憶體之常見用途包含個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲機、電器、載具、無線裝置、蜂巢式電話及可抽換式記憶體模組，且快閃記憶體之用途不斷擴展。
快閃記憶體通常利用稱為NOR快閃及NAND快閃之兩種基本架構中之一者。該名稱係自用於讀取該等裝置之邏輯導出。在NOR快閃架構中，一邏輯行之記憶體單元與耦合至一資料線(諸如通常稱為位元線之彼等)之每一記憶體單元並聯耦合。在NAND快閃記憶體架構中，一行記憶體單元僅與耦合至一位元線之行之第一記憶體單元串聯耦合。
隨著電子系統之效能及複雜度增加，在一系統中對額外記憶體之需要亦增加。然而，為不斷減少系統成本，部件計數必須保持至一最小值。此可藉由使用諸如多位階記憶體單元(MLC)之技術來增加一積體電路之記憶體密度而達成。舉例而言，MLC NAND快閃記憶體係一極具成本效益之非揮發性記憶體。
多位階記憶體單元可藉由將一資料狀態(例如，一位元型樣)指派至該記憶體單元之一特定臨限電壓(Vt)範圍來利用一傳統快閃記憶體單元之類比性質。此技術准許相依於指派給該記憶體單元之電壓範圍量及在記憶體單元之連續操作期間所指派電壓範圍之穩定性來儲存每記憶體單元兩個或兩個以上位元。
程式化(或抹除)一記憶體單元所必需之電壓高度地相依於該記憶體單元之用途，諸如該特定記憶體單元過去已被程式化及/或抹除(循環使用)之次數。與已經過較高數目個循環之一記憶體單元相比，尚未經過或僅經過極少個程式化/抹除循環之一記憶體單元將通常需要在其閘極處施加一較高電壓以將其臨限電壓升高一特定量。
舉例而言，與已被循環多次(近似數千次)之一記憶體單元相比，之前從未被程式化之一記憶體單元可藉助一相對高的初始程式化電壓來程式化。與先前未被循環使用或僅被循環使用若干次之一記憶體單元相比，已被循環使用多次之一記憶體單元將藉助相同程式化脈衝使其臨限電壓移動一較大量。在針對已被循環使用多次之一記憶體單元使用一高的初始程式化電壓之情況下，該記憶體單元之臨限電壓可大為改變以使得該記憶體單元即使在一初始程式化脈衝時亦超越其期望臨限電壓。因此，使用一高的初始程式化電壓脈衝可使一高度循環使用之記憶體單元過程式化。相對於一相對低的初始程式化電壓將使一高度循環使用之記憶體單元之臨限電壓移動之量，該相同脈衝將使一未經循環使用或經輕微循環使用之記憶體單元之臨限電壓移動一小的量。因此，使用一低的初始程式化電壓脈衝可導致未經循環使用或幾乎未經循環使用之記憶體單元之較長程式化時間，乃因將需要更多程式化脈衝以允許該記憶體單元到達其目標臨限電壓。
出於諸如上文所提及之原因的原因，及出於諸如熟習此項技術者在閱讀及理解本說明書後將顯而易見之下述原因的其他原因，所屬技術領域中除其他外仍需要改良記憶體之程式化。
在該等實施例之下列詳細說明中，參照形成其一部分之隨附圖式。在圖式中，貫穿數個視圖以相同數字描述實質上相似之組件。充分詳細地描述此等實施例以使熟習此項技術者能夠實踐本發明。在不背離本發明範疇之情況下，可利用其它實施例且可做出結構、邏輯及電改變。
因此，下列詳細說明不應視為具有一限定性意義，且本發明之範疇僅由隨附申請專利範圍以及歸屬於申請專利範圍之等效內容之全部範疇界定。
本發明之一或多項實施例旨在至少部分地基於用途對程式化操作之調整，其中用途係至少部分地基於至少一初始程式化脈衝之一結果來判定。隨著記憶體單元循環次數愈來愈多，該記憶體單元已循環使用之次數越多，施加至該記憶體單元之一控制閘極之相同量的程式化電壓將使該記憶體單元之臨限電壓移動越多。
在一項實施例中，由於相對未經循環使用對已被循環使用多次之記憶體單元之程式化速度中的差異，可藉由調整施加至該記憶體單元之一初始程式化電壓以便其使用較少程式化脈衝達到其目標臨限電壓來減少一記憶體頁之程式化時間。舉例而言，可針對已被循環使用多次之一記憶體單元之上部頁程式化使用一相對較低的初始脈衝程式化電壓，以免超越其期望臨限電壓。同時，可針對尚未循環使用或具有低數目次循環之一記憶體單元之上部頁程式化使用一相對較高的初始脈衝程式化電壓。
由於NAND記憶體係基於逐頁地來程式化，因此一頁之每一記憶體單元已被循環使用相同次數。一頁已被循環使用之次數亦提供該頁之每一記憶體單元已被循環使用之次數。該記憶體之每一頁上之循環計數器佔據晶粒空間、額外處理時間及儲存空間。此外，一頁循環計數器不能計及基於除該頁已經過之循環次數外的因素(舉例而言，製造因素及諸如此類)而在記憶體單元效能中之差異。
在本發明中，使用諸如圖1之方法100之一方法來進行頁循環之一估計。方法100包括在方塊102中在一頁之下部頁程式化開始時以一相對低的程式化電壓施加一單個程式化脈衝，並在方塊104中判定該頁上之記憶體單元之一所得記憶體單元臨限電壓分佈。在該頁未經循環使用或被極輕微地循環使用之情況下，低電壓脈衝將不致使分佈中之大量移位。在該頁被嚴重地循環使用之情況下，該低電壓脈衝將致使臨限電壓分佈之一較大移位。在一項實施例中，將初始程式化脈衝電壓之一(或多個)特性判定為由記憶體裝置之熔絲界定之一值。
如圖2中進一步詳細展示，在一項實施例中判定該頁之記憶體單元臨限電壓分佈之一上限(方塊104)。在方塊102中施加初始脈衝之後，如圖2中所展示之方塊104進一步包括在方塊202中將一驗證脈衝施加至該頁，且在決策方塊204中，在每一驗證脈衝之後判定是否該頁之實質上所有記憶體單元未經程式化，亦即該記憶體單元數目高於驗證本身。在方塊206中儲存滿足關於該記憶體單元數目之條件之驗證位準以指示在執行該頁之上部頁程式化時將施加之一初始電壓。在高於該頁之記憶體單元之一經判定、可修整數目之一定數目個記憶體單元顯現為已程式化(例如，以容納快速程式化記憶體單元)之情況下，在方塊208中增加驗證電壓，且在方塊202中施加另一驗證脈衝，後續接著在方塊204中之一檢驗，直至顯現為一邏輯0之記憶體單元數目係該頁之實質上所有記憶體單元為止。在一項實施例中，藉由判定將小於該頁上之總記憶體單元數目之差不多約十五個記憶體單元驗證為未經程式化記憶體單元來判定該頁之臨限電壓分佈之上限。
在一項實施例中，以基於在將該頁之實質上所有記憶體單元驗證為未經程式化記憶體單元時所使用之驗證電壓而判定(例如，設定或計算)之一初始電壓開始一記憶體單元頁之上部頁程式化。在一項實施例中，上部頁程式化之初始電壓係基於在下部頁程式化操作之初始程式化脈衝之後該頁之臨限電壓分佈之上限。
在一項實施例中，藉由以下操作來實現方塊206之處理程序：在用於下部頁程式化操作之初始程式化脈衝之後的下部頁程式化操作期間，將緊接在於其後該頁之實質上所有記憶體單元顯現為未經程式化之驗證脈衝之前施加的驗證脈衝之電壓連同用於上部頁程式化之一相關聯初始程式化電壓一起寫入於一儲存位置中(例如，在相同記憶體單元頁中)。在一項實施例中，該初始程式化電壓係基於已知因素(諸如上部頁與下部頁之間的目標臨限電壓之一差，或諸如此類)來判定。在一項實施例中，將此等初始程式化電壓程式化至一暫存器或其他儲存器中作為下部頁之程式化之部分。在一項實例中，藉助自該初始程式化脈衝及驗證脈衝之序列而判定之資料來程式化該記憶體單元頁內之一兩位元組旗標欄位。已在下部頁程式化期間程式化之此資訊可用於在開始上部頁程式化之前讀取，以判定上部頁程式化之一初始程式化電壓。
圖3以圖表方式展示關於圖1-2在本文中所述之一程式化方法之一項實施例。在線302中，展示在下部頁程式化之前的一記憶體記憶體單元頁之一臨限電壓分佈。在線304中，在展示在下部頁程式化期間一初始程式化脈衝之施加之後展示該頁之一臨限電壓分佈303。線306中之驗證脈衝(識別為脈衝305)用於判定臨限電壓分佈303之上限。在線308中，將指示下部頁之臨限電壓分佈之所判定上限之資料儲存為下部頁程式化操作之部分，其導致在線308中繪示之記憶體單元分佈。在線310中，在完成上部頁程式化之後展示該頁之記憶體單元分佈。
使用本文所揭示之方法，可考量該頁上之各種記憶體單元變化，包含字線間變化、區塊間變化以及處理程序變化。替代計數一頁之循環並估計該循環量之一效應，可使用一直接物理量測(其係正程式化之特定頁之物理臨限電壓分佈)來調整上部頁程式化。
可能有以下情形：將在下部頁程式化期間程式化至該頁中之幾乎已抹除資料之一特定型樣在已被循環多次之一頁中可潛在地有問題，亦即因致使用於上部頁程式化之一初始脈衝過高。然而，可隨該頁之程式化使用一隨機數發生器電路以減輕彼潛在問題。
在一項實施例中，可將上部頁程式化之初始程式化電壓之多個資料值儲存於一單獨位置中，且相依於判定下部頁程式化第一脈衝之臨限電壓分佈之上限之驗證電壓來施加上部頁程式化之一選定初始程式化電壓。舉例而言，以複數個不同增量電壓來施加驗證脈衝以判定臨限電壓分佈之上限。在將臨限電壓分佈之上限判定為在第一驗證脈衝處之情況下，使用具有用於上部頁程式化之資料之一第一資料集。在將臨限電壓分佈之上限判定為在第二驗證脈衝處之情況下，使用具有用於上部頁程式化之資料之一第二資料集，且依此類推。於此實施例中，資料集中之電壓可基於已知歷史來判定，或可基於針對驗證脈衝施加之實際電壓來判定。
舉例而言，每一驗證電壓可具有儲存於藉助下部頁程式化來程式化之資料中之一相關聯初始程式化電壓，並用於上部頁程式化。在一項實施例中，此等資料集亦係可修整。
在圖4中展示用於實施本文所述方法之一項實施例400之一詳細流程圖。在方塊402處發出一程式化下部頁命令。在方塊404處，施加一初始程式化脈衝作為其中在一實施例中藉由熔絲來設定所使用電壓之一第一(例如，下部頁)程式化操作之部分。在方塊404處之程式化脈衝之後，在方塊406處運行一第一計數失敗位元組(cfbyteA)操作以判定自第一程式化脈衝所得之資料型樣是否足夠隨機以使得操作可繼續。若否，則可在方塊409中進行補救措施以確保該頁適合用於驗證。該cfbyte操作指示是否已達到欲程式化之大量位元之一可修整準則。在該型樣足夠隨機之情況下，在方塊408處以一第一電壓位準施加一第一驗證脈衝，後續接著在方塊410處之一第二cfbyte操作(cfbyteB)以判定是否實質上所有記憶體單元皆指示為未經程式化。在實質上所有記憶體單元皆指示為未經程式化之情況下，在方塊412處寫入與第一驗證電壓相關聯之資料，且操作在方塊426處繼續。若否，則在方塊414處以一第二電壓位準施加一第二驗證脈衝，後續接著在方塊416處之另一cfbyteB操作以判定是否實質上所有記憶體單元皆指示為未經程式化。在實質上所有記憶體單元皆指示為未經程式化之情況下，在方塊418處寫入與第二驗證電壓相關聯之資料，且在方塊426處操作繼續。若否，則施加後續驗證電壓(在一項實施例中係4個，但亦可使用一不同數目N)，後續接著cfbyteB操作，及與各別驗證電壓位準相關聯之資料之寫入，直至在方塊420處施加一第N個驗證電壓為止，後續接著在方塊422處之一cfbyteB操作，及在方塊424處寫入與第N個驗證電壓位準相關聯之資料。
在方塊426中，將與藉以將實質上所有記憶體單元指示為未經程式化之驗證電壓位準相關聯之資料寫入至下部頁中之一旗標儲存區域，並在方塊428處完成下部頁程式化。在方塊430處開始上部頁程式化。因此將(例如)指示下部頁程式化之快慢程度及/或指示該頁之記憶體單元已被程式化及/或抹除之次數之下部頁程式化用途資料寫入至下部頁中。在開始一上部頁程式化操作時，可在方塊432處讀取下部頁以獲得所儲存資料。該所儲存資料用於調整在方塊434中之上部頁程式化之一初始程式化電壓，及以基於寫入至下部頁中之資料之一電壓開始之用於程式化上部頁之一程式化/驗證脈衝序列(方塊436)。
圖5係根據本發明之一實施例且其上可實行本發明之各種實施例之一記憶體裝置501之一簡化方塊圖。記憶體裝置501包含以列及行佈置之一記憶體單元陣列504。儘管將主要參照NAND記憶體陣列來描述各實施例，但各實施例並不限於記憶體陣列504之一特定架構。適於本實施例之其它陣列架構之某些實例包含NOR陣列、AND陣列及虛擬接地陣列。然而，一般而言，本文所述實施例適於准許產生可指示每一記憶體單元之臨限電壓之一資料信號之任何陣列架構。
提供一列解碼電路508及一行解碼電路510以解碼提供至記憶體裝置501之位址信號。位址信號經接收及解碼以存取記憶體陣列504。記憶體裝置501亦包含輸入/輸出(I/O)控制電路512，以管理命令、位址及資料至記憶體裝置501之輸入以及資料及狀態資訊自記憶體裝置501之輸出。位址暫存器514耦合於I/O控制電路512與列解碼電路508及行解碼電路510之間，以在解碼之前鎖存位址信號。一命令暫存器524耦合於I/O控制電路512與控制邏輯516之間以鎖存傳入命令。控制邏輯516回應於該等命令而控制對記憶體陣列504之存取，並為外部處理器530產生狀態資訊。控制邏輯516耦合至列解碼電路508及行解碼電路510以回應於該等位址而控制列解碼電路508及行解碼電路510。
控制邏輯516亦可耦合至一取樣與保持電路518。取樣與保持電路518以類比資料信號之形式鎖存傳入或傳出資料。舉例而言，該取樣與保持電路可含有用於對表示將寫入至一記憶體單元之資料之一傳入資料信號或指示自一記憶體單元感測之臨限電壓之一傳出資料信號進行取樣之電容器或其它類比儲存裝置。取樣與保持電路518可進一步提供用於所取樣信號之放大及/或緩衝以向一外部裝置提供一更強的資料信號。
對類比電壓信號之處置可採取類似於CMOS成像器技術領域中所習知之一方法之一方法，其中將回應於入射光照而在該成像器之像素處產生之電荷位準儲存於電容器上。然後，使用具有一參考電容器之一差動放大器將此等電荷位準轉換成信號，作為對差動放大器之一第二輸入。然後，將差動放大器之輸出傳送至類比至數位轉換(ADC)裝置以獲得可代表一照明強度之一數位值。在當前實施例中，可回應於使一電荷經受指示一記憶體單元之一實際或目標臨限電壓(分別用於讀取或程式化該記憶體單元)之一電壓信號而將該電荷儲存於一電容器上。然後，可使用具有一接地輸入或其他參考信號作為一第二輸入之一差動放大器將此電荷轉換成一類比資料信號。然後，可在一讀取操作之情形下將該差動放大器之輸出傳送至I/O控制電路512以自記憶體裝置輸出，或用於在程式化該記憶體裝置之一或多個驗證操作期間進行比較。應注意，I/O控制電路512可視情況包含類比至數位轉換功能及數位至類比轉換(DAC)功能以將讀取資料自一類比資料信號轉換為一數位位元型樣且將寫入資料自一數位位元型樣轉換為一類比信號，以便使記憶體裝置501可適用於與一類比資料介面或數位資料介面進行通信。
在一程式化操作期間，程式化記憶體陣列504之目標記憶體單元直至指示其Vt 位準之電壓匹配保持於取樣與保持電路518中之位準為止。作為一項實例，此可使用差動感測裝置來比較所保持之電壓位準與目標記憶體單元之一臨限電壓而完成。與傳統記憶體程式化極為類似，可向一目標記憶體單元施加程式化脈衝以增大其臨限電壓直至達到或超過期望值。在一讀取操作中，將該等目標記憶體單元之Vt位準傳遞至取樣與保持電路518以相依於ADC/DAC功能係在記憶體裝置外部還是內部提供而直接作為類比信號或作為該等類比信號之數位化表示來傳送至一外部處理器(圖5中未展示)。
可以各種方式確定記憶體單元之臨限電壓。舉例而言，可在開始啟動目標記憶體單元時的時刻處取樣一存取線(諸如通常稱為字線之彼等)電壓。另一選擇係，可將一經升壓之電壓施加至一目標記憶體單元之一第一源極/汲極側，且可將臨限電壓視為其控制閘極電壓與其另一源極/汲極側處之電壓之間的一差。藉由將該電壓耦合至一電容器，可與該電容器共用電荷以儲存經取樣電壓。注意，該經取樣電壓無需等於臨限電壓，而僅指示彼電壓。舉例而言，在將一經升壓電壓施加至該記憶體單元之一第一源極/汲極側並將一已知電壓施加至其控制閘極之情況下，由於在該記憶體單元之第二源極/汲極側處形成之電壓指示該記憶體單元之臨限電壓，因此可將該所形成電壓視為資料信號。
取樣與保持電路518可包含快取，亦即每一資料值多個儲存位置，以使得記憶體裝置501可在將一第一資料值傳送至外部處理器之同時讀取下一資料值，或在將一第一資料值寫入至記憶體陣列504之同時接收下一資料值。一狀態暫存器522耦合於I/O控制電路512與控制邏輯516之間以鎖存用於輸出至外部處理器之狀態資訊。
記憶體裝置501經由一控制鏈路532在控制邏輯516處接收控制信號。該等控制信號可包含一晶片啟用CE#、一命令鎖存啟用CLE、一位址鎖存啟用ALE及一寫入啟用WE#。記憶體裝置501可經由一多工輸入/輸出(I/O)匯流排534自一外部處理器接收命令(以命令信號之形式)、位址(以位址信號之形式)及資料(以資料信號之形式)並經由I/O匯流排534將資料輸出至該外部處理器。
在一特定實例中，在I/O控制電路512處經由輸入/輸出(I/O)匯流排534之輸入/輸出(I/O)接針[7:0]接收命令，並將該等命令寫入至命令暫存器524中。在I/O控制電路512處經由匯流排534之輸入/輸出(I/O)接針[7:0]接收位址並將該等位址寫入至位址暫存器514中。在I/O控制電路512處，可針對能夠接收8個並列信號之一裝置經由輸入/輸出(I/O)接針[7:0]、或針對能夠接收16個並列信號之一裝置經由輸入/輸出(I/O)接針[15:0]接收資料並將其傳送至取樣與保持電路518。亦可針對能夠傳輸8個並列信號之一裝置經由輸入/輸出(I/O)接針[7:0]、或針對能夠發射16個並列信號之一裝置經由輸入/輸出(I/O)接針[15:0]輸出資料。熟習此項技術者應瞭解，可提供額外電路及信號，且已簡化圖5之記憶體裝置以幫助重點強調本發明之實施例。
在各種實施例中，可在諸如記憶體500之一記憶體上執行用於調整一記憶體之上部頁程式化之初始程式化電壓之方法。此等方法係參照圖1-4在本文中展示及闡述。
儘管圖5已關於取樣與保持電路518來闡述，但應理解，在不背離本發明之範疇之情況下，控制邏輯516可耦合至資料鎖存器而非取樣與保持電路518。資料鎖存器鎖存傳入或傳出之資料。在一寫入操作期間，(舉例而言)使用如上文所述之兩組程式化脈衝來程式化記憶體陣列504之目標記憶體單元直至指示其Vt位準之電壓匹配資料鎖存器中保持之資料為止。作為一項實例，此可藉由使用差動感測裝置以比較所保持資料與目標記憶體單元之一臨限電壓來達成。
另外，儘管已根據用於接收及輸出各種信號之流行慣例來闡述圖5之記憶體裝置，但應注意，各種實施例並不限於所述之特定信號及I/O組態。舉例來說，命令及位址信號可在與接收資料信號之輸入分離之輸入處接收，或資料信號可經由I/O匯流排534之一單個I/O線串列傳輸。由於該等資料信號表示位元型樣而非個別位元，因此一8位元資料信號之串列通信可與表示個別位元之8個信號之並列通信同樣有效。
結論
本文已闡述至少部分地基於記憶體單元頁之一所判定用途(諸如基於由在下部頁程式化期間之一單個程式化脈衝所致之一臨限電壓分佈)來調整一記憶體中之(舉例而言)上部頁程式化之方法及設備。
儘管本文已圖解說明及闡述特定實施例，但熟習此項技術者將瞭解，經計算以達成相同目的之任何佈置皆可替換所展示之特定實施例。此申請案意欲涵蓋本發明之任何修改或變化。因此顯而易見，本發明意在僅由下列申請專利範圍及其等效內容限制。
501．．．記憶體裝置
504．．．記憶體單元陣列
508．．．列解碼電路
510．．．行解碼電路
512．．．輸入/輸出控制電路
514．．．位址暫存器
516．．．控制邏輯
518．．．取樣與保持電路
522．．．狀態暫存器
524．．．命令暫存器
530．．．外部處理器
532．．．控制鏈路
534．．．多工輸入/輸出匯流排
ALE．．．位址鎖存啟用信號
CE#．．．晶片啟用信號
CLE．．．命令鎖存啟用信號
WE#．．．寫入啟用信號
圖1係展示根據本發明之一項實施例程式化一記憶體之一圖形表示之一圖示；
圖2係根據本發明之一實施例之一方法之一流程圖；
圖3係根據圖2之實施例之一方法之進一步細節之一流程圖；
圖4係根據本發明之另一實施例之一方法之進一步細節之一流程圖；及
圖5係根據本發明之一實施例之一電系統之一方塊圖。
(無元件符號說明)

Claims (15)

  1. 一種程式化一記憶體之方法，其包括：將一程式化脈衝施加至該記憶體之一頁；及判定該頁之一所得臨限電壓分佈之一上限。
  2. 如請求項1之方法，且其進一步包括：將程式化脈衝施加至該記憶體之該頁用於一上部頁程式化操作，其中該等程式化脈衝中之至少一者之一特性係至少部分地基於該臨限電壓分佈之該所判定上限。
  3. 如請求項1之方法，其中判定一臨限電壓分佈之一上限包括：將複數個驗證脈衝施加至該頁；及判定何時該頁之一特定數目之多個記憶體單元顯現為未經程式化記憶體單元。
  4. 如請求項3之方法，且其進一步包括：執行以基於在該頁之該特定數目之該等記憶體單元顯現為未經程式化記憶體單元時使用之驗證電壓而判定之一初始電壓開始的對該頁之一上部頁程式化。
  5. 如請求項4之方法，其中判定何時該頁之該特定數目之該等記憶體單元顯現為未經程式化記憶體單元係在少於該頁之所有該等記憶體單元之可修整數目個記憶體單元針對判定為在該臨限電壓分佈之該上限處之驗證電壓脈衝顯現為未經程式化時完成。
  6. 如請求項1之方法，其中施加一程式化脈衝係用於下部頁程式化，且該方法進一步包括施加一初始程式化脈衝 用於上部頁程式化，其中該初始程式化脈衝係基於在針對該下部頁程式化施加該程式化脈衝之後該頁之該臨限電壓分佈之該上限。
  7. 如請求項3之方法，且其進一步包括：儲存用於判定該頁之上部頁程式化之一初始電壓之資料作為下部頁程式化之部分。
  8. 如請求項7之方法，且其進一步包括執行以基於該所儲存資料而判定之一初始電壓開始的對該頁之該上部頁程式化。
  9. 如請求項1之方法，其中該程式化脈衝係一初始程式化脈衝。
  10. 如請求項1之方法，其中施加一程式化脈衝包括：將一程式化脈衝施加至該記憶體之該頁用於一下部頁程式化操作。
  11. 一種記憶體裝置，其包括：一記憶體單元陣列；及經組態以執行一方法之電路，該方法包括：將一程式化脈衝施加至該記憶體之一頁；及判定該頁之一所得臨限電壓分佈之一上限。
  12. 如請求項11之記憶體裝置，其中該電路進一步經組態以基於該臨限電壓分佈之該所判定上限來調整另一程式化脈衝。
  13. 如請求項11之記憶體裝置，其中該電路進一步經組態以藉由將複數個驗證脈衝施加至該頁來判定該所得臨限電 壓分佈之該上限，並判定何時該頁之一特定數目之多個記憶體單元顯現為未經程式化記憶體單元。
  14. 如請求項13之記憶體裝置，其中該電路進一步經組態以執行以基於在該頁之該特定數目之該等記憶體單元顯現為未經程式化記憶體單元時使用之驗證電壓而判定之一初始電壓開始的對該頁之一上部頁程式化。
  15. 如請求項11之記憶體裝置，其中該電路進一步經組態以施加該程式化脈衝用於下部頁程式化，並施加一初始程式化脈衝用於上部頁程式化，其中該初始程式化脈衝係基於該頁之該臨限電壓分佈之該上限。
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