KR101163162B1 - 비휘발성 저장소자를 위한 가변 프로그램 - Google Patents

비휘발성 저장소자를 위한 가변 프로그램 Download PDF

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KR101163162B1
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Abstract

다수의 비휘발성 저장소자들을 소거한 이후, 비휘발성 저장소자들에 대한 소거 임계전압 분포를 조밀하게 하기 위해서 소프트 프로그래밍이 수행된다. 소프트 프로그래밍 프로세스 동안, 시스템은, 비휘발성 저장소자들의 제 1 세트가 상기 소프트 프로그래밍을 완료하는데 필요한 펄스들의 개수와 비휘발성 저장소자들의 마지막 세트를 제외한 모든 것이 상기 소프트 프로그래밍을 완료하는데 필요한 펄스들의 개수를 식별한다. 비휘발성 저장소자들의 임계전압 분포를 특징화하는데 이들 2 개의 숫자들이 이용된다. 임계전압 분포와 프로그램 펄스 스텝 사이즈의 이러한 특징화는, 후속 프로그래밍 시퀀스 동안 사용되는 검증 펄스들의 개수를 제한하는데 이용된다.

Description

비휘발성 저장소자를 위한 가변 프로그램{VARIABLE PROGRAM FOR NON-VOLAILE STORAGE}
본 발명은 비휘발성 저장소자를 위한 기술에 관한 것이다.
반도체 메모리는 다양한 전자 디바이스들에서 점점 더 많이 이용되고 있다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대정보 단말기(PDA), 휴대용 연산 장치, 비-휴대용 연산 장치 및 기타 장치에서 사용된다. 전기적으로 소거가능하고 프로그램가능한 읽기 전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM) 및 플래시 메모리가 가장 일반적인 비휘발성 반도체 메모리이다.
EEPROM과 플래시 메모리 둘다는 플로팅 게이트를 이용하는바, 상기 플로팅 게이트는 반도체 기판의 채널 영역으로부터 절연되어 있으며 채널 영역 위에 자리잡고 있다. 플로팅 게이트와 채널 영역은 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 제공되며 그리고 상기 플로팅 게이트로부터 절연된다. 트랜지스터의 임계전압은 플로팅 게이트 상에서 유지되고 있는 전하의 양에 의해 제어된다. 즉, 트랜지스터가 턴온되어 소스와 드레인 사이에서 도통을 허용하기 전에, 제어 게이트에 인가되어야만 하는 전압의 최소량은, 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.
낸드 플래시 메모리 디바이스와 같은 EEPROM 또는 플래시 메모리 디바이스를 프로그래밍하는 경우, 프로그램 전압이 제어 게이트에 인가되고 비트라인은 접지되는 것이 전형적이다. 채널로부터의 전자들이 플로팅 게이트로 주입된다. 플로팅 게이트에 전자들이 축적되면, 상기 플로팅 게이트는 음으로(negatively) 충전되며 그리고 메모리 소자의 임계전압은 상승하게 되는바, 따라서 이러한 메모리 소자는 프로그래밍된 상태에 있게 된다. 이러한 프로그래밍에 관한 좀더 상세한 내용은, "Source Side Self Boosting Technique for N0n-Volatile Memory" 라는 명칭의 미국등록특허 US 6,859,397 와 "Detecting Over Programmed Memory" 라는 명칭의 미국등록특허 US 6,917,542 와 "Programming Non-Volatile Memory" 라는 명칭의 미국등록특허 US 6,888,758 에서 찾아볼 수 있으며, 이들 3개의 미국등록특허들은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
많은 경우에 있어서, 상기 프로그램 전압은, 일련의 펄스들로서(프로그래밍 펄스들 이라고 지칭됨) 제어 게이트에 인가되는바, 이러한 일련의 펄스들은 각각의 펄스마다 펄스의 크기가 증가한다. 프로그래밍 펄스들 사이에서, 하나 이상의 검증동작들의 세트가 실행되어, 프로그래밍된 상기 메모리 셀(들)이 원하는 타겟 레벨에 도달하였는지를 판별한다. 만일, 메모리 셀이 원하는 타겟 레벨에 도달하였다면, 그 메모리 셀에 대한 프로그래밍은 중단된다. 만일, 메모리 셀이 원하는 타겟 레벨에 도달하지 못하였다면, 그 메모리 셀에 대한 프로그래밍은 계속될 것이다.
몇몇 EEPROM과 플래시 메모리 디바이스들은 2개 범위의 전하들을 저장할 수 있는 플로팅 게이트를 갖는다. 따라서, 이러한 메모리 셀은 2개의 상태들(소거 상태와 프로그래밍 상태) 사이에서 프로그래밍/소거될 수 있다. 때때로, 이러한 플래시 메모리 디바이스는 이진 메모리 디바이스로 지칭되기도 한다.
다중-상태 메모리 디바이스는, 금지 영역에 의해 분리되는 다수개의 구별되는 유효 임계전압 분포들(또는 데이터 상태들)을 식별함으로써, 메모리 셀 하나당 다수 비트들의 데이터를 저장할 수 있다. 각각의 구별되는 임계전압 분포는, 메모리 디바이스에서 인코딩되는 데이터 비트들의 세트에 대한 소정 값에 대응한다. 예를 들어, 2 비트의 데이터를 저장하는 메모리 셀은 4개의 유효 임계전압 분포들을 이용한다. 3 비트의 데이터를 저장하는 메모리 셀은 8개의 유효 임계전압 분포들을 이용한다.
메모리 셀 하나당 데이터의 비트수(따라서, 유효 임계전압 분포들의 개수)가 증가함에 따라, 메모리 디바이스의 데이터 용량도 증가한다. 하지만, 프로그래밍에 필요한 시간 역시도 증가한다. 예를 들면, 유효 임계전압 분포들의 개수가 증가할 수도록, 프로그램 펄스들 사이에서 더 많은 수의 검증 동작들이 필요하다. 일반적으로 사용자는 그들의 전자 디바이스가 데이터를 저장하는데 오랜 시간이 걸리는 것을 원치 않는다. 예를 들어, 디지털 카메라의 사용자는 촬상과 촬상 사이의 지연을 원하지 않는다.
메모리 디바이스가 메모리 셀 하나당 더 많은 비트의 데이터를 저장함에 따라, 적절한 프로그래밍 속도에 관한 필요성이 증대되고 있다.
프로그래밍 속도를 개선하기 위하여, 프로그램 펄스들 사이에서 검증 동작들의 양(amount)을 제한하는 프로세스가 개시된다.
본 발명의 일실시예는, 다수의 비휘발성 저장소자들에 대해서 제 1 프로그래밍 프로세스를 수행하는 단계와 그리고 상기 제 1 프로그래밍 프로세스에 뒤이어 상기 비휘발성 저장소자들에 대해서 제 2 프로그래밍 프로세스를 수행하는 단계를 포함한다. 상기 제 2 프로그래밍 프로세스는 상기 제 1 프로그래밍 프로세스에 적어도 부분적으로 기초하는 검증 동작들의 세트를 포함한다.
본 발명의 일실시예는, 다수의 비휘발성 저장소자들에 대해서 제 1 프로그래밍 프로세스를 수행하는 것을 포함한다. 제 1 프로그래밍 프로세스는 비휘발성 저장소자들에게 프로그래밍 펄스들을 인가하는 것을 포함한다. 또한, 상기 방법은, 상기 제 1 프로그래밍 프로세스 동안 제 1 결과를 얻는데 필요한 제 1 프로그램 펄스를 식별하는 단계, 상기 제 1 프로그래밍 프로세스 동안 제 2 결과를 얻는데 필요한 제 2 프로그램 펄스를 식별하는 단계, 그리고 제 1 프로그래밍 프로세스에 뒤이어 상기 비휘발성 저장소자들에 대해서 제 2 프로그래밍 프로세스를 수행하는 단계를 더 포함한다. 제 2 프로그래밍 프로세스는 프로그램 펄스들 사이에서 검증 펄스들을 이용한다. 상기 검증 펄스들은 상기 제 1 프로그램 펄스와 제 2 프로그램 펄스에 기초하여 제한된다.
본 발명의 일실시예는 다수의 비휘발성 저장소자들을 소거하는 단계, 상기 소거와 관련하여 다수의 비휘발성 저장소자들을 소프트 프로그래밍하는 단계, 소프트 프로그래밍을 완료하는 하나 이상의 상기 비휘발성 저장소자들의 제 1 세트에 관련된 제 1 프로그램 펄스를 식별하는 단계, 소프트 프로그래밍을 완료하는 하나 이상의 상기 비휘발성 저장소자들의 제 2 세트에 관련된 제 2 프로그램 펄스를 식별하는 단계 그리고 비휘발성 저장소자들을 프로그래밍하는 단계를 포함한다. 상기 프로그래밍 프로세스는 제 1 개수의 프로그래밍 펄스들과 제 2 개수의 프로그래밍 펄스들에 기초하여 검증 동작을 수행하는 단계를 포함한다.
예시적인 일 구현예는 일 세트의 비휘발성 저장소자들과 상기 비휘발성 저장소자들의 세트와 통신하는 하나 이상의 관리회로를 포함한다. 상기 하나 이상의 관리회로는 전술한 바와 같은 프로세스들을 수행한다.
도1은 낸드 스트링의 평면도이다.
도2는 낸드 스트링의 등가 회로도이다.
도3은 비휘발성 메모리 시스템의 블록도이다.
도4는 메모리 어레이에 관한 일례를 도시한 블록도이다.
도5는 감지 블록의 일례를 도시한 블록도이다.
도6은 임계전압 분포들의 예시적인 세트를 도시한 것이다.
도7은 임계전압 분포들의 예시적인 세트를 도시한 것이다.
도8은 임계전압 분포에 관계된 데이터 상태들의 세트로 데이터를 예시적으로 코딩하는 것을 도시한 도면이다.
도9는 임계전압 분포에 관계된 데이터 상태들의 세트로 데이터를 예시적으로 코딩하는 것을 도시한 도면이다.
도10은 비휘발성 저장소자를 동작시키는 프로세스에 관한 일례를 예시한 순서도이다.
도11A-11E는 다중-패스(multi-pass) 프로그래밍 프로세스를 도시한 것이다.
도12는 비휘발성 저장소자를 프로그래밍하는 프로세스에 관한 일례를 예시한 순서도이다.
도12A는 선택된 메모리 셀의 제어 게이트들에 인가된 프로그래밍 펄스들과 검증 펄스들을 도시한 것이다.
도13은 다중 워드라인들 상에서 4 패스(pass) 프로그래밍 프로세스를 수행하기 위한 시퀀스의 일실시예를 나타내는 차트이다.
도14는 비휘발성 저장소자를 동작시키는 프로세스의 일실시예를 나타낸 순서도이다.
도15는 비휘발성 저장소자를 프로그래밍하는 프로세스의 일실시예를 나타낸 순서도이다.
도16은 비휘발성 저장소자를 동작시키는 프로세스의 일실시예를 나타낸 순서도이다.
도17은 비휘발성 저장소자를 동작시키는 프로세스의 일실시예를 나타낸 순서도이다.
도18은 검증 프로세스에 관한 일실시예를 나타낸 순서도이다.
도19는 데이터 판독을 위한 프로세스에 관한 일실시예를 나타낸 순서도이다.
플래시 메모리 시스템의 일례는 낸드 구조를 이용하는바, 이는 2개의 선택 게이트들 사이에서 샌드위치되어 직렬로 정렬된 다수의 트랜지스터들을 포함한다. 직렬로 있는 상기 트랜지스터들과 선택 게이트들은 낸드 스트링이라고 호칭되기도 한다. 도1은 하나의 낸드 스트링에 대한 평면도이다. 도2는 그 등가회로도이다. 도1 및 도2에 도시된 낸드 스트링은 제 1 선택 게이트(또는 드레인측 선택 게이트)(120)와 제 2 선택 게이트(또는 소스측 선택 게이트)(122) 사이에 샌드위치되어 직렬로 배치된 4개의 트랜지스터들(100, 102, 104, 106)을 포함한다. 선택 게이트(120)는 비트라인 콘택(126)을 통하여 낸드 스트링을 비트라인에 연결한다. 선택 게이트(122)는 낸드 스트링을 소스라인(128)에 연결한다. 선택 게이트(120)는 선택 라인 SGD에 적절한 전압을 인가함으로써 제어된다. 선택 게이트(122)는 선택 라인 SGS에 적절한 전압을 인가함으로써 제어된다. 각각의 트랜지스터들(100, 102, 104, 106)은 제어 게이트와 플로팅 게이트를 갖는다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이트(100CG)는 워드라인(WL3)에 연결되며, 제어 게이트(102CG)는 워드라인(WL2)에 연결되며, 제어 게이트(104CG)는 워드라인(WL1)에 연결되며, 제어 게이트(106CG)는 워드라인(WL0)에 연결된다.
비록, 도1 및 도2에는 4개의 메모리 셀들이 하나의 낸드 스트링에 있는 것으로 도시되어 있지만, 4개의 트랜지스터들을 사용하는 것은 단지 일례일 뿐이다. 낸드 스트링은 4개 보다 적은 메모리 셀들을 가질 수도 있으며 또는 4개 보다 더 많은 메모리 셀들을 가질 수도 있다. 예를 들어, 몇몇 낸드 스트링은 8개의 메모리 셀, 16개의 메모리 셀, 32개의 메모리 셀, 64개의 메모리 셀, 128 메모리 셀 등등을 포함할 것이다. 본 명세서에서 논의되는 바는, 낸드 스트링 내의 임의 갯수의 메모리 셀들에 제한되지 않는다.
낸드 구조를 이용하는 플래시 메모리 시스템의 전형적인 아키텍처는 다수개의 낸드 스트링들을 포함할 것이다. 각각의 낸드 스트링은, 선택 라인 SGS에 의해 제어되는 소스 선택 게이트에 의해서 소스 라인에 연결되며 그리고 선택 라인 SGD에 의해 제어되는 드레인 선택 게이트에 의해서 비트 라인에 연결된다. 각각의 비트라인 및 비트라인 콘택을 통해 그 비트라인에 연결된 각각의 낸드 스트링(들)은, 메모리 셀 어레이의 컬럼(column)을 구성한다. 비트라인들은 다수의 낸드 스트링들과 공유된다. 일반적으로, 비트라인은 낸드 스트링의 꼭대기에서 워드라인들과 직교하는 방향으로 진행하며, 하나 이상의 감지 증폭기들에 연결된다.
각각의 메모리 셀은 데이터(아날로그 또는 디지털)를 저장할 수 있다. 1 비트의 디지털 데이터를 저장하는 경우(이진 메모리 셀로 지칭됨), 메모리 셀의 가능한 임계전압 범위들은, 논리 데이터 "1" 과 "0" 에 할당되는 2개의 범위로 나뉘어진다. 낸드형 플래시 메모리의 일례에서, 메모리 셀이 소거된 후의 임계전압은 음(negative)이며, 이는 논리 "1" 로 정의된다. 프로그래밍 이후의 임계전압은 양(positive)이며, 이는 논리 "0" 으로 정의된다. 임계전압이 음이고 그리고 0 볼트를 제어 게이트에 인가함으로써 판독 동작이 시도되는 경우, 상기 메모리 셀은 턴온되어 논리 "1"이 저장되어 있음을 나타낼 것이다. 임계전압이 양이고 그리고 0 볼트를 제어 게이트에 인가함으로써 판독 동작이 시도되는 경우, 상기 메모리 셀은 턴온되지 않을 것이며, 이는 논리 "0"이 저장되어 있음을 나타낸다.
다중 레벨의 데이터를 저장하는 경우, 가능한 임계전압들의 범위는 데이터 레벨의 갯수만큼 나뉘어진다. 예를 들어, 4개 레벨의 정보가 저장된다면(2 비트의 데이터), 데이터 값 "11", "10", "01", "00" 에 할당되는 네 개의 임계전압 범위들이 존재할 것이다. 낸드 타입 메모리에 관한 일 실시예에서, 소거 동작 이후의 임계전압은 음이며 "11"로 정의된다. 양의 임계전압들은 "10", "01", "00" 의 데이터 상태들을 위해 사용된다. 만일, 8개 레벨의 정보(또는 상태)가 저장된다면(예컨대, 3 비트의 데이터), 데이터 값 "000", "001", "010", "011" , "100", "101" , "110" 및 "111" 에 할당되는 8개의 임계전압 범위들이 존재할 것이다.
메모리 셀 안으로 프로그래밍되는 데이터와 그 셀의 임계전압 레벨들 사이의 특별한 관계는, 상기 셀들에 적용된 데이터 인코딩 체계에 의존한다. 예를 들어, 미국등록특허 US 6,222,762 및 미국공개특허(공개번호 2004/0255090)에는 다중-상태 플래시 메모리 셀을 위한 다양한 데이터 인코딩 체계가 개시되어 있는데, 이들 2개의 미국등록특허 및 미국공개특허는 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다. 본 발명의 일실시예에서는, 그레이 코드 할당(Gray code assignment)을 이용하여 데이터 값들이 임계전압 범위들에 할당되는바, 따라서 플로팅 게이트의 임계전압이 오류로 인해 그 인접한 물리적 상태로 쉬프트되더라도, 오직 단 하나의 비트만이 영향을 받을 것이다. 몇몇 실시예에서, 데이터 인코딩 체계는 상이한 워드라인들에 대해서 변경될 수 있으며, 시간이 지남에 따라 데이터 인코딩 체계가 변경될 수도 있다. 또는, 랜덤 워드라인들에 관한 데이터 비트들이 반전되거나 또는 랜덤화되어 데이터 패턴 민감도(sensitivity)를 감소시키거나 또는 메모리 셀들 상에서 약하게 할 수도 있다.
낸드형 플래시 메모리들과 이들의 동작에 대한 관련 일례들은 다음의 미국등록특허들/공개특허들에 설명되어 있으며, 이들 모두는 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다. 미국등록특허 US 5,570,315, US 5,774,397, US 6,046,935, US 6,456,528, US 6,522,580, 그리고 미국공개특허 US2003/0002348. 또한, 본 명세서에서 논의된 바는 다른 유형의 비휘발성 메모리 뿐만 아니라 낸드 이외의 다른 유형의 플래시 메모리에도 적용될 수 있다.
낸드 플래시 메모리 이외에도 다른 유형의 비휘발성 저장 디바이스들도 이용될 수 있다. 예를 들어, 기본적으로는 질화층(플로팅 게이트 대신에) 내에 트랩핑된 전하를 이용하는 메모리 셀인, 소위 TANOS 구조(실리콘 기판 상의 TaN-Al2O3-SiN-SiO2 적층 레이어로 구성되는) 역시도 본 발명에서 이용될 수 있다. 플래시 EEPROM 시스템에 유용한 다른 유형의 메모리 셀은, 비휘발성 방식으로 전하를 저장하기 위해, 전도성 플로팅 게이트 대신에 비전도성 유전물질을 이용한다. 이러한 메모리 셀은 Chan 등의 논문인 "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device," IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95 에 개시되어 있다. 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물로 구성된 3중 유전층(ONO)이, 메모리 셀 채널 위의 반-전도성 기판의 표면과 전도성 제어 게이트 사이에 샌드위치된다. 상기 셀은 셀 채널로부터 질화물 안으로 전자들을 주입함으로써 프로그래밍되며, 질화물에서는 전자들이 트래핑되고 그리고 제한된 영역에 저장된다. 이와같이 저장된 전하는 셀 채널의 일부분의 임계전압을 검출가능한 방식으로 변경시킨다. 상기 셀은 질화물 내에 핫 홀(hot hole)을 주입함으로써 소거된다. 이와 관련해서는 또한 노자키 등의 논문인 "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application," IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501 을 참조하라. 상기 논문에는 스플릿(split) 게이트 구조를 갖는 유사한 셀이 서술되어 있는바, 여기에서는 도핑된 폴리실리콘 게이트가 메모리 셀 채널의 일부 위로 연장되어 별도의 선택 트랜지스터를 형성한다. 전술한 2개의 논문들은 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다. 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합되는 "Nonvolatile Semiconductor Memory Technology," edited by William D. Brown and Joe E. Brewer, IEEE Press, 1998 의 섹션 1.2에 언급된 프로그래밍 기법의 경우, 상기 섹션에서 언급된 바와같이 유전체 전하-트랩핑 디바이스에도 적용가능하다. 다른 유형의 메모리 디바이스들 역시도 이용가능하다.
도3은, 하나 이상의 메모리 다이 또는 칩들(212)을 포함할 수도 있는 비휘발성 저장 디바이스(210)를 예시한 것이다. 메모리 다이(212)는 메모리 셀들의 어레이(200)(2차원 또는 3차원 어레이), 제어 회로(220), 및 판독/기입 회로(230A, 230B)를 포함한다. 본 발명의 일실시예에서, 다양한 주변회로들에 의한 메모리 어레이(200)로의 액세스는, 어레이의 대향 측면들 상에서 대칭적인 방식으로 구현되며, 따라서 액세스 라인들의 밀도와 각각의 사이드에서의 회로의 밀도가 절반으로 감소될 수 있다. 상기 판독/기입 회로(230A, 230B)는 다수의 감지 블록들(300)을 포함하는바, 이는 메모리 셀들의 페이지가 병렬로 판독 또는 프로그래밍될 수 있게 한다. 메모리 어레이(200)는, 로우 디코더(240A, 240B)를 통한 워드라인들과 컬럼 디코더(242A, 242B)를 통한 비트라인들에 의해서 어드레스될 수 있다. 전형적인 실시예에서는, 하나 이상의 메모리 다이(212)처럼, 동일한 메모리 디바이스(210) 내에 제어기(244)가 포함된다(예컨대, 착탈가능한 저장 카드 또는 패키지). 커맨드 및 데이터가 라인들(232)을 통해서 호스트와 제어기(244) 사이에서 전달되며, 그리고 라인들(234)을 통해서 제어기와 하나 이상의 메모리 다이(212) 사이에서 전달된다. 일 구현예는 다수의 칩들(212)을 포함할 수 있다.
제어 회로(220)는 판독/기입 회로(230A, 230B)와 협동하여 메모리 어레이(200) 상에 메모리 동작을 수행한다. 상기 제어 회로(220)는 상태머신(222), 온-칩 어드레스 디코더(224) 및 전력 제어 모듈(226)을 포함한다. 상태머신(22)은 메모리 동작에 대한 칩 레벨 제어를 제공한다. 온-칩 어드레스 디코더(224)는, 호스트 혹은 메모리 제어기에 의해 이용되는 어드레스와 디코더들(240A, 240B, 242A, 242B)에 의해 이용되는 하드웨어 어드레스 사이에서 어드레스 인터페이스를 제공한다. 전력 제어 모듈(226)은, 메모리 동작 동안에 워드라인들 및 비트라인들에 공급되는 전력 및 전압들을 제어한다. 일실시예에서, 전력 제어 모듈(226)은 하나 이상의 전하 펌프를 포함하며, 상기 전하 펌프는 공급 전압보다 큰 전압을 생성할 수 있다.
본 발명의 일실시예에서, 제어 회로(221), 전력 제어 회로(226), 디코더 회로(224), 상태머신 회로(222), 디코더 회로(242A), 디코더 회로(242B), 디코더 회로(240A), 디코더 회로(240B), 판독/기입 회로(230A), 판독/기입 회로(230B), 및/또는 제어기(244) 중 어느 하나 또는 이들의 임의의 조합은, 하나 이상의 관리회로로 지칭될 수도 있다.
도4는 메모리 셀 어레이(200)의 예시적인 구조를 도시한 것이다. 일실시예에서, 메모리 셀들의 어레이는 메모리 셀들의 M 개의 블록으로 나뉘어진다. 플래시 EEPROM 시스템에서 통상적인 바와 같이, 상기 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 최소 갯수의 메모리 셀들을 포함한다. 일반적으로 각각의 블록은 다수의 페이지들로 나뉘어진다. 하나의 페이지는 프로그래밍의 단위이다. 일반적으로, 하나 이상의 데이터 페이지들이 메모리 셀들의 한 로우(row)에 저장된다. 하나의 페이지는 하나 이상의 섹터들을 저장할 수 있다. 하나의 섹터는 사용자 데이터 및 오버헤드 데이터를 포함한다. 일반적으로, 오버헤드 데이터는 그 섹터의 사용자 데이터로부터 계산된 에러 보정 코드(Error Correction Code)를 포함한다. 제어기(후술될 것임)의 일부는, 데이터가 상기 어레이 내로 프로그래밍되는 때에 상기 ECC를 계산하며, 또한 데이터가 상기 어레이로부터 판독되는 때에 상기 ECC를 체크한다. 대안적으로는, ECC 및/또는 다른 오버헤드 데이터는, 이들에 관한 사용자 데이터와는 다른 페이지들에 저장될 수도 있으며, 심지어는 상이한 블록들에 저장될 수도 있다. 일반적으로, 사용자 데이터의 섹터는 512 바이트(byte)이며, 이는 자기 디스크 드라이브의 한 섹터의 사이즈에 대응한다. 많은 수의 페이지들이 하나의 블록을 형성하는바, 예를 들면 8 페이지가 하나의 블록을 형성하거나 또는 32, 65, 128 또는 그 이상의 페이지들이 블록을 형성할 수도 있다. 상이한 사이즈의 블록들 및 배치들도 또한 이용될 수 있다.
본 발명의 다른 실시예에서, 비트라인들은 짝수 비트라인들과 홀수 비트라인들로 나뉘어진다. 홀수/짝수 비트라인 구조에서, 공통 워드라인을 따라 있으며 홀수 비트라인들에 연결된 메모리 셀들은 한번에 프로그래밍되며, 공통 워드라인을 따라 있으며 짝수 비트라인들에 연결된 메모리 셀들은 다른 한번으로 프로그래밍된다.
도4는 메모리 어레이(200)의 블록 i에 대한 좀더 상세한 내용을 도시한다. 블록 i는 X+1 개의 비트라인들과 X+1 개의 낸드 스트링들을 포함한다. 또한, 블록 i는 64개의 데이터 워드라인들(WL0 - WL63), 2개의 더미 워드라인들(WL_d0 과 WL_d1), 드레인측 선택라인(SGD) 및 소스측 선택라인(SGS)을 포함한다. 각 낸드 스트링의 한쪽 터미널은 드레인 선택 게이트(선택 라인 SGD에 연결되어 있는)를 통하여 해당 비트라인에 연결되어 있으며, 다른 한쪽 터미널은 소스 선택 게이트(선택 라인 SGS에 연결되어 있는)를 통하여 소스 라인에 연결된다. 64개의 데이터 워드라인들과 2개의 더미 워드라인들이 있기 때문에, 각각의 낸드 스트링은 64개의 데이터 메모리 셀과 2개의 더미 메모리 셀을 포함한다. 다른 실시예에서, 상기 낸드 스트링은, 64개 보다 다소 많거나 적은 데이터 메모리 셀들과 2개의 더미 메모리 셀들을 포함한다. 데이터 메모리 셀은 사용자 데이터 또는 시스템 데이터를 저장할 수 있다. 통상적으로, 더미 메모리 셀은 사용자 데이터 또는 시스템 데이터를 저장하는데 이용되지 않는다. 몇몇 실시예에서는, 더미 메모리 셀을 포함하지 않을 수도 있다.
도5는 감지 모듈(480)로 지칭되는 코어부와 그리고 공통부(490)로 나뉘어지는 개별 감지 블록(300)에 대한 블록도이다. 본 발명의 일실시예에서는, 각각의 비트라인에 대해서 별도의 감지 모듈(480)이 존재할 것이며 그리고 다수의 감지 모듈들(480)의 세트에 대해서 하나의 공통부(490)가 존재할 것이다. 일례로서, 하나의 감지 블록은 하나의 공통부(490)와 8개의 감지 모듈(480)을 포함한다. 그룹내의 각각의 감지 모듈들은 데이터 버스(472)를 통해 해당 공통부와 통신할 것이다. 이에 관한 좀더 상세한 내용은 미국공개특허 US2006/0140007을 참조하라. 상기 미국공개특허는 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다.
감지 모듈(480)은 감지회로(470)를 포함하는바, 이는 연결된 비트라인에서의 도통 전류가 소정의 임계레벨보다 위인지 아래인지를 판별한다. 몇몇 실시예에서, 감지 모듈(480)은 통상적으로 감지 증폭기라고 호칭되는 회로를 포함한다. 또한, 감지 모듈(480)은, 연결된 비트라인의 전압 조건을 설정하는데 이용되는 비트라인 래치(482)를 포함한다. 예를 들어, 비트라인 래치(482)에 래치된 소정 상태는, 연결된 비트라인을 프로그램 금지를 나타내는 소정 상태(예컨대, Vdd)로 끌어올리게 할 수 있다.
공통부(490)는 프로세서(492), 데이터 래치(494)의 세트, 그리고 데이터 래치(494)들의 세트와 데이터 버스(420) 사이에 커플된 I/O 인터페이스(496)를 포함한다. 프로세서(492)는 계산(computation)을 수행한다. 예를 들어, 그 기능들 중 하나는, 감지된 메모리 셀에 저장된 데이터를 판별하는 것이며 그리고 판별된 데이터를 데이터 래치의 세트에 저장하는 것이다. 데이터 래치들(494)의 세트는 판독 동작 동안에 프로세서(492)에 의해 판별된 데이터 비트를 저장하는데 이용된다. 또한, 이것은 프로그램 동작 동안에 데이터 버스(420)로부터 입수된 데이터 비트를 저장하는데 이용될 수도 있다. 입수된 상기 데이터 비트는 메모리 내로 프로그래밍될 예정인 기입 데이터(write data)를 나타낸다. I/O 인터페이스(496)는 데이터 래치(494)와 데이터 버스(420) 사이의 인터페이스를 제공한다.
판독 또는 감지하는 동안에, 시스템의 동작은 상태머신(222)의 제어하에 있는바, 상태머신은 어드레스된 셀에 상이한 제어 게이트 전압들을 공급하는 것을 콘트롤한다. 기정의된 다양한 제어 게이트 전압들이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응됨에 따라, 상기 감지 모듈(480)은 이들 전압들 중 하나를 트립(trip)할 수 있으며 그리고 감지 모듈(480)로부터 프로세서(492)에게로 버스(472)를 통해 출력이 제공될 것이다. 이 시점에서 프로세서(492)는, 감지 모듈의 트립핑 이벤트(들)과 입력라인(493)을 통해 상태머신으로부터 수신한, 인가된 제어 게이트 전압에 관한 정보를 고려함으로써, 결과적인 메모리 상태를 결정한다. 이후, 프로세서는 메모리 상태에 대한 이진 인코딩을 계산하며 그리고 결과 데이터 비트를 데이터 래치(494)에 저장한다. 코어부에 관한 다른 실시예에서는, 비트라인 래치(482)가 이중 임무를 수행하는바, 감지 모듈(480)의 출력을 래치하는 래치로서의 임무와 전술한 바와같은 비트라인 래치로서의 임무를 또한 수행한다.
몇몇 실시예들에서는 다수의 프로세서(492)들을 포함할 것으로 예상된다. 일실시예에서, 각각의 프로세서(492)는 출력 라인(도5에는 미도시)을 포함할 것인바, 이들 출력 라인들 각각은 함께 와이어-논리합(wired-OR'd)된다. 몇몇 실시예들에서, 상기 출력 라인들은 상기 와이어-논리합 라인에 연결되기 전에 반전(inverting) 된다. 이러한 구성은, 프로그래밍 프로세스가 언제 완료되었는지에 대한 프로그래밍 검증 프로세스(verify process) 동안에 빠른 판별을 가능케 하는바, 이는 상기 와이어-논리합(wired-OR)을 수신하는 상태 머신이, 프로그래밍되는 모든 비트들이 원하는 레벨에 언제 도달했는지를 판별할 수 있기 때문이다. 예를 들어, 각각의 비트가 원하는 레벨에 도달하면, 그 비트에 대해서 논리 0이 와이어-논리합 라인으로 보내질 것이다(또는, 데이터 1 이 반전된다). 모든 비트들이 데이터 0을 출력하면(또는, 반전된 데이터 1), 상태머신은 프로그래밍 프로세스를 종료해야함을 알게된다. 각각의 프로세서가 8개의 감지 모듈과 통신하는 일실시예에서, 상기 상태 머신은 와이어-논리합 라인을 8번 판독해야만 할 수도 있으며, 또는 상기 상태머신이 와이어-논리합 라인을 한번만 판독하면 되도록 관련 비트라인들의 결과들을 축적하는 논리회로(logic)가 프로세서에 부가될 수도 있다.
프로그램 또는 검증 동안에, 프로그래밍될 데이터는 데이터 버스(420)로부터 데이터 래치들(494)의 세트 내에 저장된다. 상태 머신의 제어하에 있는 프로그래밍 동작은, 어드레스된 메모리 셀들의 제어 게이트들에게 일련의 프로그래밍 전압 펄스들을 인가하는 것을 포함한다. 각각의 프로그래밍 펄스에 뒤이어서, 메모리 셀이 원하는 상태로 프로그래밍되었는지를 판별하는 검증 동작이 후속된다. 프로세서(492)는, 원하는 메모리 상태와 관련하여, 검증된 메모리 상태를 모니터링한다. 두개의 상태(원하는 메모리 상태와 검증된 메모리 상태)가 서로 일치하면, 상기 프로세서(492)는 비트라인 래치(482)을 세팅하는바, 이는 프로그램 금지를 나타내는 소정 상태로 그 비트라인을 끌어올리기(pull) 위함이다. 이러한 것은, 상기 비트라인에 접속된 셀에 대한 후속 프로그래밍을 금지하는데, 심지어 프로그래밍 펄스들이 그 제어 게이트에 인가되더라도, 프로그래밍이 금지된다. 다른 실시예에서, 상기 프로세서는 초기에 비트라인 래치(482)를 로드(load)하며 그리고 감지 회로는 검증 프로세스 동안에 그것을 초기값으로 세팅한다.
데이터 래치 스택(494)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일실시예에서는, 감지 모듈(480) 하나당 3-5개(또는 다른 개수)의 데이터 래치들이 존재한다. 일실시예에서 상기 래치들은 각각 1 비트이다. 몇몇 실시예들에서(하지만, 필수적인 것은 아님), 상기 데이터 래치들은 쉬프트 레지스터로 구현되며 따라서 여기에 저장된 병렬 데이터는 데이터 버스(320)에 대해서 직렬 데이터로 변환되며, 그 반대의 경우도 가능하다. 바람직한 실시예에서, m 개의 메모리 셀들의 판독/기입 블록에 대응하는 모든 데이터 래치들은 함께 링크되어 블록 쉬프트 레지스터를 형성할 수 있으며, 따라서 데이터의 블록이 직렬 전송에 의하여 입력 또는 출력될 수 있다. 특히, 판독/기입 모듈들의 뱅크(bank)가 개조될 수 있는바, 그것의 데이터 래치들의 세트 각각은, 마치 이들이 전체 판독/기입 블록에 대한 쉬프트 레지스터의 일부인 것처럼, 데이터 버스로 또는 데이터 버스로부터 데이터를 차례차례로(in sequence) 쉬프트할 것이다.
판독 동작 및 감지 증폭기에 관한 좀더 상세한 내용은 다음의 특허문헌들에서 찾아볼 수 있다. (1) 2004년 3월 25일자로 공개된 "Non-Volatile Memory And Method With Reduced Source Line Bias Errors" 라는 명칭의 미국출원공개(공개번호 2004/0057287). (2) 2004년 6월 10일자로 공개된 "Non-Volatile Memory And Method with Improved Sensing" 라는 명칭의 미국출원공개(공개번호 2004/0109357). (3) 미국출원공개 US 2005/0169082. (4) 발명자는 Jian Chen 이며 2005년 4월 5일자로 미국에 출원된 "Compensating for Coupling During Read Operations of Non- Volatile Memory" 라는 명칭의 미국특허출원(공개번호 2006/0221692). (5) 발명자는 Siu Lung Chan과 Raul-Adrian Cernea 이며 2005년 12월 28일자로 미국에 출원된 "Reference Sense Amplifier For Non-Volatile Memory" 라는 명칭의 미국특허출원(출원번호 11/321,953). 이들 5개의 특허문헌들은 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다.
성공적인 프로그래밍 프로세스의 말미에서(검증도 함께), 메모리 셀들의 임계전압들은 프로그래밍된 메모리 셀들에 대한 하나 이상의 임계전압 분포 내에 있어야만 하거나 또는 소거된 메모리 셀들에 대한 임계전압 분포 내에 있어야만 한다. 도6은 각각의 메모리 셀이 4 비트의 데이터를 저장하는 경우에, 메모리 셀 어레이에 대한 데이터 상태들에 대응하는 예시적인 임계전압 분포들을 도시한 것이다. 하지만, 다른 실시예에서는, 메모리 셀 하나당 4 비트 보다 더 많거나 적은 데이터가 이용될 수도 있다. 도6은 데이터 상태 0-15에 대응하는 16개의 임계전압 분포들을 도시한다. 일실시예에서, 상태 0에 있는 임계전압들은 네가티브이며 상태 1-15에 있는 임계전압들은 포지티브이다.
각각의 데이터 상태 0-15 의 사이사이에는, 메모리 셀로부터 데이터를 판독하는데 이용되는 판독 기준 전압들이 존재한다. 예를 들면, 데이터 상태 0과 1 사이에 존재하는 판독 기준 전압 Vr1, 그리고 데이터 상태 1과 2 사이에 존재하는 판독 기준 전압 Vr2 이 도6에 도시되어 있다. 주어진 메모리 셀의 임계전압이 각각의 판독 기준 전압보다 높은지 또는 낮은지를 테스트함으로써, 상기 시스템은 그 메모리 셀이 어떤 상태에 있는지를 판별할 수 있다.
각각의 데이터 상태들 0-15의 하위 에지 또는 그 인근에는, 검증 기준 전압이 존재한다. 예를 들어 도6에는, 상태 1에 대한 Vv1, 상태 2에 대한 Vv2가 도시되어 있다. 메모리 셀들을 소정 상태로 프로그래밍하는 경우, 상기 시스템은, 이들 메모리 셀들이 상기 검증 기준 전압보다 더 크거나 또는 동일한 임계전압을 갖고 있는지를 테스트할 것이다.
다른 실시예에서 데이터 상태 0-15에 대응하는 임계전압 분포들이 부분적으로 중첩될 수도 있음이 도7에 도시되어 있는데, 이는 에러 상태에 있는 셀들의 소정 퍼센티지를 ECC가 처리할 수 있기 때문이다.
또한, Vt 축은 제어 게이트에 인가되는 실제 전압으로부터 옵셋될 수도 있음을 유의해야 하는바, 이는 네가티브 임계전압을 측정가능한 포지티브 범위로 이동시키기 위해서, 소스를 통한 보디 효과(body effect) 또는 보디 바이어싱(body biasing)이 이용되기 때문이다.
또한, 다음과 같은 점을 유의해야 한다. 상기 16개의 상태들은 동일한 간격/폭을 갖는 것으로 도시되어 있지만, 이와 달리, 다양한 상태들은 상이한 간격/폭을 가질 수도 있다. 이는 보유 손실에 취약한 변동량(varying amount of susceptibility to retention loss)을 수용하기 위함이다. 몇몇 실시예에서, 상태 0 및/또는 상태 15는 다른 상태들보다 더 넓을 수도 있다.
도6(또는 도7)의 각각의 데이터 상태는, 각각의 상태들로 프로그래밍된 메모리 셀들에 저장된 데이터 비트들에 대한 기결정된 값들에 해당한다. 도8은 각각의 데이터 상태 0-15에 할당된 데이터 값들의 일례를 제공하는 테이블이다. 일실시예에서, 메모리 셀은 4개의 상이한 페이지에 데이터를 저장한다. 상기 4개의 페이지들은 제 1 하위 페이지(1st lower page), 제 2 상위 페이지(2nd upper page), 제 3 차상위 페이지(3rd higher page), 제 4 최상위 페이지(4th top page)라고 지칭된다. 도8은 각각의 데이터 상태 0-15에 대한 각 페이지의 데이터를 나타낸다. 일실시예에서 각각의 페이지는 별도로 프로그래밍된다. 다른 실시예에서는, 하나의 메모리 셀의 4개 데이터 비트들 모두가 동시에 프로그래밍된다.
도9는 각각의 데이터 상태 0-15에 할당된 데이터 값들에 대한 또 다른 일례를 제공하는 테이블이다. 도8의 데이터 값들은 그레이 코드 할당을 이용하는바, 따라서, 인접한 데이터 상태들 사이에서 오직 한 비트만이 변화된다. 메모리 셀들의 임계전압의 너무 높거나 또는 너무 낮다면, 이러한 구성은 에러 비트들의 개수를 감소시킨다.
도10은 비휘발성 메모리 셀을 동작시키는 일실시예에 대한 순서도이다. 많은 구현예들에서, 메모리 셀들은 프로그래밍되기 전에 소거된다(블록 단위로 또는 다른 단위로). 일실시예에서, 충분한 시간동안 p-웰을 소거 전압(예컨대, 20V)으로 상승시키고 그리고 선택된 블록의 워드라인들을 접지시키며, 반면에 소스 및 비트라인들은 플로팅시킴으로써, 메모리 셀들이 소거된다(단계 500). 용량성 커플링(capacitive coupling) 때문에, 비선택 워드라인들, 비트라인들, 선택 라인들, 및 소스도 또한, 소거 전압의 상당한 부분까지 상승한다. 따라서, 선택된 메모리 셀들의 터널 산화막들에는 강한 전기장이 인가되며, 그리고 전형적으로는 파울러-노드하임 터널링 매커니즘에 의해 플로팅 게이트의 전자들이 기판 측으로 방출됨에 따라, 선택된 메모리 셀들의 데이터가 소거된다. 플로팅 게이트로부터 p-웰 영역으로 전자들이 이송됨에 따라, 선택된 셀의 임계전압이 낮아진다. 소거 동작은, 전체 메모리 어레이, 개별 블록들, 또는 셀들의 다른 단위에 대해서 수행될 수 있다. 메모리 셀들의 블록이 소거된 다음, 많은 메모리 셀들이 전술한 것처럼 프로그래밍될 수 있다.
단계 502에서는, 소거된 메모리 셀들의 소거 임계전압 분포를 좁히기 위해서 소프트 프로그래밍이 선택적으로 수행된다. 몇몇 메모리 셀들은, 소거 프로세스의 결과로서, 필요한 것보다 더 깊은 소거 상태에 있을 수도 있다. 소프트 프로그래밍은 프로그래밍 펄스들을 인가하는 것을 포함하는바, 이는 소거된 메모리 셀들의 임계전압 분포를 좀더 조밀한 임계전압 분포로 이동시키기 위한 것이다. 메모리 셀들이 적절한 소거 임계전압 분포 내에 있는지를 판별하기 위해서, 각각의 프로그래밍 펄스들 사이에서 검증 동작이 수행될 수 있다. 소프트 프로그래밍 프로세스가 종료되기 전에 더이상 소프트 프로그래밍될 필요가 없는 메모리 셀들에 대해서는, 대응 비트라인을 상승시킴으로써, 후속 소프트 프로그래밍이 금지될 수 있다. 특정한 구현예에 기초하여, 상기 검증 전압이 변경될 수도 있다. 소프트 프로그래밍은 해당 기술분야에서 잘 알려진 것이다. 소프트 프로그래밍에 관한 좀더 상세한 내용은 미국등록특허 U.S. 6,661,711에서 찾아볼 수 있으며, 상기 미국등록특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다. 소프트 프로그래밍을 수행하기 위한 그 어떤 특별한 방식도 필요하지 않다는 점을 유의해야 한다. 이러한 소프트 프로그래밍은 소거 프로세스와 관련하여 종종 수행되고 있지만, 프로그래밍시에도 소프트 프로그래밍이 또한 이용될 수도 있다.
단계 504에서, 데이터를 프로그램하라는 요청이 수신된다. 상기 요청은 호스트 또는 다른 디바이스로부터 수신될 수 있다. 단계 502와 단계 504 사이에는 점선이 도시되어 있는데, 이는 단계 502와 단계 504 사이에서 예측불가능한 시간이 걸리거나 그리고, 가능하다면 몇몇 중재 태스크(intervening task)(또 다른 프로그래밍 동작을 포함하는)가 수행될 수도 있음을 나타낸다.
단계 506에서, 소거 임계전압 분포에서부터 유효한 데이터 상태들과 관계있는 임의의 임계전압 분포로 메모리 셀을 프로그래밍하는 다중-패스(multi-pass) 프로그래밍 프로세스를 이용하여 데이터가 메모리 셀 안으로 프로그래밍된다. 단계 506에 대한 좀더 상세한 내용은 후술된다.
단계 508에서, 데이터 메모리 셀들이 판독되며 그리고 판독된 데이터는 사용자에게 제공된다. 예를 들어, 메모리 셀로부터 온 데이터는 제어기에 의해서 호스트에게 제공된다. 단계 506와 단계 508 사이에는 점선이 도시되어 있는데, 이는 단계 506와 단계 508 사이에서 예측불가능한 시간이 걸리거나 그리고, 가능하다면 몇몇 중재 태스크(intervening task)(또 다른 프로그래밍 동작을 포함하는)가 수행될 수도 있음을 나타낸다. 몇몇 케이스에서는, 데이터가 절대로 판독되지 않을 수도 있다. 도10의 프로세스는 제어기(244) 및/또는 제어 회로(220)의 지휘에 의해 수행된다.
일반적으로, 판독 및 검증 동작 동안, 선택된 워드라인에는 소정 전압이 인가되는바, 상기 전압의 레벨(예컨대, Vr1 또는 Vv1)은 판독 동작과 검증 동작에 특화된 것으로서, 이는 관심있는 메모리 셀의 임계전압이 이러한 레벨에 도달했는지를 판별하기 위한 것이다. 비선택 워드라인들은, 선택 워드라인의 전압과는 상이한 전압인, 오버드라이브 전압(overdrive voltage : Vread로 지칭됨)에 연결된다. 오버드라이브 전압은, 데이터 메모리 셀로 프로그래밍될 수 있는 최대 임계전압보다 더 높은 것이 일반적이다. 오버드라이브 전압과 임계전압 간의 차이는 또한, 오버드라이브(overdrive)라고 지칭될 수도 있다. 선택된 워드라인에게 워드라인 전압을 인가한 이후, 메모리 셀의 도통 전류가 측정되어, 워드라인에 인가되는 상기 전압에 응답하여 상기 메모리 셀이 턴온되는지가 판별된다. 만일, 상기 도통 전류가 소정 값보다 큰 것으로 측정된다면, 메모리 셀은 턴온되었으며 그리고 워드라인에 인가된 상기 전압은 메모리 셀의 임계전압보다 큰 것으로 추정된다. 만일, 상기 도통 전류가 소정 값보다 작은 것으로 측정된다면, 메모리 셀은 턴온되지 않았으며 그리고 워드라인에 인가된 상기 전압은 메모리 셀의 임계전압보다 작은 것으로 추정된다.
판독 또는 검증 동작 동안에 메모리 셀의 도통 전류를 측정하는 방법은 매우 많다. 하나의 일례로서, 메모리 셀의 도통 전류는, 감지 증폭기 내의 전용 캐패시터를 충전 또는 방전시키는 속도에 의해서 측정된다. 또 하나의 일례로서, 선택된 메모리 셀의 도통 전류는, 그 메모리 셀을 포함하고 있는 낸드 스트링이 비트라인 상의 전압을 방전시키는 것을 허용한다(또는 허용하지 못한다). 비트라인 상의 전압은 소정 시간 후에 측정되는바, 이는 비트라인 상의 상기 전압이 방전되었는지 또는 아닌지를 알아보기 위한 것이다. 데이터 판독에 대한 좀더 상세한 내용은 미국공개특허(공개번호 US 2006/0221683)에서 찾아볼 수 있으며, 상기 미국공개특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
도11A-11D는 도6 또는 도7에 도시된 바와 같은 4 비트의 데이터를 저장하는 메모리 셀에 데이터를 프로그래밍하기 위한 4 패스(pass) 프로그래밍 프로세스를 도시한 도면들이다. 프로그래밍하기 전에, 블록의 모든 메모리 셀들이 소거되어 소거 임계전압 분포 내에 있게 될 것이다(도10의 단계 500 참조). 예를 들면, 도11A에는 소거 임계전압 분포 E 에 있는 메모리 셀들의 블록이 도시되어 있다. 몇몇 실시예에서, 소거 임계전압 분포 E는 0 볼트 보다 아래에 있다. 다른 실시예에서 소거 임계전압 분포 E는 0 볼트 위에 있거나 또는 부분적으로 0 볼트 보다 위에 있다. 네가티브 임계전압 분포들은 포지티브 영역으로 이동할 수 있다.
소스 전압을 상승시키고 이에 의해 플로팅 게이트 상의 전자들의 개수를 변화시키지 않고도 임계전압을 상승시키는 경향이 있는 리버스 보디 바이어스(reverse body bias)를 유발함으로써, 네가티브 임계전압 분포들이 포지티브 영역으로 이동할 수 있다. 리버스 보디 바이어스를 인가함으로써 임계전압이 변화되는 것은, 잘 알려진 보디 효과 현상때문이다. 대부분의 낸드 메모리에 있어서, P-웰이 보디를 구성한다. 도면을 간단히 하기 위하여, 도11A 내지 도11D의 Vt 축은 실제 VT 축에 대하여 쉬프트 되었다. 따라서 모든 VT 축들이 포지티브인 것처럼 도시되었다. 실제로는, 이들 VT를 0 보다 크게 상승시키는 리버스 보디 바이어스를 사용함으로서 네가티브 VT도 읽혀질 수 있으며, 그리고 보디 바이어스를 상승시키지 않음으로서 포지티브 VT도 읽혀질 수 있는바, 이 경우 최대 포지티브 VT는 4볼트 정도가 될 것이며 그리고 6볼트 또는 그 이상까지는 되지 않을 것인바, 이는 이들 도면들의 쉬프트된 Vt 축들에 의해 반영되는 바와 같다.
제 1 프로그래밍 패스(pass)가 도11B에 도시된다. 제 1 프로그래밍 펄스 동안, 종국적으로는 데이터 상태 0 내지 7로 프로그래밍될 메모리 셀들은, 낮은 임계전압 분포를 갖게끔 프로그래밍될 것인바, 상기 낮은 임계전압 분포는 상태 0에 대한 임계전압 분포보다 더 아래이다. 예를 들어, 도11B에는 중간 임계전압 분포 LM01로 프로그래밍되는 이들 메모리 셀들이 도시되어 있다. 종국적으로는 데이터 상태 8 내지 15로 프로그래밍될 메모리 셀들의 그룹은, 도11B에 도시된 바와 같이 LM02로 명명된 중간 임계전압 분포로 프로그래밍될 것이다. 일실시예에서, 중간 임계전압 분포 LM02는 데이터 상태 7에 대한 임계전압보다 크지 않다. 상기 제 1 패스의 프로그래밍 펄스들 사이에서, 2개의 검증 동작들이 수행된다. 하나의 검증 동작은 LM01에 대한 것이고 다른 하나의 검증 동작은 LM02에 대한 것이다. 따라서, 프로그램 펄스들 사이에서, 2개의 검증 펄스들이 이용될 것이다. 프로그래밍 프로세스의 초기에는 적어도 하나의 메모리 셀이 LM01에 도달할 때까지 오직 하나의 검증 펄스(LM01에 대한 것)만을 이용하는 것도 가능한바, 상기 적어도 하나의 메모리 셀이 LM01에 도달하면 시스템은 2개의 검증 펄스들을 이용할 것이다. 다른 실시예에서, 제 1 프로그래밍 패스는 2개 이상의 임계전압 분포들로 프로그램할 수도 있다. 일실시예에서는, 데이터가 상태 0으로 소거되며 그리고 종국적으로는 데이터 상태 8 내지 15로 프로그래밍될 메모리 셀들은 중간 임계전압 분포로 프로그래밍될 것이다. 반면에 종국적으로는 데이터 상태 0 내지 7로 프로그래밍될 메모리 셀들은 상태 0으로 남아있게 될 것이다. 다른 실시예에서는, LM01과 소거 임계전압 분포 E가 살짝 중첩될 수도 있는데, 이는 에러 상태에 있는 셀들의 소정 퍼센티지를 ECC가 처리할 수 있기 때문이다. 따라서, 모든 비트들이 아닌 K 비트들이 검증된 때에 프로그래밍 패스가 종료될 수 있다. 여기서 K는 ECC에 의해 보정될 수 있는 개수이다.
제 2 프로그래밍 패스가 도11C에 도시되어 있다. 데이터 상태 0 내지 3으로 프로그래밍될 메모리 셀들은, LM01로부터 임계전압 분포 LM11로 프로그래밍될 것이다. 예를 들어, 도11C에는 임계전압 분포 LM01(점선)과 LM11(실선)이 도시되어 있다. 종국적으로는 데이터 상태 4 내지 7로 프로그래밍될 메모리 셀들은, LM01로부터 중간 임계전압 분포 LM12로 프로그래밍될 것이다. 종국적으로는 데이터 상태 8 내지 11로 프로그래밍될 메모리 셀들은, LM02로부터 중간 임계전압 분포 LM13으로 프로그래밍될 것이다. 종국적으로는 데이터 상태 12 내지 15로 프로그래밍될 메모리 셀들은, LM02로부터 중간 임계전압 분포 LM14로 프로그래밍될 것이다. 제 2 프로그래밍 패스 동안에는, 프로그래밍 펄스들 사이에서 4개의 검증 동작들이 수행될 필요가 있다. 그 중 하나의 검증 동작은 LM11에 대한 것이고, 다른 하나의 검증 동작은 LM12에 대한 것이며, 또 다른 하나의 검증 동작은 LM13에 대한 것이며, 그리고, 나머지 하나의 검증 동작은 LM14에 대한 것이다. 따라서, 각각의 프로그래밍 펄스들 사이에는, 총 4개의 검증 펄스들이 존재하게 될 것이다. 몇몇 실시예에서는 지능형 체계(intelligent scheme)를 이용하여 검증 펄스들의 개수를 감소시키는 것도 가능한바, 상기 지능형 체계는 그 어떤 메모리 셀들도 특정 타겟 근처에는 존재할 수 없기 때문에 몇몇 검증 펄스들을 생략하는 것이 언제 가능한지를 판별하기 위한 것이다. 다양한 지능형 체계들이 이용될 수 있다. 효율적인 검증 체계에 대한 좀더 상세한 내용은 미국등록특허 US 7,073,103에서 찾아볼 수 있으며, 상기 미국등록특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다. 에러 상태에 있는 셀들의 소정 퍼센티지를 ECC가 처리할 수 있기 때문에, 다른 실시예에서는 LM11과 LM12이 중첩될 수도 있으며 그리고 LM13과 LM14가 중첩될 수도 있다. 또한, LM12가 LM01 또는 LM02와 중첩될 수도 있으며, 그리고 LM14가 LM02와 중첩될 수도 있다. 따라서, 모든 비트들이 아닌 K 비트들이 검증된 때에 프로그래밍 패스가 종료될 수 있다. 여기서 K는 ECC에 의해 보정될 수 있는 개수이다.
제 3 프로그래밍 패스가 도11D에 도시되어 있다. 종국적으로는 데이터 상태 0 및 1로 프로그래밍될 메모리 셀들은, LM11로부터 중간 임계전압 분포 LM21로 프로그래밍될 것이다. 종국적으로는 데이터 상태 2 및 3로 프로그래밍될 메모리 셀들은, LM11로부터 중간 임계전압 분포 LM22로 프로그래밍될 것이다. 종국적으로는 데이터 상태 4 및 5로 프로그래밍될 메모리 셀들은, LM12로부터 중간 임계전압 분포 LM23으로 프로그래밍될 것이다. 종국적으로는 데이터 상태 6 및 7로 프로그래밍될 메모리 셀들은, LM12로부터 중간 임계전압 분포 LM24로 프로그래밍될 것이다. 종국적으로는 데이터 상태 8 및 9로 프로그래밍될 메모리 셀들은, LM13으로부터 중간 임계전압 분포 LM25로 프로그래밍될 것이다. 종국적으로는 데이터 상태 10 및 11로 프로그래밍될 메모리 셀들은, LM13으로부터 중간 임계전압 분포 LM26으로 프로그래밍될 것이다. 종국적으로는 데이터 상태 12 및 13로 프로그래밍될 메모리 셀들은, LM14로부터 중간 임계전압 분포 LM27로 프로그래밍될 것이다. 종국적으로는 데이터 상태 14 및 15로 프로그래밍될 메모리 셀들은, LM14로부터 중간 임계전압 분포 LM28로 프로그래밍될 것이다. 에러 상태에 있는 셀들의 소정 퍼센티지를 ECC가 처리할 수 있기 때문에, 다른 실시예에서는 인접한 LM2x 분포들은 서로 중첩될 수 있다(예컨대, LM26은 LM25와 중첩될 수 있다). 또한, LM2x 분포들은 LM1x 분포들과 중첩될 수 있다(예컨대, LM26은 LM13과 중첩될 수 있다). 따라서, 모든 비트들이 아닌 K 비트들이 검증된 때에 프로그래밍 패스가 종료될 수 있다. 여기서 K는 ECC에 의해 보정될 수 있는 개수이다.
제 4 프로그래밍 패스가 도11E에 도시되어 있다. 제 4 프로그래밍 패스에서, 데이터 상태 0으로 프로그래밍될 메모리 셀들은 LM21로부터 데이터 상태 0으로 프로그램된다. 데이터 상태 1로 프로그래밍될 메모리 셀들은 LM21로부터 데이터 상태 1로 프로그램된다. 데이터 상태 2로 프로그래밍될 메모리 셀들은 LM22로부터 데이터 상태 2로 프로그램된다. 데이터 상태 3으로 프로그래밍될 메모리 셀들은 LM22로부터 데이터 상태 3으로 프로그램된다. 데이터 상태 4로 프로그래밍될 메모리 셀들은 LM23로부터 데이터 상태 4로 프로그램된다. 데이터 상태 5로 프로그래밍될 메모리 셀들은 LM23로부터 데이터 상태 5로 프로그램된다. 데이터 상태 6으로 프로그래밍될 메모리 셀들은 LM24로부터 데이터 상태 6으로 프로그램된다. 데이터 상태 7로 프로그래밍될 메모리 셀들은 LM24로부터 데이터 상태 7로 프로그램된다. 데이터 상태 8로 프로그래밍될 메모리 셀들은 LM25로부터 데이터 상태 8로 프로그램된다. 데이터 상태 9로 프로그래밍될 메모리 셀들은 LM25로부터 데이터 상태 9로 프로그램된다. 데이터 상태 10으로 프로그래밍될 메모리 셀들은 LM26로부터 데이터 상태 10으로 프로그램된다. 데이터 상태 11로 프로그래밍될 메모리 셀들은 LM26로부터 데이터 상태 11로 프로그램된다. 데이터 상태 12로 프로그래밍될 메모리 셀들은 LM27로부터 데이터 상태 12로 프로그램된다. 데이터 상태 13으로 프로그래밍될 메모리 셀들은 LM27로부터 데이터 상태 13으로 프로그램된다. 데이터 상태 14로 프로그래밍될 메모리 셀들은 LM28로부터 데이터 상태 14로 프로그램된다. 데이터 상태 15로 프로그래밍될 메모리 셀들은 LM28로부터 데이터 상태 15로 프로그램된다. 도7에 대하여 전술한 바와 같이, 다른 실시예는 중첩되는 데이터 상태들 0 내지 15를 포함한다. 특히, 전체 블록이 전체 프로그래밍 시퀀스를 마칠 때까지 데이터의 이진 버전(binary version)이 남아있다면, 다른 실시예들은 서로 중첩하는 중간 LM 상태들을 포함할 수도 있다.
일실시예에서, 데이터를 프로그램하라는 요청을 수신하는 때에, 상기 요청은 4개의 페이지들 모두에 대한 데이터를 동반하며, 따라서, 한 워드라인 상의 모든 메모리 셀들은 데이터 상태 0 내지 15 중 어느 하나로 프로그래밍될 수 있다. 이 경우, 수신된 데이터에 기초하여, 도11A 내지 도11D의 4개의 프로그래밍 패스들이 수행된다.
다른 실시예에서, 메모리 시스템은 4개 페이지들 모두 보다는 작은 것을 한번에 수신할 수 있다. 이 경우 메모리 셀들은 처음부터(originally) 이진 메모리 셀로서 기입될 수 있으며, 각각의 데이터 페이지는 상이한 블록에 기입된다. 메모리는 소거 상태로 소거될 것이며 그리고 데이터의 1 비트가 메모리 셀로 프로그래밍될 것이다. 따라서 몇몇 메모리 셀들은 소거 상태(데이터 1)에 남아있으며 몇몇 메모리 셀들은 프로그래밍된 상태(데이터 0)에 있게 될 것이다. 메모리의 제 1 페이지가 수신되는 때에, 그 데이터는 메모리 셀들의 제 1 블록에 이진 모드(binary mode)로 기입된다. 제 2 페이지 데이터가 수신되는 때에, 그 데이터는 메모리 셀들의 제 2 블록에 기입된다. 제 3 페이지 데이터가 수신되는 때에, 그 데이터 페이지는 메모리 셀들의 제 3 블록에 이진 형태(binary form)로 기입된다. 제 4 페이지 데이터가 수신되는 때에, 그 데이터는 메모리 셀들의 제 4 블록에 이진 형태로 기입된다. 일단 4개 블록들 모두가 기입되었으면, 도11A-11D의 4개의 프로그래밍 패스들 이용하여 메모리 셀 당 4 비트의 데이터를 프로그래밍함으로써, 상기 시스템은 4개 블록들 모두를 하나의 블록 안으로 재기입할 수 있다.
다른 실시예에서, 하나의 이진 블록은 완전히 기입될 때까지 한 페이지씩(page by page) 기입된다. 다음으로, 또 다른 이진 블록 역시도 완전히 기입될 때까지 한 페이지씩 기입된다. 후속하여, 제 3 이진 블록과 제 4 이진 블록은 처음 2개의 블록들과 마찬가지로 동일한 방법으로 기입된다. 완성된(complete) 4개의 이진 블록들이 이용가능해지면, 이들 4개의 블록들로부터의 데이터가 압축되며 그리고 메모리 셀 하나당 4비트의 형태로 블록에 기입된다. 일실시예에서, 이진 블록들로부터의 데이터는 이진 ECC 디코딩이 수행되는 제어기 칩(controller chip)으로 먼저 보내지며, 이후 셀당 16개 상태에 적절한 또 다른 유형의 ECC 인코딩이 수행되며 데이터 스크램블링(data scrambling)도 수행된다. 그리고 셀 블록당 4개의 상태가 기입되기 위하여 새로운 데이터가 메모리 칩으로 다시 전송된다.
도12는 선택된 워드라인에 연결된 메모리 셀들을 프로그래밍하기 위한 프로그래밍 프로세스의 순서도이다. 많은 프로그래밍 기법들이 본 발명과 함께 이용될 수 있다. 일실시예에서, 도10의 프로세스는 제어회로(220)에 의해 및/또는 제어회로의 감독하에서 수행될 수 있으며(상태 머신 222은 제어를 담당하며 그리고 전력 제어 226이 적절한 신호를 제공함), 및/또는 제어기(224)의 감독하에서 프로세스가 수행될 수도 있다. 일실시예에서, 도12의 프로세스는 하나의 워드라인에 연결된(예컨대, 제어 게이트들에 의해서) 메모리 셀들에 대해, 도11A-E의 4 패스 프로그래밍 프로세스의 하나의 패스를 수행하는데 이용된다.
단계 624에서, "데이터 로드(load)" 명령이 제어기(244)에 의해 발행되며, 상태머신(222)으로 입력된다. 단계 626에서, 페이지 어드레스를 나타내는 어드레스 데이터가 디코더 회로에 제공된다. 단계 628에서, 어드레스된 페이지에 대한 일 페이지의 프로그램 데이터가 프로그래밍을 위해서 입력된다. 예컨대, 528 바이트의 데이터가 일례로서 입력될 수 있다. 상기 데이터는 선택된 비트라인들에 대한 적절한 레지스터들/래치들 내에 래치된다. 몇몇 실시예에서, 상기 데이터는 또한, 선택된 비트라인들에 대한 제 2 레지스터에 래치되는바, 이는 검증 동작에서 이용될 것이다. 단계 630에서, "프로그램" 커맨드가 제어기(244)로부터 수신되며 그리고 상태머신(222)에 제공된다. "프로그램(program)" 커맨드에 의해 트리거링되어, 단계 628에서 래치된 데이터는 선택된 메모리 셀들 안으로 프로그래밍될 것인바, 이는 적절한 워드라인에 인가되는 펄스들의 세트를 이용하여 상태머신(22)에 의해 제어된다. 단계 632에서, 상태머신(222)에 의해 유지되는 프로그램 카운터(PC)가 0으로 초기화된다.
몇몇 실시예에서, 프로그래밍 패스들의 적어도 서브세트는, 각각의 프로그래밍 프로세스에 대해서 특정한 결과를 획득하는 것에 관련된 소정의 프로그램 펄스를 식별하는 것을 포함하며 그리고 식별된 상기 프로그램 펄스를 이용하여 비휘발성 저장소자에 대한 후속 프로그래밍 프로세스를 조절하는 것을 포함한다. 하나의 일례에서, 상기 시스템은, 제 1 메모리 셀이 그 타겟에 도달하게끔 하는 프로그램 펄스를 식별할 것이다. 또 다른 일례에서, 상기 시스템은, 처음 N 개의 메모리 셀들이 그 타겟에 도달하게끔 하는 프로그램 펄스를 식별할 것이다. 여기서 N은 ECC에 의해 보정될 수 있는 에러의 양보다는 작은 수이다. 식별된 상기 펄스는 소정 크기를 가질 것이다. 일실시예에서, 후속 프로그래밍 패스를 위한 첫번째 펄스의 크기는 상기 식별된 펄스의 크기와 동일하게 세팅될 것이다. 예를 들어, 제 1 프로그래밍 패스의 4번째 프로그램 펄스가 상기 제 1 메모리 셀을 그 타겟에 도달하게끔 하였고 그리고 상기 4번째 프로그램 펄스의 크기가 14 볼트라면, 제 2 프로그래밍 패스의 첫번째 프로그램 펄스의 크기는 14 볼트로 세팅될 것이다. 이러한 방식으로, 하나의 프로그래밍 패스에서 관찰된 행동이, 후속 프로그래밍 패스에 영향을 미칠 수 있게 된다.
다른 실시예에서는, 다른 변형예들이 이용될 수도 있다. 예를 들면, 이전 프로그래밍 패스의 식별된 펄스에 기초하여, 후속 프로그래밍 패스의 첫번째 펄스가 세팅될 수도 있지만, 그 크기가 정확히 같아지도록 세팅되지는 않는다.
또한, 이전 프로그래밍 패스로부터의 상기 프로그램 펄스는, 제 1 메모리 셀을 그 타겟에 도달하게끔 했다는 것이 아닌, 상이한 이벤트에 관련될 수도 있다. 예를 들어, 메모리 셀이 중간 레벨에 도달한 경우 또는 또 다른 조건을 만족시키는 경우에 프로그래밍 펄스가 식별될 수도 있다.
따라서, 새로운 프로그래밍 패스를 시작하고자 하는 때에, 상기 시스템은 이전 프로그래밍 패스의 소정 프로그램 펄스를 식별할 수 있는 정보에 액세스할 것인바(단계 634), 이전 프로그래밍 패스의 상기 프로그램 펄스는 소정의 특정한 결과를 획득하는 데에 관련된 것이다. 상기 시스템은 상기 펄스를 식별할 수 있는 상기 정보를 레지스터, 플래시 메모리 셀, 또는 또 다른 비휘발성 저장 디바이스로부터판독할 것이다. 일실시예에서, 다중-패스(multi-pass) 프로그래밍 프로세스의 첫번째 패스에 대해서는 단계 634가 수행되지 않으며 그리고 첫번째 프로그래밍 펄스의 초기 크기는 디바이스 특성에 따라 10 내지 17 볼트인 통상적인 값으로 세팅된다.
단계 636에서, 이전 프로그래밍 패스로부터 식별되었으며 그리고 단계 634에서 판독된 상기 펄스에 기초하여, 프로그래밍 신호 Vpgm의 첫번째 프로그램 펄스의 크기가 세팅된다. 단계 640에서, 프로그래밍 신호 Vpgm의 하나의 펄스가 상기 선택된 워드라인에 인가된다.
단계 642에서, 선택된 메모리 셀들의 데이터 상태들이 적절한 타겟 레벨 세트를 이용하여 검증된다. 선택되 메모리 셀의 임계전압이 적절한 타겟 레벨에 도달했다고 검출되면, 그것의 비트라인 전압을 상승시킴으로써, 도10에 도시된 프로세스의 나머지 부분에 대해서 그 메모리 셀은 후속 프로그래밍이 록 아웃(locked out)된다. 또한, 다양한 록 아웃 기법들이 이용될 수도 있다.
만일, 프로그래밍되는 처음 N 개의 메모리 셀들(여기서 N은 1 이상임)이 그 타겟 데이터 상태들에 도달했음이 상기 프로그래밍 패스 동안에 처음으로 검출되면(단계 644), 이 프로그램 펄스에 대한 정보가 플래시 메모리 셀 또는 레지스터와 같은 비휘발성 저장 디바이스에 저장된다(단계 646). 다음 프로그래밍 패스의 첫번째 펄스의 크기를 세팅하는데 이용되는 펄스가 바로 이 펄스이다. 대안적인 일례에서는, N 개의 메모리 셀들이 록아웃되지 않은 상태에서 후속 프로그래밍에 대해서 록아웃된 상태로 변경(이들이 그 타겟 레벨에 도달했기 때문에)되었는지를 판별함으로써, 단계 644가 수행된다. 몇몇 실시예에서는, LM01로부터 LM11로, LM02로부터 LM13으로, LM11로부터 LM21로, LM12로부터 LM23으로, LM13으로부터 LM25로, 그리고 LM14로부터 LM27로 프로그래밍되는 메모리 셀들에 대해서는 단계 644의 분석이 수행되지 않을 것이다. 일실시예에서, 다중-패스(multi-pass) 프로그래밍 프로세스의 마지막 패스에 대해서는 단계 644 및 646이 수행되지 않는다.
단계 646 이후, 상기 프로세스는 단계 648로 진행한다. 만일, 현재 펄스가, 프로그래밍되는 처음 N 개의 메모리 셀들을 그 타겟 데이터 상태들에 도달하게끔 하는 최초의 것(이 프로그래밍 패스 동안에)이 아니라면, 프로세스는 단계 646을 수행함이 없이 단계 648로 진행한다.
만일, 프로그래밍되는 모든 메모리 셀들이 타켓 데이터 상태에 도달하였다면(단계 648), 프로그래밍 프로세스는 완료되며 그리고 성공적이다. "PASS" 라는 상태가 단계 650에서 보고된다. 단계 648에 대한 몇몇 실시예에서는, 적어도 소정 개수의 메모리 셀들이 타겟 상태에 도달했는지를 체크할 수도 있음을 유의해야 한다. 이러한 소정 개수는 전체 메모리 셀들의 개수보다 작을 수도 있으며, 따라서 모든 메모리 셀들이 적절한 검증 레벨에 도달하기 전에, 프로그래밍 프로세스가 종료되게 할 수 있다. 성공적으로 프로그래밍되지 못한 메모리 셀들은 판독 프로세스 동안에 에러 보정을 이용하여 보정될 수 있다.
단계 648에서, 모든 메모리 셀들 중 일부는 그 타겟 상태에 도달하지 못했다고 판별된다면, 프로그래밍 프로세스는 계속된다. 단계 660에서, 프로그램 제한값에 대해서 프로그램 카운터(PC)가 체크된다. 프로그램 제한값에 대한 일례는 20이다. 하지만, 다양한 구현예들에서 다른 값이 이용될 수도 있다. 만일, 프로그램 카운터(PC)가 프로그램 제한값보다 작지 않다면, 성공적으로 프로그래밍되지 못한 메모리 셀들의 개수가 소정 개수보다 작은지 또는 같은지가 판별된다(단계 666). 성공적으로 프로그래밍되지 못한 메모리 셀들의 개수가 상기 소정 개수보다 작거나 또는 같다면, 프로그래밍 프로세스는 패스되었다고 플래그되며 그리고 상태 "PASS" 가 단계 668에서 보고된다. 많은 경우에 있어서, 성공적으로 프로그래밍되지 못한 메모리 셀들은 판독 프로세스 동안에 에러 보정을 이용하여 보정될 수 있다. 하지만, 성공적으로 프로그래밍되지 못한 메모리 셀들의 개수가 상기 소정 개수보다 많다면, 프로그래밍 프로세스는 실패한 것으로 플래그되며 그리고 상태 "FAIL" 이 단계 670에서 보고된다. 단계 660에서, 프로그램 카운터(PC)가 프로그램 제한값보다 작다면, 다음번 Vpgm 펄스의 크기는 스텝 사이즈에 의해 증가되며 그리고 프로그램 카운터(PC)는 단계 662에서 증분된다. 단계 662 이후, 프로세는 다음번 Vpgm 펄스를 인가하기 위해서 단계 640으로 되돌아 간다.
프로그래밍 신호 Vpgm의 프로그램 펄스는 증대되는 크기를 갖는바, 이는 스텝 사이즈에 의해 증가된다. 일실시예에서, 상기 스텝 사이즈는 일정하며, 따라서 모든 프로그래밍 패스의 모든 펄스들은 동일한 스텝 사이즈에 의해서 이전 펄스로부터 증가된다. 다른 실시예에서는, 각각의 프로그래밍 패스(또는 프로그래밍 패스들의 서브세트)는 상이한 스텝 사이즈를 이용할 것이다(단계 652를 참조). 예를 들어, 제 1 프로그래밍 패스는 0.4 볼트의 스텝 사이즈를 가질 것이다. 제 2 프로그래밍 패스는 0.7 볼트의 스텝 사이즈를 가질 것이다. 제 3 프로그래밍 패스는 0.35 볼트의 스텝 사이즈를 가질 것이다. 그리고 제 4 프로그래밍 패스는 0.17 볼트의 스텝 사이즈를 가질 것이다. 다른 값들이 이용될 수도 있다.
대안적인 실시예에서, 단계 644와 단계 646 만이 제 1 프로그래밍 패스 동안에 수행될 것이다. 따라서, 3개의 후속 프로그래밍 패스들은 제 1 프로그래밍 패스에 기초한 소정 크기를 첫번째 프로그램 펄스에 대해서 이용할 것이다.
도12의 프로세스는 각각의 프로그래밍 패스에 대해서 한번씩 수행된다. 64개의 워드라인들이 존재하고 그리고 하나의 워드라인 당 4개의 프로그래밍 패스들이 있는 경우에는, 도12의 프로세스는 각각의 블록에 대해서 4×64번 수행될 수 있다.
도12A는 스텝 사이즈에 의해 크기가 증가되는 프로그램 펄스들(680)의 세트를 갖는 프로그래밍 전압 신호 Vpgm에 대한 일례를 도시한 도면이다. 스텝 사이즈는 라인 684와 라인 686 사이의 간격으로 예시되었다. 프로그램 펄스들 사이에는 검증 펄스들(예컨대, 검증 펄스 682)이 존재한다. 도12A에는, 4개의 데이터 상태들을 구별하는데 이용될 수 있는 3개의 검증 펄스들이 도시되어 있다. 도면 판독을 용이하게 하기 위하여 오직 3개의 검증 펄스들만이 도시되어 있다. 16개의 데이터 상태들을 이용하는 일실시예에서는, 프로그램 펄스들 사이에는 15개 까지의 검증 펄스들이 존재할 수 있다. 다시 도12를 참조하면, 단계 640은 하나의 프로그램 펄스(680)를 인가하는 것을 포함하며 그리고 단계 642는 일 세트의 검증 펄스들(682)(예컨대, 최대 15개까지의 펄스들의 세트)을 인가하는 것을 포함한다.
도13은 메모리 블록의 상이한 워드라인들에 대해서 상이한 프로그래밍 패스들을 수행하는 순서를 도시한 것이다. 예를 들어, 도13에서는 워드라인 WL0 상에서 실행되는 제 1 패스(도11B)가 최초 동작으로서 도시되어 있으며, 뒤이어서 워드라인 WL1 상에서 제 1 패스가 실행되며, 이어서 워드라인 WL0 상에서 제 2 패스(도11C)가 실행되며, 이어서 워드라인 WL2 상에서 제 1 패스가 실행되며, 이어서 워드라인 WL1 상에서 제 2 패스가 실행되며, 이어서 워드라인 WL0 상에서 제 3 패스(도11D)가 실행되며, 이어서 워드라인 WL3 상에서 제 1 패스가 실행되며, ... , 이어서 워드라인 WL63 상에서 제 4 패스(도11E)가 실행된다. 도13에 도시된 프로그램 패스들의 시퀀스는 대각선 시퀀스 프로세스(diagonal sequence process)로 지칭되는바, 이는 그 실행 순서가 도13 차트의 대각선을 따라 진행하기 때문이다. 다른 실시예들에서는, 또 다른 시퀀스들이 이용될 수 있다.
일실시예에서, 각각의 패스는 일 페이지의 데이터에 대응할 수 있다. 예를 들어, 도8 및 도11B를 참조하면, 만일 하위(lower) 페이지가 데이터 1을 수신할 것이라면 메모리 셀은 LM01로 프로그래밍되며, 만일 상기 하위 페이지가 데이터 0을 수신할 것이라면 메모리 셀은 LM02로 프로그래밍된다. 따라서, 제 1 프로그래밍 패스 이후, 메모리 셀의 임계전압이 LM01 에 있는지 또는 LM02에 있는지에 기초하여, 상기 하위 페이지 데이터가 1 또는 0 인지를 판독하는 것이 가능하다. 제 2 프로그래밍 패스는 상위(upper) 페이지 데이터를 프로그래밍하는 것에 상관될 수 있다. 예를 들어, 도8 및 도11C를 참조하면, 만일 제 2 상위 페이지 데이터가 데이터 1 이 될 것이라면, 메모리 셀은 LM11 또는 LM13 중 어느 하나로 프로그래밍될 것이다. 만일, 상위 페이지 데이터가 데이터 0 이 될 것이라면, 메모리 셀은 LM12 또는 LM14로 프로그래밍될 것이다. 메모리 셀의 임계전압이 어떤 임계전압 분포내에 있는지를 테스트함으로써, 제 1 페이지 데이터 뿐만 아니라 제 2 페이지 데이터 역시도 판독될 수 있다. 제 3 프로그래밍 패스는 차상위(higher) 페이지 데이터를 프로그래밍하는 것에 상관될 수 있다. 예를 들어, 데이터 1이 될 차상위 페이지 데이터는 LM21, LM23, LM25, 및 LM27에 저장될 것이다. 데이터 0이 될 차상위 페이지 데이터는 LM22, LM24, LM26, 및 LM28에 저장될 것이다. 제 4 패스는 최상위 페이지 데이터를 적절한 데이터 상태로 프로그래밍하는 것에 해당한다.
도14는 상기 프로그래밍 패스들을 조절하기 위한 소프트 프로그래밍의 결과들을 이용하는 대안적인 실시예에서 비휘발성 메모리를 작동시키는 프로세스에 관한 순서도이다. 단계 700에서, 메모리 셀들의 블록이 소거된다. 단계 702에서, 소프트 프로그래밍이 수행된다. 소프트 프로그래밍 프로세스는 도12의 프로세스를 약간 변형시켜서 수행하는 것을 포함할 수 있다. 단계 634는 수행될 필요가 없을 것이며 그리고 단계 636은 초기 펄스에 대한 전압을 소정 공칭값(nominal value)(예컨대, 디바이스 특성에 따라 10 내지 17 볼트 사이의 값으로)으로 항상 세팅할 것이다. 소거된 메모리 셀들에 대한 적절한 타겟 임계전압 분포에 N 개의 메모리 셀들이 도달했기 때문에 이들 N 개의 메모리 셀들이 소프트 프로그래밍으로부터 록아웃되는 때에, 그 프로그래밍 펄스에 대한 식별정보(identification)는 도12의 단계 646에서 저장될 것이다. 상기 프로그램 펄스를 식별하는 정보는 레지스터 또는 플래시 메모리 셀에 저장될 수 있다. 단계 704에서, 데이터를 프로그램하라는 요청이 수신된다. 단계 702와 단계 704 사이에는 점선이 도시되어 있는데, 이는 단계 702와 단계 704 사이에서 소정 기간동안 중간 단계들이 수행될 수도 있음을 나타낸다. 몇몇 실시예에서는, 데이터를 프로그램하라는 요청을 수신하지 않아도 데이터가 프로그래밍될 수 있다. 단계 706에서, 도11A 내지 도11E의 다중-패스 프로그래밍 프로세스(또는 또 다른 다중-패스 프로그래밍 프로세스를 이용하여 소거 임계전압 분포로부터 데이터가 메모리 셀들 내로 프로그래밍된다. 도14의 각각의 프로그래밍 패스들에서는, 단계 702의 소프트 프로그래밍 프로세스의 관찰된 행동에 기초하여, 첫번째 프로그램 펄스의 크기가 세팅된다. 단계 708에서, 메모리 셀들로부터 데이터가 판독된다. 도14에 도시된 바와 같은 본 발명의 일실시예에서는, 메모리 셀의 소거와 관련하여 소프트 프로그래밍이 수행된다. 다른 실시예에서는, 프로그래밍과 관련하여 소프트 프로그래밍이 수행될 수도 있다(예컨대, 프로그래밍하라는 요청에 응답하여).
도15는 도14의 단계 706을 수행하기 위한 순서도의 일례를 제공한다. 도15의 단계 824 내지 단계 832는 도12의 단계 624 내지 단계 632와 동일하다. 단계 834에서 시스템은, 소프트 프로그래밍 패스로부터 프로그램 펄스에 대한 상기 식별정보를 판독하는바, 이는 도14의 단계 702에서 저장되었던 것이다. 단계 834에서 판독되는 식별된 상기 펄스에 기초하여, 프로그래밍 신호 Vpgm에 대한 첫번째 프로그램 펄스의 크기가 세팅된다(단계 836). 일실시예에서, 현재 프로그래밍 패스의 첫번째 프로그램 펄스의 크기는, 단계 834에서 판독된 펄스의 크기와 동일하게 세팅될 수 있다. 따라서, 단계 834에서 판독되는 정보는 크기 정보, 펄스 수 정보(이로부터 크기가 계산될 수 있는) 또는 적절한 크기를 식별하는데 이용될 수 있는 다른 정보를 포함할 수 있다. 단계 840에서, 프로그래밍을 위해 선택된 워드라인에 프로그램 펄스가 인가된다. 만일, 모든 메모리 셀들 또는 소정 개수의 메모리 셀들이 검증(단계 844)을 통과한다면, 상기 프로세스는 완료되며 그리고 단계 846 에서 성공적이라고 보고된다(상태 = PASS). 만일, 일부 메모리 셀 또는 충분치 못한 메모리 셀들이 검증된다면, 프로그램 카운터가 소정 제한값보다 아래인지가 판별된다(단계 860). 프로그램 카운터가 소정 제한값보다 아래라면, 프로그램 전압 신호 Vpgm의 크기가 스텝 사이즈에 의해 증가되며 그리로 프로그램 카운터 역시 증분된다(단계 862). 전술한 바와 같이, 어떤 프로그래밍 패스가 현재 수행되고 있는지에 따라, 스텝 사이즈가 변화될 수도 있다. 단계 862 이후, 프로세스는 단계 840으로 되돌아가며 그리고 다음 프로그램 펄스가 인가된다. 만일, 프로그램 카운터가 소정 제한값보다 크다고 판별되고(단계 860) 그리고 성공적으로 프로그래밍되지 못한 메모리 셀들의 개수가 소정 개수보다 작거나 또는 같다고 판별된다면(단계 866), 프로세스는 단계 868에서 성공적으로 완료된다(상태 = PASS). 그렇지 않다면 즉, 성공적으로 프로그래밍되지 못한 메모리 셀들의 개수가 소정 개수보다 크다고 판별된다면(단계 866), 상기 프로세스는 실패한다(단계 870).
도15의 프로세스는 각각의 프로그래밍 패스에 대해서 한번씩 수행된다. 64개의 워드라인들이 존재하고 그리고 하나의 워드라인 당 4개의 프로그래밍 패스들이 있는 경우에는, 도15의 프로세스는 각각의 블록에 대해서 4×64번 수행될 수 있다.
도16은 단일 패스(single pass) 프로그래밍 프로세스에 대한 프로그래밍 신호의 초기 크기를 결정하기 위해서 소프트 프로그래밍 프로세스를 이용하는 또 다른 실시예의 순서도를 예시한 도면이다. 단계 880에서, 메모리 셀들의 블록이 소거된다. 단계 882에서, 소프트 프로그래밍이 수행되고 그리고 상기 시스템은, N 개의 메모리 셀들이 소거 임계전압 분포내에 있음이 언제 검증되었는지에 관한 소정 프로그램 펄스의 식별정보를 저장한다. 전술한 바와 같이, 디바이스 구현예에 따라, 상기 N은 1, 2 ... 등이 될 수 있다. 도16의 단계 882는 도14의 단계 702와 동일하다. 단계 884에서, 데이터를 프로그램하라는 요청이 수신된다. 단계 886에서, 데이터가 메모리 셀 안으로 프로그래밍되는바, 단일 패스 프로그래밍 프로세스를 이용하여 소거 임계전압 분포로부터 임의의 데이터 상태들로 프로그래밍된다. 단계 888에서, 메모리 셀들이 판독되며 그리고 데이터가 사용자에게 제공된다.
일실시예에서는, 도15의 프로세스를 각각의 워드라인에 대해서 한번씩 이행함으로써, 단계 886이 수행된다. 즉, 각각의 워드라인에 대해서 하나의 패스가 있게 된다. 일실시예에서, 단계 880은 메모리 셀들을 소거 임계전압 분포 E로 프로그래밍하며 그리고 단계 886은 소거 임계전압 분포 E로부터 데이터 상태들 0 내지 15 중 임의의 상태로 메모리 셀들을 프로그래밍한다. 다른 실시예에서, 단계 880은 메모리 셀들을 데이터 상태 0으로 소거하며 그리고 단계 886은 데이터 상태 0으로부터 데이터 상태 1 내지 15 중 임의의 상태로 모든 메모리 셀들 또는 메모리 셀들의 서브세트를 프로그래밍한다.
도17은 프로그래밍 프로세스의 검증 부분을 변경시키기 위하여 소프트 프로그래밍 프로세스를 이용하는 메모리 셀들의 동작 프로세스에 관한 일례를 예시한 순서도이다. 단계 902에서, 한 블록의 메모리 셀들이 소거된다. 단계 904에서, 소프트 프로그래밍 프로세스가 수행된다. 일실시예에서, 메모리 셀들은 소거 임계전압 분포 E로 소거될 수 있다. 다른 실시예에서 메모리 셀들은 데이터 상태 0으로 소거될 수도 있다. 소프트 프로그래밍 동안, 시스템은, N번째 메모리 셀(여기서, N은 1 이상)이 적절한 소거 임계전압 분포 내에 있다고 검증되는 소정 프로그래밍 펄스를 식별할 것이다. 또한, 상기 시스템은 P 개의 메모리 셀(여기서 P는 0 이상)들을 제외한 모든 메모리 셀들이 언제 검증되었는지를 식별할 것이다. 여기서, N과 P의 값은 ECC 및/또는 디바이스 특성에 기초하여 선택될 수 있다. 전술한 2개의 펄스들을 알게됨으로써, 메모리 셀들에 대한 본래의(natural) 임계전압 분포가 추정될 수 있다. 예를 들어, N은 2이고, P는 8이며 그리고 스텝 사이즈가 0.4 볼트라면, 상기 본래의(natural) 임계전압 분포는 (8-2)×0.4 = 2.4 볼트이다. 이러한 정보는, 각각의 프로그램 펄스 이후에 요구되는 검증 동작들의 개수를 결정할 수 있게 한다. 예를 들면 비록, 16개의 데이터 상태들이 존재한다 하더라도, 검증 동작들의 개수는 각각의 프로그램 펄스에 대해서 (2.4 + 0.3)/0.35 = 8 검증들로 감소될 수 있다. 처음 몇몇개의 프로그램 펄스들과 마지막 몇몇개의 프로그램 펄스는 심지어 8개보다 더 적은 검증 동작들을 가질 수도 있다. 앞선 등식에서, 0.3은 프로그램 잡음에 대한 마진(margin)을 나타내며, 그리고 0.35는 예시적인 구현예에 대한 상태간(state-to-state) 임계전압 분리를 나타낸다.
단계 906에서, 식별된 2개의 프로그램 펄스들이 비휘발성 저장소자(예컨대, 레지스터, 플래시 메모리 셀등)에 저장된다. 전술한 바와 같이, 상기 시스템은 식별된 2 개의 펄스들에 근거하여, 임계전압 분포의 근사치(approximation)를 계산한다(단계 906). 전술한 바와 같이 상기 시스템은 단계 910에서, 임계전압 분포의 근사치와 스텝 사이즈에 근거하여, 필요한 검증 펄스들의 최대 개수를 계산 및 저장할 것이다. 단계 912에서, 데이터를 프로그램하라는 요청이 수신된다. 단계 910과 단계 912 사이의 점선은, 예측할 수 없는 시간과 중간 동작들이 단계 910과 단계 912 사이에 끼어들 수도 있음을 나타낸다. 단계 914에서, 단일 패스 프로그래밍 프로세스를 이용하여 데이터가 메모리 셀 안으로 프로그래밍된다. 다른 실시예에서, 단계 914는 다중-패스 프로그래밍 프로세스를 수행하는 것을 포함할 수도 있다. 단계 916에서, 메모리 셀들로부터 데이터가 판독되며 그리고 사용자 또는 호스트에게 제공된다.
도15의 프로세스를 이용함으로써 단계 914가 수행될 수 있다. 하지만, 단일 패스 프로그래밍 프로세스를 이용하는 경우에는, 각각의 패스에서 스텝 사이즈가 변경되지 않을 것이다. 상기 스텝 사이즈는 디바이스 특성에 기초하여 결정된 소정 값(예컨대, 0.1 내지 0.4 볼트)으로 남아있을 것이다. 일실시예에서, 도17의 프로세스는, 소프트 프로그래밍에 기초하여 최초 프로그램 펄스의 크기를 세팅하는 것을 또한 포함할 수 있는데, 이는 전술한 바와 같다. 일실시예에서, 워드라인들은 소스 라인에 가장 근접한 워드라인에서부터 시작하여 비트라인 콘택쪽을 향하는 순서로 프로그래밍될 수 있는바, 예를 들면, WL0에서 시작하여 WL63에서 종료하는 순서로 프로그래밍될 수 있다. 따라서, 도15의 프로세스는, 단일 패스 프로그래밍 프로세스에서 각각의 워드라인에 대해서 한번씩, 64번 수행될 것이다.
도18은 도15의 프로세스가 도17의 단계 914를 구현하기 위해서 이용되는 경우, 도15의 단계 842를 구현하는 프로세스의 일례를 예시한 것이다. 도18의 프로세스는 오직 펄스들의 유한 세트(finite set)만이 검증하는데 이용될 것이라는 개념을 구현한 것으로, 여기서 상기 유한 세트는 가능하다면 풀 세트보다 작다. 도17에 대하여 전술된 일례에서는, 15개의 검증 펄스들 모두가 아니라 오직 8개의 검증 펄스들만이 프로그램 펄스들 사이에서 이용될 것이다. 하지만, 인가되는 8개 검증 펄스들의 세트는, 메모리 셀들의 본래 임계전압 분포와 그리고 프로그래밍 프로세스의 현재 상태에 기초하여, 시간이 지남에 따라 변화된다. 메모리 셀들의 본래 임계전압 분포의 폭을 시스템이 일단 알게되면, 어디서 상기 본래 임계전압 분포가 도6의 그래프를 따르는지가 추정된다.
도17의 단계 910은 검증 펄스들의 최대 개수를 계산한다. 이러한 것은 검증 펄스들의 세트의 최대 폭을 결정한다. 예를 들어, 검증 펄스들의 최대 개수가 8이라면, 도18에서 고려되는 검증 펄스들의 세트는 8개까지의 검증 펄스들을 포함한다. 프로그래밍 프로세스가 진행됨에 따라(도15의 다양한 반복(iteration)들을 통하여), 검증 펄스들의 세트는 이동(move)할 것이며, 따라서 상이한 검증 펄스들이 상기 세트의 일원이 된다. 예를 들어, 상기 세트는 오직 데이터 상태 0에 대한 검증 펄스만을 포함하게 시작될 수도 있다. 종국적으로 상기 세트는 증대될 것이며 따라서 상기 세트는 데이터 상태 0 내지 데이터 상태 7에 대한 검증 펄스들을 포함하게 될 것이다. 이어서, 상기 세트는 데이터 상태 1 내지 데이터 상태 8에 대한 검증 펄스들을 포함하도록 이동하며, 다음으로는 데이터 상태 2 내지 데이터 상태 9, 등등을 포함하도록 이동할 것이다.
도18의 단계 928에서, 검증 펄스들의 최대 개수에 기초하여 그리고 현재 프로그래밍 프로세스의 임의의 메모리 셀에 의해서 도달하게 될 가장 높은 데이터 상태에 기초하여, 검증 펄스들의 세트가 식별된다. 도18에서, 임의의 메모리 셀에 의해서 도달하게 될 가장 높은 데이터 상태는 상태 X 라고 지칭된다. 상기 검증 펄스들의 세트는, 도달하게될 상기 가장 높은 데이터 상태보다 한 상태 더 높은 상태를 검증하는데 필요한 검증 펄스들과 그리고 상기 상태보다 아래인 상태들에 대한 검증 펄스들을 포함할 것이지만, 이미 결정된 검증 펄스들의 최대 개수를 넘지는 않는다. 도18에서, 도달하게될 상기 가장 높은 데이터 상태보다 한 상태 더 높은 상기 상태는, 상태 X+1 이라고 지칭된다. 예를 들어, 프로그래밍 프로세스가 이제 막 시작하였다면, 도달하게될 가장 높은 데이터 상태는 아마도 상태 E가 될 것이며, 따라서 검증 펄스들의 세트는 오직 상태 0에 대한 검증 펄스만을 포함할 것이다. 만일, 메모리 셀들이 상태 5까지만 도달하였고 그리고 기결정된 검증 펄스들의 최대 개수가 8 이라면, 검증 펄스들의 상기 세트는 상태 0 ~ 6 에 대한 검증 펄스들을 포함할 것이다. 만일, 프로그래밍 프로세스가 상당히 진행하여 메모리 셀들이 이미 상태 7까지 도달하였고 그리고 기결정된 검증 펄스들의 최대 개수가 8 이라면, 검증 펄스들의 상기 세트는 상태 1 ~ 8 에 대한 검증 펄스들을 포함할 것이다. 만일, 메모리 셀들이 이미 상태 10까지 도달하였고 그리고 기결정된 검증 펄스들의 최대 개수가 8 이라면, 검증 펄스들의 상기 세트는 상태 4 ~ 11 에 대한 검증 펄스들을 포함할 것이다. 만일, 메모리 셀들이 이미 상태 13까지 도달하였고 그리고 기결정된 검증 펄스들의 최대 개수가 8 이라면, 검증 펄스들의 상기 세트는 상태 7 ~ 14 에 대한 검증 펄스들을 포함할 것이다.
단계 930에서, 단계 928에서 식별된 검증 펄스들의 상기 세트에서 가장 낮은 검증 펄스가 선택된 워드라인에 인가된다. 상기 하나의 펄스의 크기는, 대응 데이터 상태에 대한 검증 레벨로서 설정된다. 몇몇 실시예에서, 데이터 상태에 대한 검증 레벨은, 그 데이터 상태에 대한 가장 낮은 임계전압(예컨대, 도6에서 상태 1에 대해서는 Vv1)과 같다. 단계 932에서, 프로그램 펄스의 결과들이 감지(센싱)된다. 즉, 관심있는 메모리 셀(들)이 턴온되었는지 또는 턴온되지 않았는지가 판별된다. 단계 934에서, 상기 감지 결과는 각 메모리 셀에 대한 데이터와 비교된다. 만일, 메모리 셀이 방금 검증된 타겟 레벨로 프로그래밍될 것이었고 그리고 그 메모리 셀이 상기 타겟 레벨에 도달하였다면, 단계 936에서 상기 메모리 셀은 그것의 비트라인 전압을 상승시킴으로써 록아웃된다. 단계 938에서, 검증 펄스들의 상기 세트 중에서 아직까지 인가되지 않은 검증 펄스들이 있는지가 판별된다. 아직까지 인가되지 않은 검증 펄스들이 없다면, 단계 942에서 임의의 메모리 셀이 상태 X+1에 도달했는지가 판별된다. 만일 그렇다면, 가장 높은 상태(상태 X)에 대한 표시가 업데이트되며 그리고 도18의 프로세스는 완료된다(또한, 도15의 단계 842도 완료됨). 만일, 검증 펄스들의 상기 세트 중에서 아직까지 인가되지 않은 펄스들이 존재한다면(단계 938), 단계 940에서 다음으로 가장 높은 검증 펄스가 인가되며, 그리고 프로세스는 단계 932로 되돌아간다. 예를 들어, 단계 928에서 식별된 검증 펄스들의 상기 세트가 상태 2 ~ 10에 대한 검증 펄스들을 포함하고 있는 경우, 도18의 상기 루프(단계 932-938)는 8번 수행될 것이다.
데이터를 프로그래밍한 이후, 인접한 플로팅 게이트들에 저장된 전하에 기초한 전기장의 커플링때문에, 플로팅 게이트 상에 저장된 겉보기 전하(apparent charge)에서 쉬프트가 일어날 수 있다. 이러한 플로팅 게이트간 커플링(floating gate to floating gate coupling coupling) 현상은, 미국등록특허 US 5,867,429에 기술되어 있으며, 상기 미국등록특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다. 타겟 플로팅 게이트에 대한 플로팅 게이트는, 동일한 비트라인 상에 있는 인접 플로팅 게이트들과 동일한 워드라인 상에 있는 인접 플로팅 게이트들을 포함할 수도 있으며 또는, 타겟 플로팅 게이트로부터 대각선에 있는 플로팅 게이트들을 포함할 수도 있는데, 이는 이들 대각선 플로팅 게이트들은 인접 비트라인 및 인접 워드라인 모두 상에 있기 때문이다.
플로팅 게이트간 커플링 현상은, 서로 다른 시간들에서 프로그래밍 되었던 인접 메모리 셀들의 세트들 사이에서 가장 현저하게 발생한다. 예를 들어, 제 1 메모리 셀이 프로그래밍되는바, 제 1 데이터 세트에 해당하는 소정 전하 레벨이 그 플로팅 게이트 상에 프로그래밍된다. 후속하여, 하나 이상의 인접 메모리 셀들이 프로그래밍되는바, 제 2 데이터 세트에 해당하는 소정 전하 레벨이 그 플로팅 게이트들 상에 프로그래밍된다. 하나 이상의 인접 메모리 셀들이 프로그래밍된 이후, 상기 제 1 메모리 셀로부터 판독된 전하 레벨은, 애초에 프로그래밍된 것과 상이해 보일 것인바, 이는 인접 메모리 셀들 상의 전하로 인한 영향이 제 1 메모리 셀에 커플링되기 때문이다. 인접 메모리 셀들로부터의 커플링은, 판독되는 겉보기 전하 레벨을 상당한 양만큼 쉬프트시킬 수 있어, 저장된 데이터에 대한 판독 오류를 야기할 수 있다.
플로팅 게이트 커플링 문제를 해결하고자 하는 시도중 하나는, 발명자는 Mokhlesh Nima 이며 2006년 3월 17일자로 미국에 출원된 "System For Performing Read Operation On Non-Volatile Storage With Compensation For Coupling" 라는 명칭의 미국특허출원(출원번호 11/377,972)에서 찾아볼 수 있으며 상기 미국특허출원은 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다. 상기 미국출원에 서술된 시스템은, 타겟 메모리 셀을 판독하면서, 인접 메모리 셀에 보상 전압을 인가하는 것을 포함한다.
도19는 본 명세서에서 설명된 4 패스(pass) 프로그래밍 기법을 이용하여 메모리 셀들이 프로그래밍되는 경우에, 플로팅 게이트 커플링 효과를 감소시키기 위한 프로세스를 도시한 도면이다. 전형적인 판독 프로세스 동안, 판독되기 위해 선택된 낸드 스트링의 메모리 셀은, 인접한 2개의 데이터 상태들 사이에 위치한 임계전압과 동일한(또는 대략 동일한) 전압을 그 제어 게이트에서 인가받는다. 예를 들어, 메모리 셀이 데이터 상태 0에 있는지를 판별하기 위해서, 상기 메모리 셀의 제어 게이트에는 Vr1(도6 참조)이 인가될 것이다. 메모리 셀이 데이터 상태 1에 있는지를 판별하기 위해서는, 2개의 판독 동작들이 수행될 것인바, 제 1 판독 동작은 Vr1을 메모리 셀에 인가할 것이며, 그리고 제 2 판독 동작은 Vr2를 메모리 셀에 인가할 것이다(도6 참조). 제어 게이트 전압에 응답하여 상기 메모리 셀이 턴온 또는 턴 오프되는지에 근거하여, 논리회로(logic)가 이용되어 상기 메모리 셀이 어떤 상태에 있는지를 판별한다.
이와 유사하게, 판독 프로세스 동안, 검증되는 메모리 셀의 제어 게이트에는 검증 비교 전압이 인가된다. 통상적으로, 상기 검증 비교 전압은, 그 데이터 상태에 관한 가장 낮은 임계전압과 유사할 것이다. 예를 들어, 데이터 상태 1에 대한 검증 전압은 Vv1 이 될 것이다. 데이터 상태 2에 대한 검증 전압은 Vv2 가 될 것이다. 판독 또는 검증 프로세스를 수행하는 때에, 낸드 스트링 상의 비선택 메모리 셀들은 Vread 라고 지칭되는 제어 게이트 전압을 인가받을 것인바, 상기 Vread 전압은 데이터 상태 15의 임계전압 보다 상당히 더 높다. 이러한 Vread 전압(오버드라이브 전압)은, 비선택 메모리 셀들 모두를 확실하게 턴온시킬 것이며 그리고 전류가 낸드 스트링 안으로 흐르게 할 것이다. 따라서, 낸드 스트링의 전류 흐름은 오직 타겟 메모리 셀에 의해서만 결정될 것이다.
도19의 프로세스는 전술한 4 패스 프로그래밍 프로세스를 이용하여 프로그래밍되었던 메모리 셀들을 판독하는 방식을 제공하는데, 이는 인접 플로팅 게이트들로부터의 커플링 효과를 감소시키기 위한 것이다. 도19의 프로세스에 적용되는 원리는 다음과 같다. 판독 프로세스 동안, 동일 낸드 스트링 상의 타겟 메모리 셀의 옆에 있으며 그리고 드레인 측에 있는 메모리 셀은, 그 데이터 상태에 기초하여 상이한 전압을 때때로 인가받게 되는데, 이는 플로팅 게이트 커플링을 보상하기 위한 것이다. 예를 들어, 워드라인 WL12에 연결된 메모리 셀을 판독하는 경우, WL13에 연결된 메모리 셀은 상이한 전압을 인가받을 것이다. 검증 프로세스 동안, 소스측 인접 메모리 셀을 제외한 모든 메모리 셀들은 Vread를 인가받을 것이다. 반면에, 소스측 인접 메모리 셀은 Vread 에서 sum △를 뺀 값(Vread less sum △)을 인가받을 것이다(예컨대, △는 1볼트 또는 디바이스 특성에 따라 다른 값이 될 수도 있다). 이러한 상이한 전압은 VreadX 로 지칭될 것인바, 여기서 VreadX = Vread - △ 이다. 검증 동안에, 인접 메모리 셀을 제외한 비선택 메모리 셀들 모두는 Vread를 인가받을 것이며, 인접 메모리 셀은 VreadX를 인가받을 것이다. 후속 판독 프로세스 동안, 만일 소스측 인접 메모리 셀이 짝수 상태(상태 0, 2, 4, 6, 8, 10, 12, 14)에 있다면, 소스측 인접 메모리 셀은 VreadX를 인가받을 것이며 반면에 나머지 비선택 메모리 셀들 모두는 Vread를 인가받을 것이다. 하지만, 소스측 인접 메모리 셀이 홀수 상태(상태 1, 3, 5, 7, 9, 11, 13, 15)에 있다면, 소스측 인접 메모리 셀은 판독 프로세스 동안에 Vread를 인가받을 것이다. 이러한 것은 인접 메모리 셀이 홀수 상태에 있는 경우에 보상을 받게 한다.
다시 도11E를 참조하면, 홀수 상태에 있는 메모리 셀들은 짝수 상태에 있는 메모리 셀들보다, 각각의 중간 상태로부터 더 강하게 프로그래밍되었다. 따라서, 홀수 상태에 있는 인접 메모리 셀들은 더 큰 커플링 효과를 갖게 될 것이다. 만일, 도13의 시퀀스를 이용하여 4 패스 프로그래밍 프로세스가 수행된다면, 그 인접 셀에 대한 처음 3개의 프로그래밍 패스 이후 하지만 상기 제 4 프로그래밍 패스 이전에, 타겟 메모리 셀에 대한 제 4 프로그래밍 패스가 수행되었다. 따라서, 오직 인접 셀의 제 4 프로그래밍 패스만이, 타겟 메모리 상에 플로팅 게이트간 커플링을 야기할 것이며 그리고 인접 메모리 셀의 제 4 프로그래밍 패스가 그 메모리 셀을 짝수 상태 또는 홀수 상태에 놓이게 했는지에 따라, 이진(온/오프 또는 로우/하이) 보상이 이용될 필요가 있다.
도19의 단계 980은 특정 워드라인 WLn 상의 데이터에 대한 판독 요청을 수신하는 것을 포함한다. 따라서, WLn이 선택된 워드라인이다. 단계 982에서, 인접 워드라인 WLn+1 상의 모든 메모리 셀들에 대해서 판독 프로세스가 수행된다. 단계 982는, WLn+1에 연결된 모든 메모리 셀들이 어떤 데이터 상태에 있는지를 판별하는 것을 포함한다. 각각의 비트라인에 대해서, WLn+1 상의 인접 메모리 셀이 짝수 상태인지 또는 홀수 상태인지를 나타내는 표시가 단계 984에서 저장된다. 이는 각각의 비트라인에 대해서 1 비트(홀수/짝수)의 저장소자만을 요구할 뿐이다. 예를 들면, 1 비트 래치가 이용될 수 있다. 단계 986에서, 워드라인 WLn에 대한 판독 프로세스가 수행된다. 단계 986의 판독 프로세스 동안, Vread가 WLn+1에 인가된다. 단계 986은 전술한 바와 같은 보상을 수행하는 것을 포함한다. 홀수 상태에 있는 인접 메모리 셀에 관련된 이들 비트라인들에 대해서, 단계 986의 판독 프로세스로부터의 데이터가 저장된다(단계 988). 예를 들어, 상기 시스템은 1 비트 래치를 체크할 수 있는데, 이는 상기 1 비트 래치가 홀수 상태에 있는 이웃을 나타내고 있는지를 알아보기 위한 것이다. 만일 그렇다면, 단계 986의 결과가 저장된다. 짝수 상태에 있는 인접 메모리 셀을 갖는 비트라인들은, 단계 986의 판독 프로세스로부터의 데이터를 저장하지 않을 것이다. 단계 990에서, 워드라인 WLn에 대한 판독 프로세스가 수행되는바, 이때 인접 워드라인 WLn+1은 VreadX를 인가받는다. 단계 992에서, 짝수 상태에 있는 인접 메모리 셀을 갖는 이들 비트라인들에 대한 데이터는 단계 990의 판독 프로세스로부터의 데이터를 저장할 것이다. 단계 994에서, 저장된 상기 데이터(단계 992 또는 단계 998)가 보고될 것이다.
전술한 바와같은 본 발명의 상세한 설명은 예시 및 설명을 위한 목적으로 제공된 것이다. 이는, 실시예에 대한 모든 것을 속속들이 규명한다던가 또는 개시된 실시예들만으로 본 발명을 제한하고자 의도된 것이 아님을 유의해야 한다. 전술한 가르침에 비추어 볼때, 다양한 변형예와 수정예들이 가능할 것이다. 본 발명의 기술적 사상과 그의 실제적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되었다. 따라서, 해당 기술분야의 당업자들은 다양한 실시예들을 통해서 본 발명을 가장 잘 활용할 수 있을 것이며, 고려중인 특정한 용도에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.
470 : 감지회로 480 : 코어부
482 : 비트라인 래치 490 : 공통부
492 : 프로세서 493 : 데이터 래치
496 : I/O 인터페이스

Claims (17)

  1. 비휘발성 저장 시스템으로서,
    다수의 비휘발성 저장소자들과; 그리고
    상기 다수의 비휘발성 저장소자들과 통신하는 하나 이상의 관리회로들
    을 포함하여 이루어지며,
    상기 하나 이상의 관리회로들은 상기 다수의 비휘발성 저장소자들에 대해서 다중 프로그래밍 프로세스들을 수행하고, 상기 다중 프로그래밍 프로세스들 각각은 상기 하나 이상의 관리회로들이 프로그램 펄스들을 이용하여 비휘발성 저장소자들의 적어도 서브세트가 소정 세트의 타겟 조건값들을 갖도록 프로그래밍하는 것을 포함하며, 상기 프로그래밍 프로세스들의 적어도 서브세트에 대하여, 상기 하나 이상의 관리회로들은 각각의 프로그래밍 프로세스 대해 특정 결과를 획득하는 것에 관련된 프로그램 펄스를 식별하며 그리고 식별된 상기 프로그램 펄스를 이용하여 상기 비휘발성 저장소자들에 대한 후속 프로그래밍 프로세스를 위해 프로그래밍을 조절하는 것을 특징으로 하는 비휘발성 저장 시스템.
  2. 제1항에 있어서,
    상기 특정 결과는 소정 타겟값에 도달한 비휘발성 저장소자들의 서브세트인 것을 특징으로 하는 비휘발성 저장 시스템.
  3. 제2항에 있어서,
    상기 하나 이상의 관리회로들은, 상기 후속 프로그래밍 프로세스를 위한 프로그래밍 펄스들의 초기 크기값을 설정함으로써, 식별된 상기 프로그램 펄스를 이용하여 상기 후속 프로그래밍 프로세스를 위해 프로그래밍을 조절하는 것을 특징으로 하는 비휘발성 저장 시스템.
  4. 제1항에 있어서,
    상기 다중 프로그래밍 프로세스는, 하나의 워드라인에 대해 데이터를 프로그램하는 4개의 데이터 프로그래밍 패스들(passes)을 상기 하나 이상의 관리회로들이 수행하는 것을 포함하는 비휘발성 저장 시스템.
  5. 제1항에 있어서,
    상기 다중 프로그래밍 프로세스는 4개의 프로그래밍 패스들(passes)을 포함하며; 그리고
    적어도 하나의 프로그래밍 패스들 동안에, 상기 하나 이상의 관리회로들은 이전의 프로그래밍으로부터 프로그래밍 펄스의 식별정보(identification)를 판독하며, 이전의 프로그래밍으로부터의 상기 프로그래밍 펄스의 상기 식별정보에 기초하여 프로그래밍 신호에 대한 초기 크기값을 설정하고 그리고 상기 프로그래밍 신호를 인가하는 것을 특징으로 하는 비휘발성 저장 시스템.
  6. 제5항에 있어서,
    적어도 하나의 상기 프로그래밍 패스들 동안에 상기 하나 이상의 관리회로들은, 소정 개수의 비휘발성 저장소자들이 특정 타겟에 도달하였다면, 후속 프로그래밍 패스를 위해 프로그래밍 펄스의 새로운 식별정보를 저장하는 것을 특징으로 하는 비휘발성 저장 시스템.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 다중 프로그래밍 프로세스는, 상기 하나 이상의 관리회로들이 소프트 프로그래밍 프로세스 및 데이터 프로그래밍 프로세스를 수행하는 것을 포함하는 비휘발성 저장 시스템.
  8. 제7항에 있어서,
    상기 하나 이상의 관리회로들은 데이터를 프로그램하라는 요청을 수신하고; 그리고
    상기 요청은, 상기 하나 이상의 관리회로들이 소프트 프로그래밍 프로세스를 수행한 이후 및 상기 하나 이상의 관리회로들이 데이터 프로그래밍 프로세스를 수행하기 전에 수신되는 것을 특징으로 하는 비휘발성 저장 시스템.
  9. 제7항에 있어서,
    상기 하나 이상의 관리회로들은 상기 소프트 프로그래밍 프로세스 이후에 상기 식별된 프로그램 펄스에 관한 정보를 저장하며 그리고 상기 데이터 프로그래밍 프로세스 동안에 저장된 상기 정보에 액세스하는 것을 특징으로 하는 비휘발성 저장 시스템.
  10. 제7항에 있어서,
    상기 하나 이상의 관리회로들은 상기 소프트 프로그래밍 프로세스 이후에 상기 소프트 프로그래밍 프로세스에 기초하여 상기 식별된 프로그램 펄스에 관한 정보를 저장하며, 상기 하나 이상의 관리회로들은 상기 소프트 프로그래밍 프로세스 이후 및 상기 데이터 프로그래밍 프로세스 이전에 다른 프로그래밍 프로세스들을 수행하며, 상기 하나 이상의 관리회로들은 상기 데이터 프로그래밍 프로세스 동안에 상기 저장된 정보에 액세스하는 것을 특징으로 하는 비휘발성 저장 시스템.
  11. 제1항에 있어서,
    상기 비휘발성 저장소자는 NAND 플래시 메모리 소자인 것을 특징으로 하는 비휘발성 저장 시스템.
  12. 비휘발성 저장소자를 프로그래밍하는 방법으로서,
    비휘발성 저장소자들의 제 1 세트에 대해 제 1 프로그래밍 프로세스를 수행하는 단계와, 상기 제 1 프로그래밍 프로세스를 수행하는 단계는 상기 비휘발성 저장소자들의 제 1 세트와 통신하는 하나 이상의 관리회로에 의해 수행되며;
    상기 제 1 프로그래밍 프로세스 동안에 비휘발성 저장소자들의 상기 제 1 세트의 성능(performance)을 관찰하는 단계와, 상기 성능을 관찰하는 단계는 상기 하나 이상의 관리회로에 의해 수행되며; 그리고
    상기 제 1 프로그래밍 프로세스 동안의 비휘발성 저장소자들의 상기 제 1 세트의 관찰된 성능에 기초하여 제 2 프로그래밍 프로세스를 동적으로 구성하는 것을 포함하여, 비휘발성 저장소자들의 상기 제 1 세트에 대해 상기 제 2 프로그래밍 프로세스를 수행하는 단계를 포함하며, 상기 제 2 프로그래밍 프로세스를 수행하는 단계는 상기 하나 이상의 관리회로에 의해 수행되는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
  13. 제12항에 있어서,
    상기 제 1 프로그래밍 프로세스는, 각 펄스의 크기를 증가시키는 제 1 세트의 프로그래밍 펄스들을 인가하는 것을 포함하며; 그리고
    상기 성능을 관찰하는 단계는, 상기 제 1 세트의 프로그래밍 펄스들 중 상기 제 1 프로그래밍 프로세스 동안에 특정 결과를 획득하는 것에 관련된 프로그램 펄스를 식별하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
  14. 제13항에 있어서,
    상기 제 2 프로그래밍 프로세스는 각 펄스의 크기를 증가시키는 제 2 세트의 프로그래밍 펄스들을 인가하는 것을 포함하며; 그리고
    상기 제 2 프로그래밍 프로세스를 동적으로 구성하는 것은, 상기 제 1 세트의 프로그래밍 펄스들 중 상기 제 1 프로그래밍 프로세스 동안에 특정 결과를 획득하는 것에 관련된 식별된 상기 프로그램 펄스에 기초하여 상기 제 2 세트의 프로그래밍 펄스들의 제 1 펄스의 전압 크기를 설정하는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
  15. 제14항에 있어서,
    상기 특정 결과는 소정 타겟값에 도달한 비휘발성 저장소자들의 서브세트인 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
  16. 제14항에 있어서,
    상기 제 1 프로그래밍 프로세스는 소프트 프로그래밍 프로세스이고,
    상기 제 2 프로그래밍 프로세스는 데이터 프로그래밍 프로세스이며,
    상기 방법은,
    상기 제 1 세트의 프로그래밍 펄스들 중 상기 제 1 프로그래밍 프로세스 동안에 상기 특정 결과를 획득하는 것에 관련된 상기 프로그램 펄스에 관한 정보를 저장하는 단계와 그리고 상기 데이터 프로그래밍 프로세스 동안에 상기 저장된 정보에 액세스하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자를 프로그래밍하는 방법.
  17. 제12항에 있어서,
    상기 제 1 프로그래밍 프로세스는 각 펄스의 크기를 증가시키는 제 1 세트의 다중 프로그래밍 펄스들을 인가하는 것을 포함하며; 그리고
    상기 제 2 프로그래밍 프로세스는 각 펄스의 크기를 증가시키는 제 2 세트의 다중 프로그래밍 펄스들을 인가하는 것을 포함하는 비휘발성 저장소자를 프로그래밍하는 방법.
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