TWI374446B - Method for operating non-volatile storage and non-volatile storage system - Google Patents

Description

1374446 6,917,542 ； ^ 4 "Programming Non-Volatile Memory" 之美國專利案6,888,758，所有列舉之三個專利案之全文皆 以引用方式併入本文中。 在諸多情形下，程式電塵作為一系列脈衝(稱為程式化 脈衝）施加至控制閘極，其中該等脈衝之量值在每-脈衝 處皆會增加。在程式化脈衝之間，實施一組一個或多個驗 也作業以確疋正被程式化之(多個)記憶體單元是否已達到 〃目標位準。右—記憶體單元已達到其目標位準，則停止 Γ記憶體單元之程式^若―記憶體單元還未達到其目 &位準，則對該記憶體單元繼續進行程式化。 某些EEPROM及快閃記憶體裝置具有—用來儲存兩個電 何I巳圍之㈣閘極，且因此記憶體單元 已擦除狀態與一已程式化 禋狀〜、（ 時，將仃程式化/擦除。有 ^ ®裒置稱為一兀記憶體裝置。 一多狀態記憶體裝置通過識別由荦 同的有效臨限電壓分佈(或 ' 圍刀離之多個不 存多個資料位元。每—個不同的：）使母個記憶體單元儲 ^ ^ f . P 、11限電壓分佈均對應該記 ==!料:元組之-預定值。例如一储 佈。-儲存-個體早疋使用四個有效的臨限電壓分 電壓分佈。之記憶體單元使用八個有效臨限 隨者母個記憶體單元之資料位元 限電壓分佈之數目)增加，一 (且因此，有效臨 加。妙、^ w體裝置之資料容量增 加然而，裎式化所需之_# 計合里曰 。例如，有效臨限電 128993.doc 1374446 壓分佈之數目越大，在程式脈衝之間所需之驗證作業之數 目越大。使用者通常不期望等待其電子裝置儲存資料。例 如，數位相機之使用纟不期望在照相之間拖延。 -由於記㈣裝置之每個記憶體單元儲存更多的資料位 元，故增加了對合理程式速度之需要。 【發明内容】

本發明揭種限制程式脈衝之間的驗證作業量以提高 程式化速度之方法。 一個實施例包含對複數個非揮發性儲存元件實施一第一 程式化過程及在該第-程式化過程後對該等非揮發性儲存 兀件實施-第二程式化過程。該第二程式化過程包含至少 刀地基於該第一程式化過程之一組驗證作業。 一個實施例包含對複數個非揮發性儲存元件實施一第一 程式化過程。1¾第-程式化過程包含向該等非揮發性儲存 元件施加程式化脈衝。該方法進一步包括在該第—程式化 過程期間識別所需用來達成—第—結果之第—程式脈衝， 識別—所需用來達成該第一程式化過程之第二結果之第二 程式脈衝’及在該第-程式化過程後對該等非揮發性儲存 元件實施-第二程式化過程。該第二程式化過程在程式脈 衝之間使用驗證脈衝》基於該第一程式脈衝及該第二程式 脈衝限制該等驗證脈衝。 一個實施例包含擦除複數個非揮發性儲存元件，軟程式 化與擦除相關聯之非揮發性儲存元件，識別一與第二组"完 成該軚程式化之-個或多個非揮發性儲存元件相關聯之= 128993.doc 1374446 一程式脈衝，識別一與第二組完成該軟程式化之一個或多 個非揮發性儲存元件相關聯之第二程式脈衝及程式化該 等非揮發性儲存元件。該程式化過程包含基於第—數目之 程式化脈衝與第一數目之程式化脈衝實施驗證作業。 一個實例性實施案包含一組非揮發性儲存元件及與該組 非揮發性儲存元件連通之一個或多個管理電路。該一個或 多個管理電路實施以上所述方法。 【實施方式】 一快閃記憶體系統之實例使用NAND結構，其包括夾在 兩個選擇閘極之間以串聯形式佈置之多個電晶體。該等串 如電晶體及選擇閘極稱作一 NAND串。圖1為顯示一個 NAND串之俯視圖。圖2為其一等效電路。圖1及2中所繪示 之NAND串包含夹於第一（或汲極側）選擇閘極12〇與第二 (或源極側）選擇閘極122之間的四個串聯電晶體丨〇〇、1 〇2、 104及106。選擇閘極12〇經由位元線觸點126將該NAND串 連接至一位元線。選擇閘極122將該NAND串連接至源極線 128。藉由對選擇線SGD施加合適電壓來控制選擇閘極 120。藉由對選擇線SGS施加合適電壓來控制選擇閘極 122。電晶體1〇〇、1〇2、1〇4及1〇6中之每一者皆具有一控 制閘極及一浮動閘極。例如，電晶體i 〇〇具有控制閘極 100CG及浮勤閘極i〇〇fG。電晶體102包含控制閘極102CG 及一浮動閘極102FG。電晶體104包含控制閘極1 04CG及浮 動閘極104FG。電晶體1〇6包含一控制閘極106CG及一浮動 閘極106FG。控制閘極i〇〇CG連接至字線WL3，控制閘極 128993.doc •9、 1374446 102CG連接至字線WL2，控制閘極1〇4CG連接至字線 WL1，且控制閘極106CG連接至字線wl〇。 應/主思，雖然圖1及圖2顯示NAND串中之四個記憶體單 元，但使用四個電晶體僅係作為一實例。一 NAND串可具 有少於四個之記憶體單元或多於四個之記憶體單元。例 如’某些NAND串會包含8個記憶體單元、16個記憶體單 元、32個記憶體單元、μ個記憶體單元、ι28個記憶體單 元等。本文中之論述並非將一 NAND串中的記憶體單元侷 限於任何特定數目。 一使用一 NAND結構之快閃記憶體系統之典型架構將包 含若干個NAND串。每一 NAND串藉由受選擇線SGS控制之 源極選擇閘極連接至源極線，且藉由受選擇線SGD控制之 波極選擇閘極連接至與其相關聯之位元線。每一位元線及 經由一位元線觸點連接至該位元線之相應NAND串構成記 憶體單元陣列的行。位元線由多個NAND串共享。通常， 位元線在該等NAND串之上沿一與字線垂直之方向佈置且 連接至一個或多個感測放大器。 每一記憶體單元皆能儲存模擬資料或數位資料。當健存 一個數位資料位元時’將記憶體單元之可能的臨限電壓範 圍劃分為兩個範圍並賦值邏輯資料"丨”及"〇”。在一 nand 類型快閃記憶體之一實例中，在擦除記憶體單元之後臨限 電壓為負並定義為邏輯"1"。在程式化之後臨限電壓為正 並定義為邏輯"〇"。當臨限電壓為負並通過向控制閘極施 加〇伏來嘗試讀取時，記憶體單元將導通以指示儲存邏輯 128993.doc 1374446 1。而當臨限電壓為正且通過向控制閘極施加〇伏來嘗試讀 取作業時，6己憶體單元將不會導通，此指示儲存邏輯〇。 在儲存多個資料位準之情形下，將可能的臨限電壓範圍 劃分成資料位準之數目。例如，若健存四個位準之資訊 (兩個資料位元），則將有四個被賦予資料值"11" ' 、 01及00之臨限電壓範圍，在一 NAND類型記憶體之一 個實例中’在一擦除作業之後臨限電壓為負並被定義為 11·。正臨限電壓用於資料狀態"1〇" ' 丨"及"⑽"。若儲 存個"貝訊位準（或狀態）（例如，三個資料位元），將有八 個被賦予資料值 |,〇〇〇„、，,〇〇1”、，，〇i(r、，,〇11„、"⑽,、 101 、 1及"111"之臨限電壓範圍。 程式化到記憶體單元内之資料與記憶體單元臨限電壓位 準之間的具體關係取決於針對記憶體單元採用之資料編碼 案例如，美國專利案第6,222,762號及美國專利申請公 Θ案第2GG4/G255G9G號（此二者之全文皆以引用方式併入本 文中)闡述了針對多狀態快閃記憶體單元之各種資料編碼 ' 實施例中，使用一格雷（Gray)碼賦值方案將資 料值賦予該等臨限„範圍，以便浮動閘極之臨限電 壓錯誤地偏移至其相鄰物理狀態時，則僅會影響一個位 ^ 些實施例中，資料編碼方案可針對不同字線變 一=料’扁碼方案可隨時間變化，或者隨機字線之資料位 ^可反轉或隨機化以減少資料型樣靈敏度及甚至對記憶體 早元之磨損。 列美國專利/專利申請案中提供有NAND類型快閃記 128993.doc 1374446 隐體及其作業之相關實例，所有該等美國專利/專利申請 案均以引用的方式併入本文中·美國專利第5 57〇 315號； 美國專利第5,774,397號；美國專利第6,〇46,935號；美國專 利第6,456,528號；及美國專利申請案第2003/0002348 號本文中之論述亦適用於除NAND之外之其他類型快閃 圮憶體以及其他類型之非揮發性記憶體。

除了 NAND快閃記憶體之外，亦可使用其他類型之非揮 發性儲存裝置。例如，本發明亦可使用一所謂的 構（由在一矽基板上之TaN_AI2〇3_SiN_Si〇2堆疊層構成）， 該TANOS結構基本上係一使用氮化物層（代替浮動閘極）陷 獲電荷之記憶體單元。適用於快閃EEpR〇M系統之另一種 類型之記憶體單元採用一非導電性介電材料取代一導電性 浮動閘極來以-非揮發方式儲存電荷n憶體單元閣 述於一篇由Chan等人所著之文章”一種真正的單一電晶體 氧化物_氮化物_氧化物EEPR〇M裝置”（A True以叫16_

Transistor Oxide-Nitride-Oxide EEPROM Device)(IEEE Electron Device Letters，第 edl_8卷’ N〇 3，1987年3月， 第93-95頁K。一由氧化矽、氮化石夕及氧化矽（"〇n〇")形 成的三層式電介質夾於一導電性控制閘極與記憶體單元通 道上方的一半導電性基板之一表面之間。藉由將電子自記 憶體單元通道注入至氮化物内來程式化記憶體單元，其中 電子被陷獲並儲存於一有限區域中。然後，所儲存之電荷 以一可偵測方式改變記憶體單元通道之一部分之臨限電 壓。藉由將熱電洞注入至氮化物内擦除記憶體單元❶^參 128993.doc 1374446 見由Nozaki等人所著的"具有用於半導體磁盤應用的 MONOS記憶體單元的一 l-Mb EEPROM(A 1-Mb EEPROM with MONOS Memory Cell f〇r Semiconductor Disk

AppUcationy’（IEEE Journal of Solid-State Circuits，第 26 卷，No. 4，1991年4月，第497-501頁）中，該文章描述了 一種呈分裂式閘極組態之類似記憶體單元，其中一經摻雜 之多晶石夕閘極沿記憶體單元通道之一部分延伸從而形成一 單獨選擇電晶體。以上兩個文章之全文皆以引用方式併入 本文中。在William D_ Brown及Joe E. Brewer所編輯之 "Nonvolatile Semiconductor Memory Technology" (IEEE Press，1998)第1.2節中所提及之程式化技術在該節中亦被 描述為適用於介電質電荷陷獲裝置，該文章以引用方式併 入本文中。亦可使用其他類型之記憶體裝置。 圖3繪示一可包含一個或多個記憶體晶粒或晶片212之非 揮發性儲存裝置210。記憶體晶粒212包含一記憶體單元陣 列200(兩維或三維）、控制電路22〇及讀取/寫入電路23〇八及 230B。在一實施例中，各外圍電路對記憶陣列2〇〇之存取 係以一對稱形式在該陣列之對置側實施，以便將每側的存 取線及電路之密度減半。讀取/寫入電路230A及230B包含 多個感測塊300，該等感測塊允許並行讀取或程式化一記 憶體單元頁。記憶陣列！ 〇〇可經由列解碼器24〇a及240B由 字線尋址且可經由行解碼器242A及242B由位元線尋址。 在一典型實施例中，一控制器244與一個或多個記憶體晶 粒212—樣包含於同一記憶體裝置21〇(例如，一可擦除儲 128993.doc 1374446 存卡或包）中。命令與資料經由線232在主機與控制器244 之間及經由線234在控制器與一個或多個記憶體晶粒2丨2之 間傳輸。一實施案可包含多個晶片212。 控制電路220與讀取/寫入電路23〇a及230B協作以對記憶 陣列200實施記憶作業。控制電路22〇包含一狀態機222、 一晶片上位址解碼器224及一功率控制模組226 β狀態機 222^供δ己憶作業之晶片位準控制。晶片上位址解碼器 在主機或一記憶體控制器所用硬體位址與解碼器24〇α、 240Β、242Α及242Β所用硬體位址之間提供_位址介面。 在s己憶作業期間，功率控制模組226控制提供至字線及位 7L線之功率和電壓。在一實施例中，功率控制模組226包 含一個或多個能產生大於電源電壓之電壓之電荷幫浦。 在一實施例中，控制電路220、功率控制電路226、解碼 器電路224、狀態機電路222、解碼器電路242Α、解碼器電 路242Β、解碼器電路240Α、解碼器電路240Β、讀取/寫入 電路230Α、讀取/寫入電路^⑽及/或控制器244之一組合 或任何組合可稱為一個或多個管理電路。 圖4繪示記憶體單元陣列2〇〇之一實例性結構。在—實施 例中，將記憶體單元陣列劃分為Μ個記憶體單元區塊。通 常對於快閃EEPROM系統來說’區塊即為擦除單位。亦 即，每個區塊含有被一起擦除之最小數目之記憶體單元。 每個區塊通常被劃分為若干個頁。頁係一程式化單位。在 記憶體單元之一列中通常儲存一個或多個資料頁。— Μ月b 儲存一個或多個區段。一個區段包含使用者資料及開銷資 128993.doc 14 1374446 料。開銷資枓通常包含依據該區段之使用者資料計算得出 之一個糾錯碼（ECC)。控制器（以下所述）之一部分在資料 正被程式化於陣列内時計算ECC，且亦在從陣列讀取資料 時校驗ECC。另一選擇為，將ECc及/或其他開銷資料儲存 在與其所從屬之使用者資料不同之頁或甚至不同之區塊 中。一使用者資料區段通常為512個字組，相當於磁碟驅 動器内一扇區之大小。大量頁形成一區塊，例如自8個頁 至多達32個、64個、128個或更多個頁不等。亦可使用不 同大小之區塊及佈置。 在另一實施例中，將位元線劃分為奇數位元線與偶數位 元線。在一奇數/偶數位元線架構中，在一個時刻程式化 沿一共同字線且連接至該等奇數位元線之記憶體單元，而 在另一時刻程式化沿一共同字線且連接至偶數位元線之記 憶體單元。 圖4顯示記憶陣列200之區塊i之更多詳細内容。區塊i包 含X+1個位元線及X+1個NAND串。區塊i亦包含64個資料 字線（WL0-WL63)、2個虛擬字線（WL_dO及WL_dl)、一汲 極側選擇線（SGD)及一源極側選擇線（SGsp每一 NAND串 之一端經由一汲極選擇閘極（連接至選擇線SGD)連接至一 對應位元線，且另一端經由一源極選擇閘極（連接至選擇 線SGS)連接至源極線。由於存在64個資料字線及兩個虛擬 字線，故每一 NAND串包含64個資料記憶體單元及兩個虛 擬記憶體單元。在其他實施例中，NAND串可具有多於或 少於64個:資料記憶體單元及兩個虛擬記憶體單元。資料記 128993.doc 15 1374446 憶體單元能儲存使用者或系統資料。通常，虛擬記憶體單 元不用於儲存使用者或系統資料。一些實施例不包含虛擬 記憶體單元。 圖5係一劃分為一核心部分（稱為一感測模組48〇)及一共 同部分490之個別感測塊300之方塊圖。在一實施例中，針 對每一位元線存在一單獨的感測模組48〇，且針對一組多 個感測模組480存在一個共同部分490。在一實例中，一感 測塊包含一共同部分49〇及8個感測模組48〇。一組感測模 組中之每一者將經由一資料匯流排472與相關聯之共同部 分連通。更多詳細内容，參考美國專利申請公開案 2006/0140007，該公開案之全文以引用方式併入本文中。 感測模組4 8 0包括確定一所連接位元線中之傳導電流係 在一預定臨限位準之上或之下之感測電路47〇 ^在一些實 施例中，感測模組480包含一電路，其通常被稱為一感測 放大器。感測模組480亦包含一位元線鎖存器4 82，其用來 設定所連接位元線上之電壓狀態。例如，鎖存在位元線鎖 存器482中之一預定狀態會導致把所連接位元線拉至一指 定程式禁止之狀態（例如Vdd)。 共同部分490包括一處理器492、一組資料鎖存器494及 一耦合於該組資料鎖存器494與資料匯流排42〇間之I/C)介 面496 »處理器492實施計算。例如，其功能之一係確定儲 存在所感測s己憶體單元中之資料並將所確定的資料儲存入 該組資料鎖存器中。在一讀取作業期間，該組資料鎖存器 494用於儲存由處理器492所確定的資料位元。在_程式作 128993.doc -16- 1374446 業期間’其亦用於儲存由資料匯流排420導入的資料位 元。經導入寊料位元表示欲程式化於記憶體内之寫入資 料。I/O介面496在貧料鎖存器494與資料匯流排42〇之間提 供一介面。 在讀取或感測期間，由一狀態機222來控制系統作業， 該狀態機控制向已定址記憶體單元提供不同的控制閘極電 壓。在狀態機逐步調節對應於記憶體所支援的各種記憶體 狀態之各種預定義控制閘極電壓時，感測模組48〇可在該 等電壓之一者處跳閘且從感測模組48〇經由匯流排472向處 理器492提供一輸出。此時’處理器钧2通過考慮感測模組 的跳閘事件及關於狀態機經由輸入線493所施加控制閘極 電壓之資訊來確定所得記憶體狀態。然後處理器492計算 s己憶體狀態之二進制編石馬並將所得資料位元儲存於資料鎖 存器494中。在該核心部分之另一實施例中，位元線鎖存 益482有兩個用途：作為一用於鎖存感測模組之輸出之 鎖存器及亦作為一如上所述之位元線鎖存器二者。 預期某些實施案會包含多個處理器492。在一實施例 中，母一處理器492將包含一輸出線（在圖5中未繪示出）以 使該等輸出線之每-者皆線，，或"連接在一起。在一些實施 n輸线在連接至線"或"線之前發生反轉。此組態使 仔月b在程式驗證過程中快速確定程式化過程何時完成，此 乃因接納線，’或，，線之狀態機能確定正被程式化之所有位元 =時達到所需位準。例如，當每一位元已達到其所需位準 、，針對彼位元之一邏輯零將發送至線"或"線（或反轉一資 I28993.doc U/4446 料1 )。S所有位元輸出一資斜n/ -¾ r- ** A 頁料0(或反轉一貧料1)時，則狀 態機知曉終止該程式化過裎左 、^往在其中母個處理器皆與八個 感測模組連通之實施例中，壯能 J r 狀慼機可能（在一些實施例中） 而要5賣取線"或"線八次，4者向處理器梢增加邏輯以累 積相關聯位it線之結果錢該狀態機僅需讀取該線"或"線 一次。 欠在程式或驗證期間，將來自資料匯流排420欲程式化之 • 資料健存於該組資料鎖存器494中。由狀態機控制之程式 作業包括將一系列程式化電壓脈衝（具有增加的量值）施加 至所定址記憶體單元之控制閘極上。每一程式化脈衝後跟 一驗證過程以確定該記憶體單元是否已程式化為所需狀 態。處理器492相對於所需記憶體狀態來監控被驗證之記 憶體狀態。當二者一致時，處理器492將設定位元線鎖存 态482，以使該位元線被拉至一指定程式禁止之狀態。此 禁止耦合至該位元線之記憶體單元進一步程式化，即使在 P 程式化脈衝施加在其控制閘極上時。在其他實施例中，處 理器首先裝载位元線鎖存器482且在驗證過程中感測電路 - 將位元線鎖存器設定為一禁止值。 . 資料鎖存器堆疊494含有一對應於感測模組之資料鎖存 裔堆叠。在一實施例中，每個感測模組480有3-5(或其他數 目）個資料鎖存器。在一實施例中，該等鎖存器各自為一 位元。在某些實施案中（但不要求），將該等資料鎖存器實 施為一移位暫存器以使儲存於其中之並行資料轉換成用於 資料匯流排420之串行資料，且反之亦然。在一較佳實施 128993.doc •18· ^/4446 例中’可將對應於由m個記憶體單元構成之讀取/寫入區塊 斤有Η料鎖存器鏈接在一起以形成一移位暫存器塊以 使—資料區塊可通過串行傳送來輸入或輸出。特定而言， 對磧取/寫入模組庫進行調配，以使其資料鎖存器組中之 每一者依序將資料移入或移出資料匯流排，仿佛其係一用 於整體讀取/寫入區塊之移位暫存器之一部分_般。 可在以下專利中發現關於讀取作業及感測放大器之額外 資訊：（1)在2004年3月25曰公佈的美國專利申請公開案第 2004/0057287號，"Non-Volatile Memory And Method With

Reduced Source Line Bias Errors"; (2)在 2004年 6月 l〇 日公 佈的美國專利申請公開案第20〇4/0109357號"N〇n_v〇Utiie

Memory And Method with Improved Sensing" ; (3)美國專利 申請公開案第20050169082號；（4)在2005年4月5日申請的 由 Jian Chen 發明、名稱為”Compensating for Coupling During Read Operations of Non-Volatile Memory"之美國專 利公開案2006/0221692 ;及（5)在2005年12月28日申請、發 明人為 Siu Lung Chan 及 Raul-Adrian Cernea、名為 Re feren c e S e π s e A mp 1 i f i er F or Non - Vo 1 at i 1 e Memory "之美 國專利申請案第1 1/321,953號。所有以上剛剛列出的5個專 利文件之全文皆以引用方式併入本文中。 在一成功程式化過程（具有驗證過程）結束時，記憶體單 元的臨限電壓應在臨限電壓的一個或多個分佈内（對於經 程式化之記憶體單元而言），或視情況在臨限電壓的一個 分佈内（對於經擦除的記憶體單元而言圖6繪示當每一記 j2S993.doc 1374446 憶體單元皆鍺存四個資料位元時，對應於記憶體單元陣列 之資料狀態之實例性臨限電壓分佈。然而，在另一實施例 中’每個記憶體單元可使用多於或少於四個資料位元。圖 6顯示對應於資料狀態〇-15之16個臨限電壓分佈。在一實 施例中’處於狀態0之臨限電壓為負且處於狀態U 5之臨 限電壓為正。 在資料狀態0-1 5之每一者之間者係用於自記憶體單元讀 φ 取資料之讀取參考電壓》例如’圖6顯示資料狀態〇與1之 間的讀取參考電壓Vr 1 ’及資料狀態1與2之間的Vr2。藉由 測s式一指定記憶體單元之臨限電壓在相應讀取參考電壓之 上或之下，系統能確定該記憶體單元處於何種狀態。 驗證參考電壓在每一資料狀態〇·15之下限處或其附近。 例如，圖6顯示狀態1之乂幻及狀態22Vv2。當將記憶體單 το程式化為一指定狀態時，該系統將測試彼等記憶體單元 是否具有一大於或等於驗證參考電壓之臨限電壓。 • 圖7繪示另一實施例，其中對應於資料狀態〇-15之臨限 電壓分佈可部分重疊，此乃因Ecc可處理一定比例之發生 . 錯誤之記憶體單元。 亦應，主②，當使用通過源極之本體效應或本體偏壓來將 負Ba限電塵偏移至可量測正雷藤益阁吐 置判止電壓範圍時，Vt軸可能會偏離 把加至該控制閘極之實際雷愿。&+ p 貝％电魘。應注意之另一點是，與所 續示之1 6種狀態之相箄問 寺門隔/寬度相反，各種狀態可具有 不同的寬度/間隔以適庫料徂姓 迥應對保持相失之不同程度感受性。 在一些實施例中，狀離〇好/ c & 狀態〇及/或15寬於其他狀態。 128993.doc -20- 圖6(或圖7)中之每一資 應狀態之記憶體單元應於錯存在程式化為相 格，其提供將資料值職予:=:〇定值。_ -表 -膏祐你丨由 丁母貧科狀態Μ之一實例。在 ，-記憶體單元將資料儲存於 該四個頁稱為第—下部頁、第 不"貝史 ^ ^ w 貝第一上部頁、第三高部頁及第 頂4頁。圖8繪示每一資料 貝料狀態0-15之每一頁中的資 中。:實施例中’對每_頁分別程式化。在另一實施例 時程式化一記憶體單元的所有四個資料位元。 圖9係一表格，其提供將資料值賦予每-資料狀態(M5 之另一實.圖8中之資料值採用一格雷媽賦值方案以使 相鄰資料狀態之間僅改變一個位元。若一記憶體單元之臨 限電壓太低或太高，此佈置可減少錯誤位元之數目。 圖10係-描繪-操作非揮發性記憶體單元之實施例之流 程圖。在諸多實施案令’記憶體單元於程式化之前被擦除 (以區塊為單位或以其他為單位）。在—實施例中藉由在 源極線及位元線浮動之㈣將卜井提升至-擦除電壓（例如 20伏）且持續-足夠長時間並將一所選區塊之字線接地來 擦除記憶體單兀（見步驟5〇〇)。由於電容性耦合，未選擇之 字線、位兀線、選擇線及源極亦提升至佔擦除電壓顯著分 數之值。由此將一強電場施加至所選記憶體單元的隧道氧 化物層上，且當浮動閘極之電子發射至基板側時，所選記 憶體單元之資料通常藉由一 F〇wler_N〇rdheim穿隧機制擦 除。當電子自浮動閘極傳送至ρ·井區時，一所選記憶體單 元之臨限電壓降低。可對整個記憶陣列、一區塊、或另_ 128993.doc -21 - 單元區塊之後 :己憶體單元單位實施擦除。在擦除記憶體 可如本文中所述程式化各個記憶體單元。 /驟502中，；f見需要實施軟程式化以縮小經擦除記憶 體早疋之經擦㈣限電壓分佈。某些記憶體單元可能會由 :擦除過程之緣故而處於一較所需為深的擦除狀態。軟程 工化包含施加程式化脈衝以將經擦除記憶體單元之臨限電 W動ϋ緊密臨限電壓分佈。在每_程式化脈衝之 間’可實施-驗證作業以樓定記憶體單元是否在適合的經 擦除臨限電堅分佈内。在軟程式化過程結束之前不再需要 軟程式化之f己憶體單元可藉由提升對應位元線被鎖定以不 、y亍進步軟程式化。驗證電壓可基於特定實施案而變 化。此項技術中已知曉軟程式化。可在美國專利6,661，川 中發現更多關於軟程式化之資訊’該專利以引用方式併入 本文中。應生意不要求以-特定方案來實施軟程式化。雖 然通常軟程式化可與一擦除過程聯合實施，但軟程式化亦 可在程式化時實施。 在步驟504中，接收對一程式資料之請求。可自一主機 或其他裝置揍收該請求。在步驟5〇2與5〇4之間繪示一虛線 以指示一不可預知之時間量，且某些潛在的中間任務（包 含其他程式化作業）可在步驟502與504之間實施》 在步驟506中，藉由使用一多遍程式化過程將資料程式 化於記憶體單元中從而將記憶體單元從經擦除臨限電壓分 佈程式化為與有效資料狀態相關聯之任一臨限電壓分佈。 下文將提供步驟506之更多詳細内容。 128993.doc •22- 1374446 在步驟508中，讀取資料記憶體單元且向使用者提供所 讀取的資料。例如，藉由控制器向主機提供來自記憶體單 元之資料。在步驟506與508之間繪示一虛線以指示一不可 預知之時間量且某些潛在的中間任務可在步驟5〇6與5〇8之 間實施。在某些情形下，可能從未讀取資料。圖丨〇中之過 程係在控制器244及/或控制電路220指示下由控制器244及/ 或控制電路220實施。 通常’在讀取及驗證作業過程中，所選字線連接至一電 壓-針對每一讀取及驗證作業規定該電壓之位準（例如，

Vrl或Vvl)，以便確定相關|己憶體單元之一臨限電壓是否 已達到此位準。未選擇字線連接至一不同於所選字線之電 壓之超驅動電壓（稱為Vread)。通常，將該超驅動電壓選擇 為高於能被程式化至一資料記憶體單元之最大臨限電壓。 超驅動電壓與臨限電壓之間的差亦可稱為超驅動。在向所 選字線施加字線電壓之後，量測記憶體單元中之傳導電流 以確定該記憶體單元是否回應於施加至該字線之電壓而導 通》若經量測該傳導電流大於一特定值，則認為該記憶體 單元導通且施加至該字線之電壓大於記憶體單元之臨限電 壓。右經量測該傳導電流不大於該特定值，則認為記憶體 單元未導通且施加至該字線之電壓不大於記憶體單元之臨 限電壓。 在一讀取或驗證作業過程中，可藉由諸多方式量測一記 憶體單元中之傳導電流。在一實例中，藉由記憶體單元對 感測放大器中一專用電容器之放電率或充電率來量測一 128993.doc •23· 1374446 ‘fe體單元中之傳導電流。在另一實例中，所選記憶體單元 之傳導電流允許（或未能允許）包含該記憶體單元之NAND 串對位元線釋放一電壓。一段時間之後量測該位元線上之 電壓以瞭解其是否已被放電。關於讀取資料之更多詳細内 谷可在美國專利公開案2006/0221683中發現，此公開案之 全文以引用方式併入本文中。 圖11A-D描繪一種四遍程式化過程，其用於將資料程式 化於儲存四個資料位元（如在圖6或圖7中所繪示）之記憶體 單元中。在程式化之前，將一區塊中之所有記憶體單元擦 除為一經擦除臨限電壓分佈（見圖1〇中之步驟5〇〇)。例如， 圖1 1A顯示處於一經擦除臨限電壓分佈E之記憶體單元區 塊。在一些實施例中，經擦除臨限電壓分佈E低於〇伏。在 其它實施例令，經擦除臨限電壓分佈E高於〇伏，或部分地 高於〇伏。可藉由提升源極電壓及藉此誘導一欲提升臨限 電壓而不改變浮動閘極上之電子數目之逆向本體偏壓來將 負臨限電壓分佈移入正電壓區中。此藉由施加逆向本體偏 壓來改變臨限電壓歸因於衆所周知的本體效應現象。在大 多數NAND記憶體之上下文中，p井構成該體。為了簡化 圖，圖11A至11D中之Vt軸相對於實際VT軸發生偏移以使 所有VT看上去為正。實際中，可藉由使用逆向本體偏壓 來提升該等VT使其大於〇來讀取負ντ，且可在不提升本體 偏壓之情形下來讀取正VT,在此情形下，最大正ντ將為 大約4 V且未高到如該等圖中之經偏移…軸所反映的6 6 V以上。 128993.doc •24· 1374446 在圖11B中繪示了第一遍程式化。在第一程式化脈衝過 程中，彼等最終將被程式化為資料狀態0至7之記憶體單元 將被程式為一低於狀態0之臨限電壓分佈之低電壓分佈。 例如，圖1 1B顯示將彼等記憶體單元程式化為中間臨限電 壓分佈LM01。最終將被程式化為資料狀態8至丨5之記憶體 單元群組將被程式化為一中間臨限電壓分佈（在圖上標 示為LM02)。在一實施例中，臨限電壓分佈LM02不大於資 料狀態7之臨限電壓。在此第一遍之程式化脈衝之間，執 行兩個驗證作業：一個針對LMO1且一個針對LM02。因 此，在程式脈衝之間，將使用兩個驗證脈衝。從該程式過 程開始直到至少一個記憶體單元達到LM〇 1 (此時，該系統 將使用兩個驗證脈衝）可僅使用一個驗證脈衝（僅用於 LM01)。在其他實施例中，第一遍程式化可程式化為兩個 以上臨限電壓分佈》在一實施例中，資料經擦除為狀態〇 且最終將被程式化為資料狀態8至15之記憶體單元將被程 式化為一中間臨限電壓分佈，而最終將被程式化為資料狀 態0至7之記憶體單元將仍處於狀態〇。在另一實施例中， LM01可稍微與經擦除之臨限電壓分佈E重疊，此乃因 能處理一定百分比的發生錯誤之記憶體單元。因此該遍 程式化可在已驗證除了K個位元之外的所有位元時結束， 其中K為一可由ECC校正之數目。 在圖11C中綠示了第二遍程式化。彼等將被程式化為資 料狀態0至3之記憶體單元將自lM01程式化為臨限電壓分 佈LM11。例如，圖11C顯示臨限電壓分佈虛線）及 128993.doc -25· 1374446 LM11(實線）。最终將被程式化為資料狀態3至7之記憶體單 元將自LMO1程式化為中間臨限電壓分佈LM12。最終將被 程式化為資料狀態8至1 1之記憶體單元將自LM02程式化為 中間臨限電壓分佈LM13 ^彼等最終將被程式化為資料狀 態12至15之記憶體單元將自LM02程式化為中間臨限電壓 分佈LM 14。在第二遍程式化期間，在程式化脈衝之間需 要執行多達四個驗證作業：一個針對LM11之驗證作業， 一個針對LM12之驗證作業，一個針對LM13之驗證作業， 及一個針對LM1 4之驗證作業。因此，在每一程式化脈衝 之間，將存在多達四個驗證脈衝。在一些實施例中，可藉 由使用一種確定何時可由於沒有記憶體單元接近一特定目 標而省略某些驗證脈衝之智慧方案來減少驗證脈衝之數 目。可使用各種方案。關於有效驗證方案之更多資訊可參 見美國專利7,073，103中，該專利之全文以引用方式倂入本 文中。由於ECC可處理一定百分比的發生錯誤之記憶體單 儿，故在另一實施例中’ LM11可與LM12重疊，且LM13可 與LM14重疊。另外，LM12可與LM〇1或LM〇2重疊且 LM14可與LM02重疊。因此，該遍程式化可在已驗證除了 K個位元之外的所有位元時結束，其中K為一可由£CC校正 之數目。 在圖11D中繪示了第三遍程式化。彼等最終將被程式化 為資料狀態〇與1之記憶體單元將自^^"程式化為中間臨 限電壓分佈LM21。彼等將被程式化為資料狀態2與3之記 隐體單疋將自LM11程式化為中間臨限電壓分佈LM22。彼 128993.doc •26· 1374446 等將被程式化為資料狀態4與5之記憶體單元將自LM12程 式化為中間臨限電壓分佈LM23。彼等將被程式化為資料 狀態6與7之記憶體單元將自LM12程式化為中間臨限電壓 分佈LM24。彼等將被程式化為資料狀態8與9之記憶體單 元將自LM13程式化為中間臨限電壓分佈LM25。彼等將被 程式化為資料狀態10與11之記憶體單元將自LMi3程式化 為中間臨限電壓分佈LM26。彼等將被程式化為資料狀態 12與13之記憶體單元將自LM14程式化為中間臨限電麼分 佈LM2 7。彼等將被程式化為資料狀態丨4與丨5之記憶體單 元將自LM14程式化為中間臨限電壓分佈lm28。由於ECC 可處理一定百分比的發生錯誤之記憶體單元，故在另一實 施例中，相鄰LM2x分佈可彼此重疊（例如，LM26可與 LM25重疊）。另外，LM2x分佈亦可與[Μ1χ分佈重疊（例 如，LM26可與LM13重疊）。因此，此遍程式化可在已驗證 除了 K個位兀之外的所有位元時結束，其中〖為一可由Ecc 校正之數目。 在圖11E中繪示了第四遍程式化。在第四遍程式化中， 將被程式化為資料狀態〇之記憶體單元將自[厘21程式化為 資料狀態〇。將被程式化為資料狀態丨之記憶體單元將自 LM2 1程式化為資料狀態i。將被程式化為資料狀態2之記 憶體單元將自LM22程式化為資料狀態2。將被程式化為資 料狀g 3之記憶體單元將自LM22程式化為資料狀態3。將 被程式化為資料狀態4之記憶體單元將自LM23程式化為資 料狀態4。將被程式化為資料狀態5之記憶體單元將自 128993.doc •27- 1374446 LM23程式化為資料狀態5。將被程式化為資料狀態6之記 憶體單元將自LM24程式化為資料狀態6。將被程式化為資 料狀態7之記憶體單元將自LM24程式化為資料狀態7。將 被程式化為資料狀態8之記憶體單元將自LM25程式化為資 料狀態8。將被程式化為資料狀態9之記憶體單元將自 LM25程式化為資料狀態9。將被程式化為資料狀態1〇之記 憶體單元將自LM26程式化為資料狀態丨0 將被程式化為

寅料狀態11之記憶體單元將自LM26程式化為資料狀態 11。將被程式化為資料狀態12之記憶體單元將自LM27程 式化為資料狀態12。將被程式化為資料狀態丨3之記憶體單 元將自LM27程式化為資料狀態丨3。將被程式化為資料狀 態14之記憶體單元將自LM28程式化為資料狀態丨4。將被 程式化為資料狀態15之記憶體單元將自LM28程式化為資 料狀態15。如以上對圖7所論述，另一實施例包含重疊的 ί料狀態0-1 5。其他實施例可包含彼此重疊之中間[Μ狀

態，特別在直到整個區塊經歷完整個程式化序列時，資料 之二進制形式仍然存在。 ’ 在-實施例中，#純-程式化資料之請求時，該請求 伴隨有所有四頁的資料以便在一字蝮卜 子踝上之所有記憶體單元 可程式化為資料狀態0至15之任意_者。在該情形下，其 於所接收之資料實施圖11A-D中之四遍程式化。 在另-實施例中，-記憶體系統—次可接收少於 個頁。在該情形下，可最初將記憶體單元寫作 ： 體單元’其令每一資料頁被寫入不同… τ 胼6己憶體擦 128993.doc -28· 、成為"二擦除狀態且將一個資料位元程式化入記憶體單元 中以使某些記憶體單元仍處於經擦除狀態（狀態1)且某些記 憶體單元處於經程式化狀態（狀態〇)。當接收一第一記憶頁 時，將彼資料以：進制模式寫人―第—記憶體單元區塊 中。當接收第二資料頁時，將彼資料寫入一第二記憶體單 _區塊中§接收第三資料頁時，將彼資料頁以二進制形 式寫入一第三記憶體單元區塊中。當接收第四資料頁時， 將彼資料以二進制形式寫入一第四記憶體單元區塊中。一 旦寫入所有四個區塊，則系統可藉由使用圖11A-D之四遍 程式化過程對每一記憶體單元程式化四個資料位元來將所 有四個區塊重寫入一個區塊中。 在另一實施例中，一頁一頁地寫入一個二進制區塊直到 寫完該區塊。然後，一頁一頁地寫入另一個二進制區塊直 到亦寫完該區塊。隨後，以與前兩個區塊相同之方式寫入 一第二個二進制區塊及一第四個二進制區塊。當四個完成 的二進制區塊可用時，則將該等四個區塊中之資料壓縮並 以每個記憶體單元4個位元之形式寫入區塊中。在一實施 例中，首先將該等二進制區塊中之資料發送至其中實施二 進制ECC解碼之控制器晶#，且隨後❺了實施資料置亂之 外，實施適合每記憶體單元16種狀態之另一類型ecc解 碼，且將新資料發回至用於欲寫入每記憶體單元4種狀態 之區塊之記憶體晶片。 圖12係一流程圖，其描繪一用於程式化連接至一已選擇 字線之記憶體單元之程式化過程。諸多不同程式化技術可 128993.doc •29· 1374446 用於本發明。在一實施例中，由控制電路220及/或在控制 電路220指示下（狀態機222提供控制且功率控制226提供合 適信號）及/或在控制器244之指示下實施圖10中之過程。在 一實施例中，圖12中之過程用來對連接至（例如，藉由其 控制閘極）一字線之記憶體單元實施圖11A-E中之四遍程式 .. 化過程中之一遍。 在步驟624中，由控制器244發佈一"資料載入"命令，並 φ 將此命令輸入狀態機222 »在步驟626中，向解碼器電路提 供指示頁位址之位址資料。在步驟628中，針對已定址頁 輸入一頁程式資料以供程式化。例如，在一實施例中可輸 入528個資料字組。將彼資料鎖存在所選位元線之合適的 暫存器/鎖存器中。在一些實施例中，亦可將資料鎖存於 所選位7L線之第二暫存器内以供用於驗證作業。在步驟 63〇中，自控制器244接收一"程式化"命令並提供給狀態機 222。由"程式化"命令觸發後，使用一組施加至合適字線 • 之脈衝將在步驟628中鎖存的資料程式化入由狀態機222控 制之所選記憶體單元中。在步驟732中，由狀態機222維護 的程式計數器PC初始化為〇。 在一些實施例中’至少-個多遍程式化子集包含識別一 ' 肖獲取—相應程式化過程之特定結果相關聯之程式脈衝及 使用該經識別之程式脈衝來調節非揮發性儲存元件之隨後 私式化過程之程式化。在一實例中系統將識別可使第一 記憶體單元達到其目標之程式脈衝。在另一實例中，系統 將識別使第-N個記憶體單元達到其目標之程式脈衝，其 128993.doc 1374446 中N為一少於可由ECC校正之錯誤量之數量。已識別之彼 脈衝將具有一量值。在一實施例中，隨後一遍程式化之第 脈衝I值將設定為與已識別脈衝之量值相同。例如，若 第遍程式化之第四個程式脈衝導致使第一記憶體單元達 * 到其目標且該第四個程式脈衝之量值為14伏，則第二遍程 ·· 式化之第一程式脈衝量值將被設定為14伏。以此方式，在 一遍程式化中所觀察的行為可影響隨後一遍程式化。 φ 在其他實施例中，可實施其他變體。例如，可基於前一 遍中已識別脈衝來設定隨後—遍之第一脈衝，但不用使其 量值精確地相等。 另外，前一遍程式化中之程式脈衝可與一不同於第一記 憶體單元（或多個）達到其目標之事件相關聯。例如，可在 一記憶體單元達到一中間位準或其他狀態時識別一程式化 脈衝。 因此，當開始一遍新程式化時，系統將存取識別與達成 • $定特定結果相關聯之前一遍程式化中之程式脈衝的資訊 (步驟634)。系統將自一暫存器、一快閃記憶體單元或其他 . 非揮發性儲存裝置中讀取識別脈衝之資訊。在—實施例 • 中對個夕遍程式化過程之第一遍不實施步驟634，並 . $視裝置特徵將第-程式化脈衝之初始量值設定為10_17 伏之標稱值》 在步驟636巾’基於自前—遍程式化中所識別並在步驟 634中。賣取的脈衝來設定程式化信號之第一程式脈衝 量值。在步驟640中’將程式信號外帥之一個脈衝施加至 128993.doc • 31 · 1374446 所選字線。

態，則在步驟644申， Η固記憶體單元已達到其目標資料狀 將關於此程式脈衝之資訊儲存（步驟 646)於一諸如快閃記憶體單元或暫存器等非揮發性儲存裝 置中。此脈衝將用來設定下一遍程式化之第一脈衝量值。 在另一實施例中，藉由確定Ν個記憶體單元是否由於其已 達到目標狀態而自非封鎖變為封鎖以不進行進一步程式化 來實施步驟644。在一些實施例中，不對以下記憶體單元 實施步驟644之分析：自LM01程式化為LM11、自LM02程 式化為LM13、自LM11程式化為LM21、自LM12程式化為 23、自LM13程式化為LM25及自LM14程式化為LM27之記 憶體單元。在一實施例中’對於多遍程式化過程之最後一 遍不實施步驟644及646。 在步驟646之後，該過程繼續到步驟648。若當前脈衝在 該遍程式化期間並非第一次使經程式化的第一 N個記憶體 單元達到其目標資料狀態’則該過程會不經實施步驟646 而繼續到步驟648。 若所有經程式化記憶體單元皆已達到其目標資料狀態 128993.doc -32- (V驟648)，則該程式化過程完成並成功。在步驟65 0處報 。通過（PASS)"狀態。應注意，在步驟648之某些實施案 中，校驗是否至少一預定數目的記憶體單元已經驗證為達 到其目標狀態。此預定數目可小於所有記憶體單元之數 目，因此允許在所有記憶體單元達到其適合驗證位準之前 停止程式化過程。未成功程式化之記憶體單元可在讀取過 程期間使用錯誤校正來校正。 若在步驟648中確定並非所有記憶體單元已經達到其目 標狀態，則繼續該程式化過程。在步驟66〇中，對照一程 式限值來校驗程式計數器PC。程式限值之一實例為2〇 ;然 而，在各種實施案中可使用其他值。若程式計數器pc不小 於程式限值，則在步驟666中確定未成功程式化之記憶體 單元數目是否等於或小於一預定數目。若未成功程式化之 έ己憶體單元敫目等於或小於該預定數目，則該程式化過程 標記為通過並在步驟668處報告通過（pass)狀態。在諸多 情形下，未成功程式化之記憶體單元可在讀取過程中使用 糾錯過程來校正。然而，若未成功程式化之記憶體單元數 目大於該預定數目，則此程式化過程標記為失敗並在步驟 670中報告失敗（FAIL)狀態。若在步驟“ο中確定程式計數 器pc小於程式限值’則在步驟662中，下一Vpgm脈衝之量 值增加一步長且程式計數器PC之計數增加。在步驟662之 後’此過程循環回至步驟640以施加下一 vpgm脈衝。 程式化信號Vpgm之程式脈衝具有以一步長增加之漸增 量值。在一實施例中，該步長為常數以使每一遍程式化中 128993.doc -33- 丄:574446 之每-脈衝自其前一脈衝增加相同步長，在另一實施例 中’每-遍程式化(或多遍程式化之子集)將採用一不同步 長（見步驟652)。例如，第一遍程式化將具有一〇4伏的步 長’第二遍程式化將具有一〇.7伏的步長，第三遍程式化 將具有-0.35伏的步長，且第四遍程式化將具有一 ο”伏 的步長。亦可使用其它值。

在-替代實施例中’僅在第一遍程式化期間實施步驟 644與步驟646。因此’隨後三遍程式化將使用__基於該第 一遍程式化之第一程式脈衝量值。 針對每一遍程式化實施一次圖12中的過程。在其中有Μ 個字線且每個字線實施四遍程式化之情形下，針對每一區 塊可執行4x64次圖12中的過程。 圖12A顯示具有一组程式脈衝68〇之程式化電壓信號 Vpgm之一實例，該等程式脈衝之量值以一步長增加。該 步長繪示為線684與線686之間的空間。驗證脈衝（例如， 驗證脈衝682)在程式脈衝之間。圖12A顯示可用於區分四 個資料狀態的三個驗證脈衝。僅繪示三個脈衝以使此圖易 讀。在一使用十六個資料狀態之實施例中，在程式脈衝之 間可能有多達15個驗證脈衝。再返回觀察圖12，步驟64〇 包含施加一程式脈衝680而步驟642包含施加一組驗證脈衝 (例如，多達十五個之一組脈衝）682。 圖13描繪用於在一記憶體區塊之不同字線上程式化不同 遍程式化的次序。例如，圖13將初始作業識別為在字線 WL0上實施第一遍（圖11B)，隨後在字線WL1上實施第一 128993.doc -34· 1374446 遍’隨後在子線WLO上實施第二遍（圖He)，隨後在字線 WL2上實施第一遍，隨後在字線WL1上實施第二遍，隨後 在子線WL0上實施第三遍（圖iid)，隨後在字線WL3上實 細第一遍’…隨後在字線WL63上實施第四遍（圖ι1Ε)。由 圖13繪示的多遍程式化序列稱為對角序列過程，此乃因該 順序沿圖1 3中圖表的對角進行。在其他實施例中，亦可使 用其他序列。 在一實施例中，每一遍可對應一資料頁。例如，觀察圖 8及圖1 1B，若下部頁接收資料丨則將記憶體單元程式化為 LM01，且若下部頁接收資料〇則將記憶體單元程式化為 LM02。因此，在第一遍程式化之後，可基於記憶體單元 之限電壓處於LM01還是LM02來讀取下部頁資料為j還 是為0。第二遍程式化可與上部資料頁之程式化相關。例 如，觀察圖8及圖11C，若第二上部資料頁為資料丨，則將 5己憶體單元程式化為LM1 1或者LM13。若上部資料頁為資 料〇 ’則將s己憶體單元程式化為LM12或LM14。藉由測試 a己憶體單元的臨限電壓在哪一臨限電壓分佈内，可讀取第 二資料頁以及第一資料頁。第三遍程式化可對應於程式化 高部資料頁。例如，將為資料丨的高部頁資料儲存於 LM21、LM23、LM25 及 LM27t。資料 〇 將儲存於 lM22、 LM24、LM26或LM28中。第四遍可對應於將頂部資料頁程 式化為合適資料狀態。 圖14為一流程圖，其描繪在使用軟程式化結果來調節多 遍程式化之替代實施例中操作非揮發性記憶體之過程。在 128993.doc -35· ^/4446 ;:7:中，擦除-記憶體單元區塊。在步驟702中，實施 广2過：化。軟程式化過程可包含實施經某些摘微改動之圖 需要實施步驟6地步驟_通常會將初始 :壓…某個標稱值(例如，端視於裝置特徵而定設定 記愔栌一. 。己隐體早疋由於已達到經擦除

程;：適目標臨限電壓分佈而被封鎖不再進行軟 2化^在圖12之步驟_中儲存對彼等程式化脈衝之 識別。可將識別程式脈衝之資訊儲存於一暫存器中或一快 ^己憶體單元中。在步驟⑽中，接收―程式資料請求。 在步驟7〇2與7〇4之間存在-虛線，其指示在-段時間之間 可貫施中間步驟。在-些實施例中，可在未接收一程式化 資料請求之情形下程式化資料。在㈣鳩中，使用圖 11Α Ε中的多遍程式化過程（或另一多遍程式化過程）將資 料程式化於偏離經擦除臨限電廢分佈之記憶體單元中。在 圖14中之每-遍程式化中，基於在步驟繼之軟程式化過 程中所觀察的行為設定第—程式脈衝的量值。在步驟708 中，自記憶體單元讀取資料。在一實施例中，如在圖財 所，·會示，聯合擦除記憶體單元實施軟程式化。在其他實施 例中，軟私式化可與程式化（例如，回應於一程式化請求） 聯合實施。 圖15提供一實施圖14中的步驟706之流程圖的實例。圖 15中的步驟824-832與圖12中的步驟624-632相同。在步驟 834中’系統讀取在圖14中的步驟7〇2中儲存的來自該遍軟 程式化之程式脈衝識別。在步驟836中，基於在步驟834中 128993.doc -36 - 1374446 讀取的經識別脈衝設定程式化信號Vpgm之第一程式脈衝 量值。在一實施例中，將當前遍程式化之第一程式脈衝量 值設定為與在步驟834中讀取的脈衝量值相同。因此，在 步驟834中讀取的資訊可包含量值資訊、脈衝數目資訊（根 '* 據該資訊可計算出量值）或可用來確定合適量值之其他資 ·· 訊。在步驟840中，將程式脈衝施加至所選字線以實施程 式化。在步驟842中，驗證沿所選字線之記憶體單元。若 ^ 所有或一預訂數目之記憶體單元通過該驗證（步驟844)，則 在步驟846中該過程完成且成功（狀態=通過）^若未驗證所 有或足夠數目之記憶體單元，則在步驟860中確定程式計 數器是否低於一預定限值。若低於該預定限值，則在步驟 862中將程式信號Vpgm的電壓量值增加一步長且程式計數 器亦增加。如以上所述，該步長可基於正在實施哪遍程式 化而變化。在步驟862之後，該過程循環回至步驟84〇且施 加下一個程式脈衝。若在步驟86〇中確定程式計數器大於 • 預定限值且未成功程式化之記憶體單元數目小於一預定數 目（步驟866)，則在步驟868中該過程成功完成（狀態=通 * 過）。否則，若未成功程式化之記憶體單元數目不小於或 ·· 等於該預定數目（步驟866)，則在步驟870中該過程失敗。 針對母一遍程式化實施一次圖15中的過程。在一其中有 64個子線及母個字線實施四遍程式化之情形下，針對每— 區塊可實施4x64次圖15中的過程。 圖16提供一另一實施例之流程圖，該實施例使用軟程式 化過程來確定一遍單獨程式化過程的程式化信號的初始量 128993.doc •37- 1374446 值。在步驟880中，擦除一記憶體單元區塊。在步驟882 中，實施軟程式化且系統儲存與當N個記憶體單元驗證為 經擦除臨限電壓分佈時相關聯之程式脈衝識別。如以上所 論述，端視裝置建置而定，N可等於！、2、。圖16中之 步驟882與圖14之步驟702相同。在步驟884中，接收一程 式化資料之請求。在步驟886中，使用一遍單獨程式化過 程將資料程式化入自經擦除臨限電壓分佈變為任一資料狀 態之記憶體單元t。在步驟888中，讀取記憶體單元並向 一使用者提供資料。 在一實施例中，藉由針對每一字線執行一次圖15中的過 程來實施步驟886。亦即，對每一字線實施一遍。在一實 她例中步驟8 8 0將§己憶體單元程式化為經擦除臨限電壓 分佈E且步驟886將記憶體單元自經擦除臨限電壓分佈e程 式化為資料狀態0至15中之任一者。在另一實施例中，步 驟880將§己憶體單元擦除為資料狀態〇且步驟886將所有記 隐體單7L或-記憶體單元子集自資料狀態〇程式化為資料 狀態1至15中之任一者。 圖17為一流程圖，其描繪一使用軟程式化過程來改變程 式化過程之驗證部分來操作記憶體單元的過程之實施例。 在步驟902中，擦除一記憶體單元區塊。在步驟904中，實 施軟&式化過程。在一實施例中，可將記憶體單元擦除 為經擦除臨限電壓分佈Εβ在其他實施例中，記憶體^元 可擦除為資料狀態0。在軟程式化過程中，系統將識別第Ν (/、中Ν等於1或更大）經驗正為適宜經擦除臨限電壓分佈 128993.doc -38- 1374446 ^的㈣Γ t衝n亦將識別何時驗證完除 了 P個。己隐體早兀之外（其中P等於〇 - -r蚊从r 八）之所有記憶體 早…基於ECC及/或裝置特徵來選擇N值與，值。藉由 瞭解以上論述之兩個脈衝，可估計記憶體單元之正常蘇臨 限電磨分佈。例如’若N等於2，p等於8，且步長為：： 則正常態臨限㈣分佈為（8_2) x 4=24伏。此資訊可用來 =定在每一程式脈衝之後所需的驗證作業數目。例如，儘

管有16個資枓狀態，但驗證作業之數目可減少至每一程式 脈衝（2.4 + 0.3)/0.35 = 8個驗證。前幾個及後幾個程式脈衝甚 至可具有少於8次之驗證作業。在以上等式中，〇3表示程 式雜訊邊限且0.35表示一個實例性實施案之狀態到狀態臨 限電壓分離係數。 在步驟906中，將兩個經識別的程式脈衝儲存於非揮發 性儲存器中（例如，暫存器、快閃記憶體單元等）。在步驟 9〇6中，系統基於如以上論述之兩個經識別脈衝來計算臨 限電壓分佈之一近似值。在步驟91〇中，系統將基於以上 所論述的臨限電壓分佈之近似值及步長來計算並儲存所需 的驗證脈衝之最大數目。在步驟912中，接收一程式化資 料之請求。在步驟91〇與步驟912之間的虛線指示一不可預 測之時間量且可在步驟91〇與912之間實施中間作業。在步 驟9 14中’使用一遍單獨程式化過程將資料程式化於記憶 體單元中。在另一實施例中，步驟914可包含實施多遍程 式化過程。在步驟916中，自記憶體單元中讀取資料並向 使用者或主機報告。 128993.doc -39· 1374446 可使用圖15之過程來執行步驟914;然而，當實施一遍 單獨程式化過程時’每一遍的步長不改變。更確切地說， 其保持為一基於裝置特徵所確定的恆定值（例如，4 伏）在實把例中’圖17之過程亦可包含如以上所論述 基於軟程式化來設定初始程式脈衝之量值。在一實施例 中，按照自最靠近源極線之字線開始並向位元線觸點工作 之次序來程式化字線；例如，自WL〇處開始且在wl63處 結束。因此，在-遍單獨程式化過程中將實施64次圖此 過程，每個字線一次。 圖18為當使用圖15之過程來執行圖17之步驟914時執 行圖15之步驟842的過程的一實施例。圖18之過程執行以 下概念：僅使用一有限脈衝集合進行驗證，其中該有限集 合（可能）小於總集合。對於如以上針對圖17所述之實例， 在程式脈衝之間僅使用不超過8個驗證脈衝而不是所有15 個驗證脈衝。然而，所施加之8個驗證脈衝之集合基於記 憶體單兀之正常態臨限電壓分佈與程式化過程之當前狀態 而隨時間變化。一旦系統瞭解記憶體單元之正常態臨限電 壓刀佈寬度，系統就會估計該正常態臨限電塵沿圖6坐標 圖之分佈。 圖17之步驟910計算驗證脈衝之最大數目。此確定驗證 脈衝集合之最大寬度。例如，若驗證脈衝之最大數目為 8，則圖18中所預期之驗證脈衝集合包含多達8個驗證脈 衝。隨著程式化過程的繼續（經過圖15之各種叠代），該驗 證脈衝集合將移動以使不同的驗證脈衝成為該集合之一部 128993.doc -40· 1374446 分。例如，該集合可以僅包含一資 貝枓狀嘘〇之驗證脈衝開 始。最後’使該集合増大以倍盆勹人次^丨 便其包含貧料狀態〇至資料狀 態7之驗證脈衝，隨後使該集合蒋叙 罘0移動以使其包含資料狀態1 至8之驗證脈衝，然後是資料狀態2至9等等。 : 在圖18的步驟928中，基於驗證脈衝之最大數目且基於 .· 纟當前程式化過程中任-記憶體單元能達到之最高資料狀 H㈣別驗證集合4圖18中’任__記憶體單㈣達到之 _ 最高資料狀態稱為狀態X。該驗證脈衝集合將包含所需用 來驗證-高於所達到之最高資料狀態之狀態之驗證脈衝及 用於低於該狀態之狀態之驗證脈衝，但不大於已確定之驗 證脈衝之最大數目。在圖18中，一高於所達成之最高資料 狀態之狀態稱為狀態X+1。例如，若程式化過程剛剛開 始，所達成之最高資料狀態可為狀態£，故該驗證脈衝集 合會僅包含一狀態〇之驗證脈衝。若記憶體單元僅達到狀 態5且已確定之驗證脈衝之最大數目為8,㈣驗證脈衝集 • 合會包含狀態〇-6之驗證脈衝。若程式化過程進行了大部 分，記憶體單元已經達到狀態7，且已確定之驗證脈衝之 ^ 最大數目為8，則該驗證脈衝集合會包含狀態8·ι之驗證脈 ·. _ °若記憶料元已經達到狀態1G且已較之驗證脈衝之 , 最大數目為8,則該驗證脈衝集合會包含狀態4_u之驗證 脈衝。右5己憶體單元已達到狀態13且已確定之驗證脈衝之 最大數目為8，則该驗證脈衝集合將包含狀態7-14之驗證 脈衝。 在步驟930中，將在步驟928中所識別的該驗證脈衝集合 128993.doc -41 . 1374446 之最低驗證脈衝施加至所選字線。將該一個脈衝之量值設 定為相應資料狀態之驗證位準。在一些實施例中，一資料 狀態之驗證位準等於該資料狀態之最低臨限電壓（見例 如，圖6中狀態1之Vvl)。在步驟932中，感測程式脈衝結 果。亦即，確定所關注記憶體單元（或多個記憶體單元）是 否已導通或未導通。在步驟934中，將感測結果與每一記 憶體單元之資料相比較。若欲將記憶體單元程式化為剛剛 驗證之目標位準且其已達到該位準，則在步驟936中，藉 由提升該記憶體單元之位元線電壓來封鎖該記憶體單元。 在步驟938中，確定該驗證脈衝集合内是否仍有還未施加 之驗證脈衝。若沒有，則在步驟942中，確定是否該等記 憶體單元之任一者已達到狀態X+1。若有，則更新最高狀 態（狀態X)之指示且圖18之過程完成（亦完成圖15中的步驟 842)。若談驗證脈衝集合中仍有較多還未施加之驗證脈衝 (步驟938)，則在步驟940中施加下一個最高驗證脈衝，且 該過程循環回至步驟932。例如，當在步驟928中所識別之 該驗證脈衝集合包含狀態2-1〇之驗證脈衝時，將實施8次 圖18之循環（步驟932-938)。 在程式化資料之後，由於基於儲存在晰鄰浮動閘極中之 電荷的電場轉合’儲存在浮動閘極上之視在電荷發生偏 移。此浮動閘極到浮動閘極之麵合現象閣述於美國專利 5,867,429中，此專利之全文以引用方式倂入本文中。耦合 到一目標浮㈣極之浮動閘極彳包含位於同一 &元線上的 相鄰浮動閘極、位於同—字線上的相鄰浮動開極、或與目 128993.doc -42· 丄J/4446 標浮動閘極成對角之浮動閘極(此乃因該等閘極既在一相 鄰位元線上又在一相鄰字線上）。 _此浮動閘極到浮動閘極之耗合現象最明顯地發生於在不 同時候被程式化的峨鄰記憶體單元集合之間。例如，以一 在第- S己憶體單元浮動閘極上對應於一資料集合之電荷準 位來程式化該記憶體單元。隨後，以一在一個或多個毗鄰 記憶體I元之浮動閘極上對應第i資料集合之電荷位準來 程式化該一個或多個毗鄰記憶體單元。在程式化一個或多 個毗鄰記憶體單元之後，自第一記憶體單元讀取的電荷位 準似乎不同於所程式化的電荷位準，此乃因毗鄰記憶體單 元上之電荷效應耦合至該第一記憶體單元◊與被鄰記憶體 單元之耦合可使所讀取視在電荷位準偏移一足夠量從而導 致對所儲存資料之錯誤讀取。 一種解決浮動閘極耦合問題之嘗試可發現於由Nima Mokhlesi在2006年3月17曰申請的美國專利申請案 1 1/377,972 "System For Performing Read Operation On Non-V〇latile Storage With Compensation For Coupling", 此案之全文以引用方式併入本文中。在該申請案中所描述 之系統包含在讀取一目標記憶體單元時對相鄰記憶體單元 施加補償電壓。 圖19描繪當使用本文所述之四遍程式化技術來程式化記 憶體單元時限制浮動閘極麵合效應之方法。在一通常讀取 過程中，經選擇欲讀取之一 NAND串記憶體單元在其控制 閘極處接收一等於（或近似等於）在兩個相鄰資料狀態之間 128993.doc •43· 1374446 之-臨限電壓。例如’ $了確定一記憶體單元是否處於資 料狀態〇，該記憶體單元之控制閘極會接收Vrl(見圖6) ^ 為了確定一記憶體單元是否處於狀態1 ,將實施兩次讀取 作業：第一次讀取作業將對該記憶體單元施加vrl且第二 讀取作業將對該記憶體單元施加Vr2(見圖6)。端視該記憶 體單元是否回應於控制閘極電壓而導通或關閉，使用邏輯 來確定該記憶體單元處於何種狀態。 類似地，在一驗證過程中，將一驗證比較電壓施加至欲 驗證記憶體單元之控制閘極上。通常情況係該驗證比較電 壓與資料狀態之最低臨限電壓類似。例如，資料狀態i之 驗證電壓為Vvl。資料狀態2之驗證電壓為Vv2。當實施一 s賣取或驗證過程時，一 NAND串上之未選擇記憶體單元將 接收一稱作Vread之控制閘極電壓，其比資料狀態15之臨 限電壓南得多。此電壓Vread(超驅動電壓）將確保所有未選 擇記憶體單元將導通並允許電流在該NAND串中流動以便 該NAND串之電流流動僅由目標記憶體單元確定。 圖19之過程提供一種讀取已使用以上所述四遍程式化過 程程式化之記憶體單元之方式以限制來自相鄰浮動閘極之 柄合。在圖18之過程中所應用之理論為：在一讀取過程 中，在相同ΝΑΝΕ)串上，目標記憶體單元之汲極側的下一 個記憶體單元有時會基於其資料接收不同的電壓以補償浮 動閘極耦合《例如’當讀取一連接至WL丨2之記憶體單元 時’連接至WL13之記憶體單元會接收不同電壓。在驗證 過程中’除了源極側相鄰記憶體單元之外的所有記憶體單 128993.doc •44· 1374446 兀点曰接收Vread，而該源極側相鄰記憶體單元會接收小 於Vread-和△(例如，其中△可端視裝置特徵為1伏或其他 值）。將此其他值表示為Vreadx ’其中Vreadx=Vread_A。 在驗證期間，除了相鄰記憶體單元將接收ν_χ之外，所 有未選擇記憶體單元將接收Vreade在一隨後讀取過程 中，若源極側相鄰記憶體單元為一偶數狀態（狀態〇、2、 8 1 〇、1 2、14)，則源極侧相鄰記憶體單元將接收 VreadX而所有其他未選擇記憶體單元將接收力⑽。然 而，若源極側相鄰記憶體單元為-奇數狀態（狀態卜3 ' 9 11 1 3、1 5)，則在讀取過程中，相鄰記憶體單 元將接收Vread。此導致相鄰記憶體單元為奇數狀態時將 會接收補償。 再返回觀察圖11E，處於奇數狀態之記憶體單元比偶數 狀態之記憶體單元自相應中間狀態受到較強程式化。因 此，處於奇數狀態之相.鄰記憶體單元會具有較大耗合效 應。若使關13之序列來實施四遍程式化過程，則在一目 標記憶體單元之相鄰者的前三遍程式化之後但第四遍程式 化之別針對該目；s己憶體單元實施第四遍程式化。因此， 僅相鄰者之第四遍程式化會導致目標記憶體單元上浮動閘 極到子動閘極之耗合且端視相鄰記憶體單元之第四遍程式 化是將該記憶體單元置於奇數還是偶數狀態來使用二元 (開/關或低/高）補償。 圖19之步驟980包含接收一讀取一特定字線WLn上之資 料之。月求。因此WLn為選擇字線。在步驟982中，針對相 128993.doc -45- 1374446 鄰字線wLn+1上之所有記憶體單元實施_讀取㈣。㈣ 982包含確定所有連接至WLn+i之記憶體單元處在何種資 料狀態。在步驟984中，針對每一位元線，储存在WLn+1 • f之相鄰記憶體單以於-偶數狀態或-奇數狀態之指 π此僅⑥要每-位①線儲存_位元（奇數/偶數）。例如， 可使用一個位元鎖存器。在步驟986中，針對字線WLn實 施一讀取過程。在步驟986之過程中，對饥州施加 • 。步驟986包含實施以上所論述之補償。在步驟988 中，對於與處於奇數狀態之相鄰記憶體單元相關聯之彼等 位元線，儲存來自步驟986之讀取過程之資料。例如，系 統可校驗該-個位元鎖存器來判斷其是否指示一處於奇數 狀態之相鄰者且，若如此，則儲存步驟986之結果。彼等 具有一處於偶數I態之相鄰記憶體單元的位元線不儲存來 自步驟986之讀取過程之資料。在步驟99〇中針對字線 WLn實施讀取過程，其t相鄰字線WLn+i接收。 驗 #驟992中’彼等具有一處於偶數狀態之相鄰記憶體單元 之位7L線之資料將儲存來自步驟99〇之讀取過程之資料。 • 在步驟994中，將報告所儲存之資料（步驟992或步驟988)。 • 出於例證及說明之目的，上文已對本發明進行了詳細說 明。本文不意欲作為包羅無遺的闡述或將本發明限制於所 揭示之精確形式。根據上文之教示亦可作出許多種修改及 改變。所述實施例之選擇旨在最佳地解釋本發明之原理及 其實際應用，藉以使其他熟習此項技術者能夠以適合於所 構想具體應用之各種實施例形式及使用各種修改來最佳地 128993.doc • 46 · 1374446 利用本發明。本發明的範疇擬由隨附申請專利範 定。 【圖式簡單說明】 圖1係一 NAND串之俯視圖。 圖2係該NAND串之等效電路圖。 圖3係一非揮發性記憶體系統之方塊圖。 圖4係一繪示記憶陣列之一實施例之方塊圖。 圖5係一繪示感測塊之一實施例之方塊圖。 圖6繪示一實例性臨限電壓分佈集合。 圖7繪示一實例性臨限電壓分佈集合。 圖8繪示將資料編碼成一與臨限電壓分佈相關聯之資料 狀態集合之一實例。 圖9繪不將資料編碼成一與臨限電壓分佈相關聯之資料 狀態集合之一實例。 圖10係一流程圖，其闡述一種用於操作非揮發性儲存器 之方法之一實施例。 圖11A-11E繪示一種多遍程式化過程。 圖12係一流程圖，其闡述一種程式化非揮發性儲存器之 方法之一實施例。 圖12A繪示施加至所選記憶體單元之控制閘極之程式化 脈衝及驗證脈衝。 圖13係一圖表，其闡述對多個字線實施四遍程式化過程 之序列之一實施例。 圖Μ係-流程圖，其闡述-種操作非揮發性儲存器之方 128993.doc -47- 1374446 法之一實施例。 圖15係一流程圖，其闡述一種程式化非揮發性儲存器之 方法之一實施例。 圖1 6係一流程圖，其闡述一種操作非揮發性儲存器之方 法之一實施例。 圖1 7係一流程圖，其闡述一種操作非揮發性儲存器之方 法之一實施例。 圖1 8係一流程圖，其闡述一種驗證方法之一實施例。

圖1 9係一流程圖，其闡述一種讀取資料之方法之一實施 例。 【主要元件符號說明】

100 電晶體 102 電晶體 104 電晶體 106 電晶體 100FG 浮動閘極 100CG 控制閘極 102FG 浮動閘極 102CG 控制閘極 104FG 浮動閘極 104CG 控制閘極 106FG 浮動閘極 106CG 控制閘極 120 選擇閘極 128993.doc -48- 1221374446 126 128 SGD SGS WLO WL1 WL2

WL3 210 212 200 220 222 224

232 244 234 230A 230B 240A 240B 242A 選擇閘極 位元線觸點 源極線 沒極側選擇線 源極側選擇線 字線0 字線1 字線2 字線3 非揮發性儲存裝置 記憶體晶粒或晶片 記憶陣列 控制電路 狀態機 晶片上位址解碼器 功率控制模組 線 控制器 線 讀取/寫入電路 言買取/寫入電路 列解碼器 列解碼器 行解碼器 128993.doc -49- 1374446 242B 行解碼器 300 感測塊 BLO 位元線 BL1 位元線 BL2 位元線 BL3 位元線 BL4 位元線 BL5 位元線 BLx 位元線 WL_dl 虛擬子線 WL_dO 虛擬子線 WL0-WL63 資料字線 470 感測電路 472 匯流排 480 感測模組 482 位元線鎖存器 490 共同部分 492 處理器 493 輸入線 494 資料鎖存器 496 I/O介面 420 資料匯流排 128993.doc -50«

Claims (1)

1. 第097105962號專利申請案 、申請專利範圍： 中文申請專利範圍替換本(’⑼年4月〕 -種操作非揮發性儲存器之方法其包括: 對複數個非揮發性儲存元件實施一第 程， |l〇f / 1¾修正本 程式化過 在該第一程式化過程期間 健存元件的行為；及 ’觀察該複數個非揮發性 =該第-程式化過程後對該複數個非揮發性儲存元件 ’第-程式化過程，該第二程式化過程包含驗證作 '、，該驗證作業係在該觀察之後動態地被組態且係 部分地基於該觀察。 2. 如請求項1之方法，其中： «亥第一程式化過程為一用於緊密有關於該複數個非揮 發性儲存元件之一擦除臨限分佈之軟程式化過程。 3. 如請求項2之方法，其中： 6亥觀察包含基於該第一程式化過程確定該等非揮發性 儲存元件之一臨限電壓分佈之一近似值，該等驗證作業 至少部分地基於該臨限電壓分佈之該近似值。 4. 如請求項1之方法，其中： 該第一程式化過程對該等非揮發性儲存元件施加程式 化脈衝； 該觀察包括在該第一程式化過程期間識別一達成一第 一結果所需之第一程式化脈衝及在該第一程式化過程期 間識別一達成一第二結果所需之第二程式化脈衝；及 該第二程式化過程在程式化脈衝之間使用驗證脈衝， I28993-I010416.doc 1374446 該驗證脈衝係該驗證作業的—部分，基於該第一程式化 脈衝及該第二程式化脈衝來限制該等驗證脈衝。 5.如請求項1之方法，其進一步包括： 擦除該複數個非揮發性儲存元件，該第一程式化過程 為一與該擦除聯合實施之軟程式化過程，該軟程式化過 程包含對該複數個非揮發性儲存元件施加脈衝； 識別與疋成該軟程式化之該複數個非揮發性儲存元 件之一第一組相關聯之第一程式化脈衝；及 識別一與完成該軟程式化之該複數個非揮發性儲存元 件之所有但除一最後一組外之〇或多個外相關聯之第二 程式化脈衝，該第二程式化過程包含基於該第一程式化 脈衝及遺第一程式化脈衝來實施驗證作業。 6.如請求項1之方法，其進一步包括： 擦除該複數個非揮發性儲存元件，該第一程式化過程 為一與該擦除聯合實施之軟程式化過程，該軟程式化包 含對該複數個非揮發性儲存元件施加脈衝； 識別一與完成該軟程式化之該複數個非揮發性儲存元 件之一第一組相關聯之第一程式化脈衝； 識別一與完成該軟程式化之該複數個非揮發性儲存元 件之所有但除一最後一組外之〇或多個外相關聯之第二 程式化脈衝；及 基於該第一程式化脈衝及該第二程式化脈衝來識別一 範圍’該第二程式化過程包含基於該範圍施加若干驗證 脈衝。 m993-l0\04\6.doc ^74446 .如請求項丨之方法，其進一步包括·· 擦除該複數個非揮發性儲存元件，該第一程式化過程 :-與該擦除聯合實施之軟程式化過程，該軟程式化包 含對該複數個非揮發性儲存元件施加脈衝； 識別—與完成該軟程式化之該複數個非揮發性儲存元 件之一第一組相關聯之第一程式化脈衝； 識別—與完成該軟程式化之該複數個非揮發性儲存元 ^之所有但除一最後一組外之〇或多個外相關聯之第二 程式化脈衝；及 ;/第程式化脈衝及該第二程式化脈衝來識別驗 證脈衝之-數目H程式化過程包含在程式化脈衝 之間施加多達該數目之脈衝用以驗證程式化。 \如請求項7之方法’其中該在程式化脈衝之間施加多達 5亥數目之驗證脈衝以驗證程式化包括： ⑷針對-狀態變化窗之—最低狀態，向該複數個非揮 务f儲存元件之控制閘極施加一脈衝； (b)感測結果； ()子鎖已達到其相應目標之非揮發性儲存元件；及 針對該窗中之其他狀態重複步驟（a)_(c：^ 9.如請求項7之方法，其中： 該複數個非揮發性儲存元件之該第一組精確地由一個 非揮發性儲存元件組成；及 該最後一組之〇或多個該等非揮發性儲存元件由〇個非 揮發性儲存元件組成。 128993-1010416.doc 1374446 l〇.如請求項1之方法，其進一步包括： 擦除該複數個非揮發性儲存元件，該第一。 為與該擦除聯合實施之軟程式化過程，該軟^式化過卷 對該複數個非揮發性儲存元件施加脈衝；程式化包’ 識別一與完成該軟程式化之該複數個非揮發性儲存夭 件之一第一組相關聯之第一程式化脈衝； 識別一與完成㈣程式化之料轉發_存元件之 所有但除-最後一組外之〇或多個外相 化脈衝； 弟一程式

   基於該第-程式化脈衝及該第二程式化脈衝計算該複 數個非揮發性儲存元件之一臨限分佈之一近似值；及 基於該臨限分佈之該近似值及該第二程式化過程之一 程式化脈衝步長來計算驗證脈衝之一最大數目，該第二 程式化過程包含在程式化脈衝之間施加多達該最大數目 之驗證脈衝用以驗證程式化。 11. 一種非揮發性儲存系統，其包括：

   複數個非揮發性儲存元件；及 一個或多個管理電路，其與該複數個非揮發性儲存元 件連通，該一個或多個管理電路對該複數個非揮發性儲 存兀件實施一第一程式化過程且在該第一程式化過程後 對該複數個非揮發性儲存元件實施一第二程式化過程， s亥一個或多個管理電路在該第一程式化過程期間觀察該 複數個非揮發性儲存元件之行為，該第二程式化過程包 含驗證作業’該驗證脈衝係在該第二程式化過程前動態 128993.10I0416.doc -4- 地被組態且係至少部分地基於該該觀察。 12.如請求項11之非揮發性儲存系統，其中· 該第一程式化過程為一用於緊密有關於該複數個非揮 發性儲存元件之一擦除臨限分佈之軟程式化過程。 !3·如請求項12之非揮發性儲存系統，其中： 該一個或多個管理電路基於該第一程式化過程確定該 複數個非揮發性儲存元件之一臨限電麗分佈之一近似 值，該等驗證作業至少部分地基於該臨限電壓分佈之該 近似值。 X 14·如請求項U之非揮發性儲存系統，其中： 省第一程式化過程包含該一個或多個管理電路對該複 數個非揮發性儲存元件施加程式化脈衝； ^個或夕個官理電路在該第一程式化過程期間確定 一獲得一第一結果所需之第一程式化脈衝且在該程式化 過程期間確定-獲得一第二結果所需之第二程式化脈 衝；及 在該第二程式化過程期間，該一個或多個管理電路在 程式化脈衝之間使用該等驗證脈衝，該等驗證脈衝基於 該第一程式化脈衝及該第二程式化脈衝而受限制❶ 1S.如請求項11之非揮發性儲存系統，其中： 該一個或多個管理電路擦除該複數個非揮發性儲存元 牛該第程式化過程為一與該擦除聯合實施之軟程式 化過程，該軟程式化包含一個或多個管理電路對該複數 個非揮發性儲存元件施加脈衝； I28993-I0l04i6.doc 1374446 該一個或多個管理電路識別完成該軟程式化之用於該 複數個非揮發性儲存元件之一第一組之一第一程式化脈 衝； 該一個或多個管理電路識別完成該軟程式化之用於該 複數個非揮發性儲存元件之所有但除一最後一組外之〇 或多個外之一第二程式化脈衝；及 該一個或多個管理電路基於該第一程式化脈衝及該第 一程式化脈衝來識別驗證脈衝之一數目，該第二程式化 過程包含該一個或多個管理電路在程式化脈衝之間施加 多達該數目之驗證脈衝用以驗證程式化。 16·如請求項15之非揮發性儲存系統，其中： 忒複數個非揮發性儲存元件之該第一組精確地由一個 非揮發性儲存元件組成；及 i複數個非揮發性儲存元件之該最後—组由〇個非揮 發性儲存元件組成。 17.如請求項11之非揮發性儲存系統，其中 ^個或夕個管理電路擦除該複數個非揮發性儲存元 第程式化過程為一與該擦除聯合實施之軟程式 化過程’該軟程式彳b過程包含該—個或多個管理電路向 該複數個非揮發性儲存元件施加脈衝； 踢一個或多個管理電 蹲識別完成該軟程a w g 複數個非揮發性儲存 计疋仵之第一組之第一程式化用 衝； 該一個或多個管理電路識別 完成該軟程式化之用於該 128993-1010416. doc 1374446 複數個非揮發性儲存元件之所有但除一最後一組外之0 或多個外之第二程式化脈衝；且 該一個或多個管理電路基於該等第—程式化脈衝及該 第二程式化脈衝來計算該複數個非揮發性儲存元件之一 臨限分佈之一近似值；及 該一個或多個管理電路基於該臨限分佈之該近似值及 s亥第一程式化過程之一程式化脈衝步長來計算驗證脈衝 之一最大數目’該第二程式化過程包含該一個或多個管 理電路在程式化脈衝之間施加多達該最大數目之驗證脈 衝用以驗證程式化。 18. 如請求項17之非揮發性儲存系統，其中： 該一個或多個管理電路接收一程式化資料之請求，該 請求在確定程式化脈衝之第二數目之後予以接收，該第 二程式化過程由該一個或多個管理電路回應於該請求而 實施》 19. 如請求項11之非揮發性儲存系統，其中： 該第一程式化過程使該複數個非揮發性儲存元件處於 一與被擦除相關聯之狀態；及 該第二程式化過程將使用者資料程式化於該複數個非 揮發性儲存元件中。 2〇_如請求項Π之非揮發性儲存系統，其中·· 該複數個非揮發性儲存元件係多狀態反及以酬夬閃 記憶體裝置。 21.如請求項11之非揮發性儲存系統，其中·· I28993-I0I0416.doc 1374446 該複數個非揮發性儲存元件包含快閃記憶體裝置。 22.如請求項11之非揮發性儲存系統，其中： 該複數個非揮發性儲存元件係反及NAND快閃記憶體 裝置。 I28993-I0104l6.doc