JP5178914B2 - 不揮発性記憶装置のプログラムおよび選択的消去 - Google Patents

Description

本発明は、不揮発性記憶装置のための技術に関する。

半導体メモリは、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。電気的消去・再プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。

ＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートとチャネル領域は、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。トランジスタの閾値電圧は、フローティングゲート上（または他の電荷蓄積領域）に保持されている電荷量によって制御される。 即ち、そのソースとドレインの間の導通を可能にすべくトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上（または他の電荷蓄積領域）の電荷量レベルにより制御される。

ＥＥＰＲＯＭやＮＡＮＤ型フラッシュメモリデバイスなどのフラッシュメモリデバイスにプログラムを行う場合、典型的には、ビットラインが接地されるとともに、制御ゲートにプログラム電圧が加えられる。チャネルからの電子がフローティングゲートへ注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリセルの閾値電圧が上昇し、メモリセルがプログラムされた状態となる。プログラムに関するさらなる情報は、「Source Side Self Boosting Technique for Non-Volatile Memory」と題した米国特許第６，８５９，３９７号、および、「Detecting Over Programmed Memory」と題した米国特許第６，９１７，５４５号に開示されている。これらの両方の文献の内容は、その全体を参照することにより本明細書に組み込まれる。

幾つかのＥＥＰＲＯＭおよびフラッシュメモリデバイスは、電荷の２つの範囲を記憶するために用いられる、フローティングゲート（または他の電荷蓄積領域）を備えている。従って、メモリセルは、２つの状態（消去状態およびプログラム状態）の間で、プログラムまたは消去することができる。このようなフラッシュメモリデバイスは、バイナリメモリデバイスと呼ばれる場合がある。

マルチステート記憶装置は、禁止範囲によって分離された複数の明確な許可／有効プログラム閾値電圧範囲を識別することによって、実現される。各々の明確な閾値電圧範囲は、記憶装置で符号化された一組のデータビットに対する所定の値に関連するデータ状態に対応する。

隣接するフローティングゲートに蓄積されている電荷（または電荷蓄積領域の他の荷電タイプ）に基づいて電場が結合することによって、フローティングゲート上に蓄積されている見かけ上の電荷のシフトが生じうる。このフローティングゲートとフローティングゲートの結合現象は、米国特許第５，８６７，４２９号に記載されている。この文献の内容は、その全体を参照することにより本明細書に組み込まれる。

フローティングゲートとフローティングゲートの結合現象の効果は、マルチステートデバイスにとって大きな懸案事項である。これは、マルチステートデバイスでは、許容される閾値電圧範囲および禁止範囲が、バイナリデバイスに比して狭いためである。従って、フローティングゲートとフローティングゲートの結合によって、メモリセルが、許可閾値電圧範囲から禁止範囲や間違った許可閾値電圧範囲へ結果的に変化させられてしまうことが有りうる。

フローティングゲートとフローティングゲートの結合は、異なった時間にプログラムされた、隣接する複数のメモリセル間で発生することがある。例えば、あるデータの集合に対応するフローティングゲートの電荷のレベルを高くするために、第１のメモリセルがプログラムされる。その後に、第２のデータの集合に対応するフローティングゲートの電荷のレベルを高くするために、１つまたは複数の隣接するメモリセルがプログラムされる。１つまたは複数の隣接するメモリセルがプログラムされた後において、第１のメモリセルから読み出される電荷レベルは、プログラムされた電荷レベルに比して異なっているように見える。これは、第１のメモリセルに結合している隣接メモリセル上の電荷の効果によるものである。隣接メモリセルからの結合によって、記憶されているデータの間違った読み出しが引き起こされてしまうのに十分な量だけ、読み出される見かけ上の電荷レベルが変化することがある。

フローティングゲートとフローティングゲートの結合は、同時にプログラムされた、隣接する複数のメモリセル間でも発生することがある。例えば、第１のメモリセルが低位の閾値電圧に対応する状態にプログラムされ、第２のメモリセルが高位の閾値電圧に対応する状態にプログラムされるなど、２つの隣接するマルチステートメモリセルが異なる目標レベルにプログラムされることがある。第２のメモリセルが高位の閾値電圧に対応する状態に到達する前に、低位の閾値電圧に対応する状態にプログラムされるメモリセルはその状態に到達すると考えられ、さらなるプログラムの対象から除外される。第２のメモリセルが高位の閾値電圧に対応する状態に到達した後において、第２のメモリセルは第１のメモリセルに結合する。そして、第１のメモリセルが、プログラムした閾値電圧よりも見かけ上において高い閾値電圧を有する事態を引き起こす。

メモリセルのサイズが縮小し続けているため、短チャネル効果、酸化膜厚／結合率のばらつきの増大、チャネルドーパントのさらなる変動のために、閾値電圧の通常のプログラム区分および消去区分が増大することが見込まれる。その結果、隣接するデータ状態の間や、許容される閾値電圧範囲の間における、利用可能な間隔を減少させる。この効果は、２つの状態のみを使用するメモリ（バイナリメモリ）よりも、マルチステートメモリにとって、より顕著である。さらに、ワードライン間のスペースの減少や、ビットライン間のスペースの減少もまた、隣接フローティングゲート間の結合を増加させる。結合の増加や閾値電圧区分の増加に伴って、マルチステートメモリを実現することがより困難となる。

データがプログラムされるメモリセルの母集団において、消去された状態に維持されるメモリセルは、プログラムされるメモリセルに比して、より結合がおこる可能性がある。従って、全てのメモリセルを消去または調整することなく、選択的な消去または調整を一部のメモリセルに行うことができるシステムを提供する。このように、消去された状態を維持すべきメモリセルであるものの、結合によって見かけ上変化してしまったメモリセルが、再消去または他の調整がされうる。

一実施形態は、複数の不揮発性記憶素子を消去するステップと、前記複数の不揮発性記憶素子にプログラムを実行するとともに、プログラムされたデータを意図的に消去することなく、消去状態に維持されているはずの複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行するステップと、を備える。

一実施形態は、複数の不揮発性記憶素子の集合を消去するステップと、前記複数の不揮発性記憶素子の集合によって記憶されるデータを受信するステップを備える。受信されたデータは、複数の不揮発性記憶素子のうちのプログラムされる一部と、複数の不揮発性記憶素子のうちの消去状態が維持される一部を示している。前記プロセスは、さらに前記データを前記複数の不揮発性記憶素子の集合にプログラムするステップを備える。また、正しくプログラムされたデータを記憶している不揮発性記憶素子を意図的に消去することなく、消去状態に維持されていたはずの、複数の不揮発性記憶素子の少なくとも一部に対して、選択的に再消去を行うステップ備える。

一実施形態は、第１のコントロールラインに接続された複数の不揮発性記憶素子の集合と、第２のコントロールラインに接続された複数の不揮発性記憶素子の集合を消去するステップを備える。第１のコントロールラインに接続された複数の不揮発性記憶素子に対して、第１のマルチパスプログラム処理の第１のパスを実行するステップを備える。第２のコントロールラインに接続された複数の不揮発性記憶素子に対して、第２のマルチパスプログラム処理の第１のパスを実行するステップを備える。（前記第２のマルチパスプログラム処理の前記第１のパスを実行するステップの後に、）前記第１のコントロールラインに接続されている消去状態に維持されているはずの前記複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行するステップを備える。前記第２のコントロールラインに接続されている消去状態に維持されているはずの前記複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行するステップを備える。（前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に選択的に再消去を実行するステップの後に、）前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子に対して、前記第１のマルチパスプログラム処理の第２のパスを実行するステップを備える。前記第２のコントロールラインに接続されている前記複数の不揮発性記憶素子に対して、前記第２のマルチパスプログラム処理の第２のパスを実行するステップを備える。

一実施態様例は、複数の不揮発性記憶素子と、前記複数の不揮発性記憶素子と通信する１つまたは複数の管理回路と、を備える。前記１つまたは複数の管理回路は、前記不揮発性記憶素子を消去し、前記複数の不揮発性記憶素子にプログラムを実行するとともに、プログラムされたデータを意図的に消去することなく、消去状態に維持されているはずの複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行する。

一実施態様例は、複数の不揮発性記憶素子と、前記複数の不揮発性記憶素子を消去する手段と、前記複数の不揮発性記憶素子にプログラムを実行するとともに、プログラムされたデータを意図的に消去することなく、消去状態に維持されているはずの複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行する手段と、を備える。

ＮＡＮＤストリングの平面図である。 ＮＡＮＤストリングの等価回路図である。 不揮発性メモリシステムのブロック図である。 メモリアレイの一実施例を示すブロック図である。 センスブロックの一実施例を示すブロック図である。 閾値電圧区分を示す図である。 閾値電圧区分を示す図である。 閾値電圧区分を示す図である。 不揮発性記憶メモリ動作の処理の一実施形態を示すフローチャートである。 不揮発性記憶メモリ動作の処理の一実施形態を示すフローチャートである。 選択的消去処理の実行処理の一実施形態を示すフローチャートである。 選択的消去処理のタイミング図である。 選択的消去処理中のＮＡＮＤストリングを示す図である。 選択的消去処理中のＮＡＮＤストリングの断面図である。 選択的消去処理中のＮＡＮＤストリングの断面図である。 選択的消去処理の実行処理の一実施形態を示すフローチャートである。 選択的消去処理のタイミング図である。 選択的消去処理中のＮＡＮＤストリングの図である。 選択的消去処理中のＮＡＮＤストリングの断面図である。 選択的消去処理中のＮＡＮＤストリングの断面図である。 検証処理に干渉することなく多数の消去パルスを用いて選択的に不揮発性記憶装置を消去するステップの処理の一実施形態を示すフローチャートである。 検証処理に干渉することなく多数の消去パルスを用いて選択的に不揮発性記憶装置を消去するステップのタイミング図である。 ２パスプログラム処理の一実施形態を示すフローチャートである。 閾値電圧区分を示す図である。 不揮発性記憶装置をプログラムおよび選択的消去する処理の一実施形態を示すフローチャートである。 不揮発性記憶装置をプログラムおよび選択的消去する順番を示すテーブルである。 閾値電圧区分を示す図である。 閾値電圧区分を示す図である。 閾値電圧区分を示す図である。 選択的消去処理を用いてオーバープログラムを訂正するステップを備えるプログラム処理の一実施形態を示すフローチャートである。 選択的消去処理を用いてオーバープログラムを訂正するステップを備えるプログラム処理の一実施形態を示すフローチャートである。 選択的消去処理を用いてオーバープログラムを訂正する処理の一実施形態を示すフローチャートである。 プログラム処理中にオーバープログラムを訂正する処理の一実施形態を示すフローチャートである。

フラッシュメモリシステムの一例は、ＮＡＮＤ構造を用いており、２つの選択ゲートの間に複数のトランジスタの直列接続を含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１（又はドレイン側）選択ゲート１２０と第２（又はソース側）選択ゲート１２２の間に挟まれている、直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットコンタクト１２６を介してＮＡＮＤストリングをビットラインに接続している。選択ゲート１２２は、ＮＡＮＤストリングをソースライン１２８に接続している。選択ゲート１２０は、選択ラインＳＧＤに適切な電圧を加えることによって制御される。選択ゲート１２２は、選択ラインＳＧＳに適切な電圧を加えることによって制御される。トランジスタ１００、１０２、１０４、及び１０６の夫々は、制御ゲートとフローティングゲートを有している。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。

図１と図２は、ＮＡＮＤストリング内の４個のメモリセルを示しているが、４個のトランジスタの使用は単に一例として提示されている点に留意されたい。ＮＡＮＤストリングは、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい。例えば、ＮＡＮＤストリングによっては８個、１６個、３２個、６４個、１２８個などの数のメモリセルを有していてよい。本明細書の説明は、いかなる特定個数のメモリセルを有するＮＡＮＤストリングにも限定されない。

ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。各ＮＡＮＤストリングは、選択ラインＳＧＳによって制御されるソース選択ゲートによってソースラインに接続されているとともに、選択ラインＳＧＤによって制御されるドレイン選択ゲートによって関連するビットラインに接続されている。各ビットラインとそのビットラインにビットラインコンタクトを介して接続されている夫々のＮＡＮＤストリングは、メモリセルアレイの列を構成する。ビットラインは、複数のＮＡＮＤストリングによって共有されている。典型的には、ビットラインは、ワードラインと直交する方向でＮＡＮＤストリング上を通っており、１以上のセンスアンプと接続されている。

ＮＡＮＤタイプのフラッシュメモリおよびそれらの動作に関連する例は、以下の米国特許／特許出願に記載されており、それらの引用文献は、その全体が参照により本明細書に組み込まれる。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、及び、米国公開公報第ＵＳ２００３／０００２３４８号。

ＮＡＮＤフラッシュメモリに加えて、不揮発性記憶装置の他のタイプもまた用いることができる。例えば、不揮発性装置は、強誘電体層を用いたメモリセルによって製造されてもよい。前述した導電性のフローティングゲート素子の代わりに、誘電体層が用いられる。誘電体記憶素子を用いたメモリ装置が、「NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell」、IEEE Electron Device Letters、２１巻、１１号、２０００年１１月、５４３から５４５ページに、Eitanらによって開示されている。ＯＮＯ誘電層は、ソース拡散領域とドレイン拡散領域の間のチャンネルを横切って伸びている。あるデータビットの電荷がドレインに近接した誘電層内に局在し、他のデータビットの電荷がドレインに近接した誘電層内に局在する。例えば、米国特許第５，７６８，１９２号および６，０１１，７２５号では、２つの酸化シリコン層に挟まれたトラップ用の誘電層を有する不揮発性メモリセルが開示されている。マルチステートのデータ記憶は、誘電層内の空間的に離れた電荷蓄積領域の２値の状態を、別々に読み出すことで行われる。他のタイプのメモリ素子も使用できる。

図３は、複数のメモリセル（例えば、ＮＡＮＤマルチステートフラッシュメモリなど）のページ（または他のユニット）に平行して読み出しおよびプログラムを行うリード／ライト回路を有する記憶デバイス２１０を示している。記憶デバイス２１０は１以上のメモリダイまたはチップ２１２を備えていてもよい。メモリダイ２１２は、メモリセルの（２次元又は３次元の）アレイ２００、制御回路２２０、及び、リード／ライト回路２３０Ａと２３０Ｂを有する。一実施形態では、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセスライン及び回路の密度が半分に低減される。リード／ライト回路２３０Ａ及び２３０Ｂは、複数のセンスブロック３００を有しており、それらのセンスブロック３００によって１ページのメモリセルを並列に読み出し又はプログラムすることができる。メモリアレイ２００は、行デコーダ２４０Ａと２４０Ｂを介したワードラインと、列デコーダ２４２Ａと２４２Ｂを介したビットラインによってアドレス指定される。ワードラインおよびビットラインは、コントロールラインの一例である。典型的な実施形態では、コントローラ２４４は、１つ以上のメモリダイ２１２のような同じメモリデバイス２１０（例えば、取り外し可能なストレージカード又はパッケージ）内に含まれる。命令、及びデータは、ライン２３２を介してホストとコントローラ２４４の間で転送され、また、ライン２３４を介してコントローラと１つ以上のメモリダイ２１２の間で転送される。

制御回路２２０は、リード／ライト回路２３０Ａと２３０Ｂと協調して、メモリアレイ２００に対してメモリ動作を実行する。制御回路２２０は、ステートマシン２２２、オンチップアドレスデコーダ２２４、及び電力制御モジュール２２６を有している。ステートマシン２２２は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ２２４は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ２４０Ａ、２４０Ｂ、２４２Ａ及び２４２Ｂによって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール２２６は、メモリ動作中のワードライン及びビットラインに供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール２２６は、供給電力より大きな電圧を作り出すことができる一つ以上のチャージポンプを有する。

一実施形態では、制御回路２２０、電力制御回路２２６、デコーダ回路２２４、ステートマシン回路２２２、デコーダ回路２４２Ａ、デコーダ回路２４２Ｂ、デコーダ回路２４０Ａ、デコーダ回路２４０Ｂ、リード／ライト回路２３０Ａ、リード／ライト回路２３０Ｂ、及び／又はコントローラ２４４の一つ又は幾つかの組合せは、１つの管理回路または制御回路、或いは複数の管理回路群または制御回路群と称されることがある。１以上の管理回路または制御回路は、本明細書で記述する処理を実行する。

図４は、メモリセルアレイ２００の例示的な構造を示す。一実施形態においては、メモリセルのアレイは、数多くのブロックに分割される（例えば、ブロック０−１０２３や、その他の量など）。一実施形態では、ブロックは従来の消去の単位である。その他の消去の単位を用いた装置も使用可能である。

１のブロックは、ビットライン（例えばビットラインＢＬ０−ＢＬＸ）およびワードライン（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３）を介してアクセスされる複数のＮＡＮＤストリングを備えている。図４は、直列接続されることでＮＡＮＤストリングを形成している、４つのメモリセルを示している。各々のＮＡＮＤストリングに４つのセルが含まれているが、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい（例えば、ＮＡＮＤストリングによっては、１６個、３２個、６４個、１２８個やその他の数のメモリセルを有していてもよい。）各ＮＡＮＤストリングの一端は、（選択ラインＳＧＤに接続されている）ドレイン選択ゲートを介して対応するビットラインに接続されており、他端は、（選択ラインＳＧＳに接続されている）ソース選択ゲートを介してソースラインに接続されている。一実施形態では、ＮＡＮＤストリングの各々は、ＮＡＮＤストリングのそれぞれの端部に、計２つのダミーメモリセルを含んでいる。ダミーメモリセルは、データ記憶には用いられない。

各ブロックは、通常、複数のページに分割される。一実施形態においては、ページはプログラムの単位である。プログラムの他の装置も使用可能である。通常、１つ又は複数ページのデータが１列のメモリセルに記憶される。例えば、データの１以上のページが、共通ワードラインに接続されたメモリセルに記憶されてもよい。１つのページは、１つ又は複数のセクタを記憶できる。１つのセクタは、ユーザデータとオーバヘッドデータ（システムデータとも呼ばれる）を含む。オーバヘッドデータは、通常、セクタのユーザデータから算出される誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ：ＥＣＣ）とヘッダ情報を含む。コントローラ（またはステートマシン、または他の構成要素）の一部が、データがアレイにプログラムされているときにＥＣＣを計算し、データがアレイから読み出されているときにＥＣＣのチェックも行う。代わりに、ＥＣＣ及び／又は他のオーバヘッドデータはそれらが関係するユーザデータとは異なるページに記憶され、または異なるブロックに記憶されることがある。ユーザデータのセクタは通常、磁気ディスクドライブ内のセクタサイズに相当する５１２バイトである。例えば８ページから３２、６４、１２８、或いはそれ以上のページまでの多数のページが１ブロックを形成する。異なるサイズのブロックと配置も採用することができる。

幾つかの実施形態では、メモリセルは、ｐ基板、ｐ基板の内部のｎウェル、ｎウェルの内部のｐウェルを備えた、トリプルウェルを含んでいる。チャネル領域、ソース領域およびドレイン領域は、典型的には、ｐウェル内に配置されている。ｐウェルおよびｎウェルは、基板の一部とみなされる。一実施形態では、ＮＡＮＤストリングとの間の電気的遮蔽を得るためのｐウェル内のトレンチと共に、メモリセルの全体のアレイが、１つのｐウェル内に存在している。一実装態様では、同一のビットライン群を共有しているｐウェル内の全ブロックは、プレーンと呼ばれる。他の実施形態では、異なるブロックは、異なるｐウェル内に存在するとすることができる。

加えて、デバイスは、ｎ基板、ｎ基板の内部のｐウェル、ｐウェルの内部のｎウェルから成るトリプルウェルなど、逆極性を有することができる。この構造では、典型的には、チャネル領域、ソース領域およびドレイン領域がｎウェル内に配置される。

図５は、センスモジュール４８０と呼ばれるコア部と共通部４９０に分割された個々のセンスブロック３００のブロック図である。一実施形態では、各ビットラインに対して個別のセンスモジュール４８０を用意し、一組の複数センスモジュール４８０に対して一つの共通部４９０を用意してもよい。一例として、１個のセンスブロックは、１個の共通部４９０と８個のセンスモジュール４８０を有している。グループ内の各センスモジュールは、データバス４７２を介して協働する共通部と通信する。一例としては、その全体を参照することにより本明細書に組み込まれる米国特許出願公開公報２００６／０１４０００７号を参照されたい。

センスモジュール４８０は、接続されたビットライン内の伝導電流が予め決められたレベルより高いか低いかを判定するセンス回路４７０を備えている。幾つかの実施形態では、センスモジュール４８０は、センスアンプと一般に呼ばれる回路を有する。センスモジュール４８０は、さらに、接続されたビットラインに電圧状態を設定するために用いられるビットラインラッチ４８２を有している。例えば、ビットラインラッチ４８２内で予め決められた状態がラッチされることによって、接続されたビットラインを、プログラム禁止を指定する状態（例えば、Ｖｄｄ）に引き上げる（プル）する。

共通部４９０は、プロセッサ４９２、１組のデータラッチ４９４、及び、１組のデータラッチ４９４とデータバス４２０の間を接続するＩ／Ｏインタフェース４９６を備えている。プロセッサ４９２は計算を実行する。例えば、その機能の１つは、センスされたメモリセル内に記憶されているデータを特定し、特定されたデータを一組のデータラッチ内に記憶することである。１組のデータラッチ４９４は、読み出し動作において、プロセッサ４９２によって特定されたデータビット群を記憶するために用いられる。一組のデータラッチ４９４は、プログラム動作において、データバス４２０から取り込んだデータビット群を記憶するためにも用いられる。取り込まれるデータビット群は、メモリ内にプログラムする予定のライトデータ（プログラムデータ）を表す。Ｉ／Ｏインタフェース４９６は、データラッチ４９４とデータバス４２０の間のインタフェースを提供する。

読み出し又はセンス中には、システムの動作はステートマシン２２２の制御下にあり、ステートマシン２２２は（電力制御モジュール２２６を用いて）アドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む毎に、センスモジュール４８０はこれらの電圧の１つに遷移し、バス４７２を介してセンスモジュール４８０からプロセッサ４９２に出力が提供される。その時点で、プロセッサ４９２は、センスモジュールの遷移イベントと、ステートマシンから入力ライン４９３を介して加えられた制御ゲート電圧についての情報によって、結果としてのメモリ状態を特定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ４９４に格納する。コア部の別の実施形態では、ビットラインラッチ４８２は、センスモジュール４８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの二つの役割を持つ。

当然のことながら、いくつかの実装形態では複数のプロセッサ４９２を有することができる。一実施形態では、各プロセッサ４９２は出力ライン（図５には示されていない）を有し、各出力ラインは共にワイヤードＯＲ（配線論理和）接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続される前段階で反転される。この構成は、ワイヤードＯＲの結果を受け取るステートマシンが、プログラムされる全てのビットがいつ所望のレベルに到達したかを判断できるので、プログラム処理の完了時点を判定するプログラム検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理「０」がワイヤードＯＲラインに送られる（又はデータ「１」が反転される）。全てのビットがデータ「０」を出力すると（又はデータ「１」が反転されると）、ステートマシンはプログラム処理の完了を知る。各プロセッサが８個のセンスモジュールと通信する実施形態では、（いくつかの実施形態において）ステートマシンはワイヤードＯＲラインを８回読み出す必要があってもよいし、あるいは、協働するビットラインの結果を蓄積するための論理をプロセッサ４９２に追加し、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにしてもよい。

データラッチスタック４９４は、センスモジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール４８０毎に３個（或いは４個或いはその他の数の）データラッチが存在する。一実施形態では、ラッチは夫々１ビットである。

プログラム又は検証処理の間、プログラムされるべきデータはデータバス４２０から１組のデータラッチ４９４内に記憶される。検証処理の間、プロセッサ４９２は、所望のメモリ状態に対する検証メモリ状態を監視する。その２つが一致したとき、プロセッサ４９２は、プログラム禁止を指定する状態にビットラインを引き上げる（プルする）ようにビットラインラッチ４８２を設定する。これにより、たとえプログラムパルスがその制御ゲートに影響しても、ビットラインに接続したメモリセルがさらにプログラムされないようにすることができる。他の実施形態では、プロセッサが最初にビットラインラッチ４８２をロードし、センス回路が検証処理中にそれに禁止値を設定する。

いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス４２０用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、ｍ個のメモリセルのリード／ライトブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、リード／ライトモジュールの一群のデータラッチのそれぞれが、データバスへ或いはデータバスからデータを順に転送するようにリード／ライトモジュールのバンクを構成し、一群のデータラッチがあたかもリード／ライトブロック全体のシフトレジスタの一部であるかのようにしてもよい。

読み出し動作やセンスアンプについてのさらなる情報は次の文献に記載されている。（１）米国特許出願公開２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、２００４年３月２５日公開、（２）米国特許出願公開２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、２００４年６月１０日公開、（３）米国特許出願公開２００５０１６９０８２号、（４）米国特許出願公開２００６／０２２１６９２号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、発明者Ｊｉａｎ Ｃｈｅｎ、２００５年４月５日出願、及び、（５）米国特許出願公開第２００６／０１５８９４７号、「Reference Sense Amplifier For Non-Volatile Memory」、発明者Ｓｉｕ Ｌｕｎｇ Ｃｈａｎ及びＲａｕｌ−Ａｄｒｉａｎ Ｃｅｒｎｅａ、２００５年１２月２８日出願。これら５個の特許文献の全ては、その全体を参照することにより本明細書に組み込まれる。

プログラム処理が良好に終了した時点で、メモリセルの閾値電圧は、必要に応じて、プログラムされたメモリセルの閾値電圧の１つまたは複数の区分内、あるいは、消去されたメモリセルの閾値電圧区分内にあるべきである。図６Ａに、各メモリセルが２ビットのデータを記憶する場合における、メモリセルアレイに対する（各々がデータ状態に対応する）閾値電圧区分の例を示す。しかしながら、他の実施形態では、メモリセル当たり２ビットよりも多いデータあるいは２ビットよりも少ないデータを使用してもよい。たとえば、メモリセル当たり３ビットのデータ、メモリセル当たり４ビットのデータ、あるいは、他のビット数が使用されうる。図６Ａは、消去されたメモリセルに対する第１の閾値電圧区分／データ状態Ｓ０を示す。また、プログラムされたメモリセルに対して、３つの閾値電圧区分／データ状態Ｓ１、Ｓ２、およびＳ３もまた示されている。一実施形態では、Ｓ０における閾値電圧は負であり、Ｓ１、Ｓ２、およびＳ３における閾値電圧は正である。いくつかの実施形態では、複数の閾値電圧区分が、負の閾値電圧に対応する。

図６Ａの明確な各閾値電圧区分は、一組のデータビットに対して、所定の値を有するデータ状態に対応する。メモリセルにプログラムされたデータとメモリセルの閾値電圧レベルとの具体的な関係は、セルに採用されるデータ符号化方式に依存する。たとえば、米国特許第６，２２２，７６２号および２００３年６月１３日に出願された「Ｔｒａｃｋｉｎｇ Ｃｅｌｌｓ Ｆｏｒ Ａ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題する米国特許出願公開第２００４／０２５５０９０号は、いずれも、その全体を参照することにより本明細書に組み込まれており、マルチステートフラッシュメモリセルに関する様々なデータ符号化方式を掲載している。一実施形態では、フローティングゲートの閾値電圧が誤ってその隣接する物理状態にシフトした場合であっても１ビットしか影響を受けないように、データ値はグレーコード割当を用いて閾値電圧範囲／データ状態に割り当てられる。一例では、「１１」を閾値電圧区分／データ状態Ｓ０に割り当て、「１０」を閾値電圧区分／データ状態Ｓ１に割り当て、「００」を閾値電圧区分／データ状態Ｓ２に割り当て、「０１」を閾値電圧区分／データ状態Ｓ３に割り当てる。この例では、メモリセルが消去され、かつプログラムされるデータが１１である場合、閾値電圧は１１に関連するＳ０に既に存在しているので、その閾値電圧を変える必要がない。メモリセルが消去され、かつプログラムされるデータが００である場合、メモリセルの閾値電圧はＳ２に移動される必要がある。

また、図６Ａは、メモリセルからデータを読み出すための、３つの読み出し基準電圧Ｖｒ１、Ｖｒ２、およびＶｒ３も示している。所与のメモリセルの閾値電圧がＶｒ１、Ｖｒ２、およびＶｒ３以上であるか以下であるかを試験することによって、システムはメモリセルがどんな閾値電圧区分／データ状態にあるかを判定することができる。

また、図６Ａは、３つの検証基準電圧Ｖｖ１、Ｖｖ２、およびＶｖ３も示している。メモリセルをデータ状態Ｓ１にプログラムする場合、システムは、これらのメモリセルがＶｖ１よりも大きいまたはＶｖ１に等しい閾値電圧を有するか否かを試験する。メモリセルをデータ状態Ｓ２にプログラムする場合、システムは、メモリセルがＶｖ２よりも大きいまたはＶｖ２に等しい閾値電圧を有するか否かを試験する。メモリセルをデータ状態Ｓ３にプログラムする場合、システムは、メモリセルがＶｖ３よりも大きいまたはＶｖ３に等しい閾値電圧を有するか否かを判定する。

フルシーケンスプログラミングとして知られる一実施形態では、メモリセルは、消去された閾値電圧区分／データ状態Ｓ０から、プログラムされた閾値電圧区分／データ状態Ｓ１、Ｓ２、またはＳ３のいずれかに、直接にプログラムされうる。たとえば、プログラムされるメモリセルの母集団は、母集団内にあるすべてのメモリセルが消去された閾値電圧区分／データ状態Ｓ０にあるように、まず消去されてもよい。いくつかのメモリセルは、閾値電圧区分／データ状態Ｓ０から閾値電圧区分／データ状態Ｓ１にプログラムされる。一方、他のメモリセルは、閾値電圧区分／データ状態Ｓ０から閾値電圧区分／データ状態Ｓ２に、および／または、閾値電圧区分／データ状態Ｓ０から閾値電圧区分／データ状態Ｓ３に、プログラムされる。フルシーケンスプログラミングは、図６Ａの３つの曲線矢印によって図示される。

メモリセルは、同じワードライン上、同じビットライン上、あるいは近接したワードライン上および近接したビットライン上の隣接メモリセルから、容量結合を受けやすい。隣接メモリセルはプログラムされているので、容量結合はメモリセルの見かけ上の閾値電圧を上昇させる働きをするが、フローティングゲートには、電荷量の追加も損失も生じないこともある。多くのメモリセルの見かけ上の閾値電圧の上昇は、図６Ｂに示されるように、閾値電圧区分を広げてしまう。重度の容量結合のいくつかの例では、消去状態の閾値電圧は、第１のプログラム状態と重なる点まで広げられうる。たとえば、図６Ｂでは、閾値電圧区分／データ状態Ｓ０が隣接メモリセルからの容量結合によって広げられることで、閾値電圧区分／データ状態Ｓ０が閾値電圧区分／データ状態Ｓ１と重なっている。いくつかの事例では、システムはセルが状態０にあるか状態１にあるかを判定できないので、閾値電圧が重なっているメモリセルを備えるページまたはセクタは、正しくリードバックされ得ない。

本明細書で提案される技術は、消去状態０にあるべきであるものの、容量結合（またはその他の理由）によって見かけ上は消去されたデータ状態Ｓ０の閾値電圧区分外に存在する閾値電圧を有するメモリセルを再消去するために、消去処理を選択的に実施する。選択的消去は、プログラムされているべきメモリセルのいずれにおいても、プログラムされたデータを意図的に消去することなく、実施される。それゆえ、一実施形態では、図６Ｂの閾値電圧区分／データ状態Ｓ０は、閾値電圧区分／データ状態Ｓ０におけるメモリセルのすべてが消去検証レベルＥｖ未満の閾値電圧を有する図６Ｃの閾値電圧区分／データ状態Ｓ０のようになるように、狭められる。一実施形態では、Ｅｖ＝０ボルトである。状態Ｓ１、Ｓ２、およびＳ３にあるメモリセルは、選択的消去の間において、消去処理を施されない。

図７は、不揮発性記憶装置を動作させる処理を説明するフローチャートである。ステップ５４８において、プログラム要求およびプログラムするデータが受信される。データが記憶される。データは、コントローラ、ステートマシン、バッファ、またはその他の場所に記憶させることができる。図７の処理の一の実装形態では、メモリセルの劣化を均一に維持するために、メモリセルには事前プログラムが行われる（ステップ５５０）。一実施形態では、メモリセルは、状態Ｓ３（最も高い状態）や、ランダムパターンや、その他のパターンに事前プログラムされる。いくつかの実装形態では、事前プログラムを行う必要がない。

ステップ５５２では、プログラムに先立って、メモリセルが（ブロック単位又は他の単位で）消去される。一実施形態では、ソースとビットラインをフローティング状態にしておきながら、選択されたブロックのワードラインを接地し、十分な期間ｐウェルを消去電圧（例えば２０ボルト）にまで上昇させることによってメモリセルが消去される。消去対象に選択されていないブロックでは、ワードラインがフロートされる。容量結合のため、非選択ワードライン、ビットライン、選択ライン、及び、共通ソースラインもまた、消去電圧のかなりの割合の電圧まで上昇する。従って、消去されることが選択されていないブロックの消去が妨げられる。消去されることが選択されているブロックでは、選択されたメモリセルのトンネル酸化物層に強力な電場が加わり、主としてファウラ−ノルドハイムトンネル効果によってフローティングゲートの電子が基板側に放出されて、選択されたメモリセルのデータが消去される。電子がフローティングゲートからｐ−ウェル領域に移動するにつれて、選択されたセルの閾値電圧が低下する。消去は、メモリアレイ全体、別々のブロック、又はセルの他の単位で行うことができる。一実施形態では、メモリセルが消去された後、全ての消去済みのメモリセルが状態Ｓ０となる（図６Ａ参照）。消去処理の一実装態様では、幾つかの消去パルスをｐウェルに印加するステップ、および、メモリセルがＶｅｖを下回る閾値電圧を有しているか否かを消去パルスの合間に検証するステップを含んでいる。

ステップ５５４では、消去されたメモリセルの消去閾値電圧の区分を狭めるために、（随意に）ソフトプログラムが実行される。いくつかのメモリセルは、消去処理の結果として必要以上に低い消去状態にあってよい。ソフトプログラムでは、より深く消去されたメモリセルの閾値電圧ほど、消去検証レベルＥｖに近づくように移動させるように、プログラムパルスを制御ゲートに印加することができる。例えば図６Ａに示すように、ステップ５５４は、状態Ｓ０と関連する閾値電圧区分を狭めるステップを含むことがあり得る。ステップ５５６では、ブロックのメモリセルにプログラムが行われる。図７の処理は、上述した多様な回路を用いたステートマシンの指示によって実行されうる。ステップ５５８では、（コントローラおよび／またはステートマシンの指示で）メモリシステムは、（例えば再消去する）メモリセルに対して、消去処理を選択的に実行する。消去処理が実行されるメモリセルは、消去状態にされるべきだが、消去データ状態の電圧閾値区分から外れていると考えられる閾値電圧を有しているメモリセルである。選択的消去ステップは、プログラムされていると考えられている何れのメモリセルからもプログラムされたデータを意図的に消去することなく、行われる。メモリセルがプロフラムされ、（場合によっては）選択的に消去された後では、メモリセルは読み出されることが可能となり（ステップ５６０）、コントローラおよび／またはそのコントローラと通信するホストにデータ読み出しが報知可能とされる。

図８は共通ワードラインに接続されているメモリセルにプログラムを実行する際のプロセスの一実施形態を表すフローチャートである。図８のプロセスは、図７のステップ５５６において１回または複数回実施されうる。例えば、図８の処理は、図６Ａのフルシーケンスプログラミングを実行するために使用することができ、その場合には図８の処理は各々のワードラインについて１回実行されうる。一実施形態では、プログラムプロセスは、ソースラインの最も近くに位置するワードラインから開始して、ビットライン側へ向かって順番に実施される。図８の処理は、１つのワードラインに対して１ページ（または一部ページ、または他の単位）のデータのプログラムを行うため、または、マルチパスプログラム処理の１つのパスのプログラムを行うためにも使用しうる。他の変更形態もまた使用可能である。図８の処理はステートマシン２２２の指示によって実行される。ここで述べた消去のための技術は、多くの異なるプログラミング方式に適用することができる。

通常、プログラム処理において制御ゲートに印加されるプログラム電圧は、連続するパルスとして印加される。プログラムパルスの合間には、検証処理を可能とするための複数の検証パルスが存在する。多くの実装形態では、連続するパルスの各々の大きさが、所定のステップサイズで増加する。図８のステップ６０８では、プログラム電圧（Ｖｐｇｍ）が初期値（例えば、１２ボルトまでの電圧など、その他の適切な値）に初期化されると共に、ステートマシン２２２によって維持されるプログラムカウンタＰＣが１に初期化される。ステップ６１０において、プログラム電圧Ｖｐｇｍのプログラムパルスが、選択ワードライン（プログラム用に選択されたワードライン）に印加される。非選択ワードラインは、従来知られる昇圧方法を実行することで、１以上の昇圧電圧（例えば、８ボルトまでの電圧）を受ける。メモリセルがプログラムされる場合には、対応するビットラインが接地される。一方、メモリセルが現在の閾値電圧を維持する場合には、プログラムを禁止するために、対応するビットラインがＶ_ＤＤに接続される。昇圧方式に関するさらなる情報は、米国特許第６，８５９，３９７号、および、米国特許出願公開第２００８０１２３４２５号に記載されている。これらの両方の文献の内容は、その全体を参照することにより本明細書に組み込まれる。

ステップ６１０では、プログラミング対象に選択された選択ワードラインに接続されている全てのメモリセルが一緒にプログラムされるように、選択ワードラインに接続されている全てのメモリセルにプログラムパルスが一斉に印加される。このようにして、選択ワードラインに接続されている全てのメモリセルは、プログラム対象から除外されない限り、一斉に閾値電圧を変更することができる。

ステップ６１２では、適切な一組の目標レベルを使用して、選択されたメモリセルのデータ状態が検証される。図８のステップ６１２は、１つ以上の検証処理を有している。一般的に、検証処理および読み出し処理の期間では、関連するメモリセルの閾値電圧がそれらのレベルに到達しているか否かを判断するために、選択されたワードラインが電圧に接続され、その電圧レベルが各々の読み出しおよび検証処理において特定される（例えば、図６Ａの検証のためのＶｖ１、Ｖｖ２、Ｖｖ３、および、読み出しのためのＶｒ１、Ｖｒ２、Ｖｒ３を参照）。ワードライン電圧を印加した後に、ワードラインに印加された電圧に応じてメモリセルがターンオンしたか否かを判定するために、メモリセルの伝導電流が測定される。所定値よりも大きい伝導電流が測定される場合には、メモリセルがターンオンしており、ワードラインに印加された電圧がメモリセルの閾値電圧よりも大きいと推定される。所定値よりも大きい伝導電流が測定されない場合には、メモリセルがターンオンしておらず、ワードラインに印加された電圧がメモリセルの閾値電圧よりも大きくないと推定される。

読み出しまたは検証処理において、メモリセルの伝導電流を測定するためには多くの方法がある。一例としては、センスアンプの専用キャパシタへの伝導電流の放電速度または充電速度によって、メモリセルの伝導電流を測定してもよい。別の例としては、選択したメモリセルの伝導電流が、メモリセルを備えるＮＡＮＤストリングの対応する、既知の電圧にプレチャージされたビットラインを放電させる（または放電させない）よう構成してもよい。ビットラインが放電されたか否かを調べるために、一定期間後に、ビットラインの電圧が測定される。ここで述べる技術は、検証および読み出しについての他の周知技術ついても適用しうることに留意されたい。検証／読み出しについてのさらなる情報は、その全体を参照することにより本明細書に組み込まれる下記の特許文献に記載されている。
（１）米国特許出願公開２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、（２）米国特許出願公開２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、（３）米国特許出願公開２００５０１６９０８２号、及び、（４）米国特許出願公開２００６／０２２１６９２号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」。

選択されたメモリセルの閾値電圧が適切な目標レベルに達していることが検知された場合には、例えばそのメモリセルのビットライン電圧がその後のプログラムパルスの間Ｖｄｄまで高められることにより、そのメモリセルは以後のプログラムから除外される。

図８へ戻り、ステップ６１４において、全てのメモリセルが目標閾値電圧に到達したか否かが確認される。到達している場合には、全ての選択されたメモリセルがプログラムされていると共に目標状態が検証されているため、プログラム処理が完了し成功している。ステップ６１６において「合格」ステータスが通知される。ステップ６１４の幾つかの実装形態では、少なくとも予め決められた数のメモリセルが適切にプログラムされたことが検証されたか否かがチェックされることに留意されたい。この予め決められた数は、全メモリセル数よりも少なくてもよく、従って、全メモリセルが適切な検証レベルに到達する前にプログラム処理が終了し得る。プログラムに成功しなかったメモリセルは、読み出し処理におけるエラー訂正によって訂正され得る。

ステップ６１４において、全てのメモリセルが目標閾値電圧に到達しているのではないと判断された場合、プログラム処理は継続する。ステップ６１８では、プログラムカウンタＰＣがプログラム限度値（ＰＬ）に対してチェックされる。プログラム限度値ＰＬの一例は２０である。しかしながら、これ以外の値の使用も可能である。プログラムカウンタＰＣがプログラム限度値未満でない場合には、ステップ６３０にて、プログラムに成功していないメモリセルの数が既定数以下か否かが判定される。プログラムに失敗したメモリセルの数が既定数以下の場合には、ステップ６３２にて、プログラム処理が合格したとみなされ、合格のステータスが通知される。多くの場合、プログラムに失敗したメモリセルは、読み出し処理においてエラー訂正を使って訂正され得る。しかし、プログラムに失敗したメモリセルの数が既定数よりも多い場合には、ステップ６３４にて、プログラム処理に失敗したことを示すフラグが立てられ、失敗ステータスが通知される。

ステップ６１８において、プログラムカウンタＰＣがプログラム制限値ＰＬ未満であると判断された場合には、ステップ６２０に進む。ステップ６２０では、プログラムカウンタＰＣが１増加され、プログラム電圧Ｖｐｇｍが次の大きさに段階的に増加される。例えば、次のパルスが前のパルスに対して１ステップサイズ分（例えば、０．１〜０．４ボルトのステップサイズ）大きくされる構成としてもよい。ステップ６２０の後、処理はステップ６１０へ戻り、別のプログラムパルスが選択ワードラインに印加され、処理が続行される。

図９は、消去された状態にあるべきであるものの、見かけ上は消去されたデータ状態の閾値電圧区分外に存在する閾値電圧を有するメモリセルの消去処理を、選択的に実施するプロセスを表わすフローチャートである。一実施形態では、図９のプロセスは、選択的消去が１本の選択ワードラインに接続されたメモリセルに対して実施されるように、１本の選択ワードラインに対して実施される。他の変形形態では、種々のワードラインに接続されたメモリセルは、選択的消去処理を同時に施されうる。

ステップ６５０では、消去された状態を維持すべきメモリセルが識別される。たとえば、状態Ｓ０がデータ１１に対応し、状態Ｓ１がデータ１０に対応し、状態Ｓ２がデータ００に対応し、状態Ｓ３がデータ０１に対応する場合、データ１１を記憶しているはずのメモリセルが消去されたまま（たとえば、状態Ｓ０のまま）であるべきである。消去された状態であるべきメモリセルを識別するのに適した方法は数多くある。一例では、現在プログラムされているデータあるいは最近プログラムされたデータは、バッファ（ＲＡＭまたはフラッシュメモリ）に記憶されうる。このデータは、ステップ６５０においてバッファからの読み出しが可能であり、システムは、コントローラ（図３参照）、ステートマシン（図３参照）、またはプロセッサ４９２（図４参照）を用いてデータ１１を記憶しているはずのメモリセルを識別する。別の実施形態では、データ１１を記憶しているはずのメモリセルを判定するために、データが、コントローラからステートマシンまたはプロセッサ４９２に再発行されうる。別の実施形態では、現在プログラムされているまたは最近プログラムされたデータはデータラッチ４９４に記憶され得るとともに、またデータ１１を記録するべきであるメモリセルを判断するためにプロセッサ４９２によって使用されうる。

ステップ６５２では、消去検証処理は、選択ワードラインに接続されたメモリセルに対して実施される。消去検証処理は、メモリセルが正しく消去されているか否かを判定する。一例では、消去検証処理は、メモリセルの閾値電圧が消去検証比較電圧Ｖｅｖよりも大きいか否かを判定する（図６Ａ参照）。選択ワードラインは、消去検証比較電圧Ｖｅｖを受ける。非選択ワードラインは、Ｖｒｅａｄとも呼ばれるオーバードライブ電圧（およそ８〜１０ボルト）を受ける。図８のステップ６１２に関して先に説明したように、適切なワードライン電圧（電圧を制御ゲートに印加する）を印加した後、メモリセルが導通しているか否かを判定するために、選択されたメモリセルの伝導電流が観察／測定される。消去検証電圧Ｖｅｖに応じて導通するメモリセルは、状態Ｓ０内の閾値電圧を有するものと仮定され、したがって、適切に消去されている。消去検証電圧Ｖｅｖを受けることに対応して導通せず、かつ消去状態Ｓ０にあるはずのメモリセルは、見かけ上は消去データ状態Ｓ０の閾値電圧区分外（たとえば、閾値電圧区分よりも高い）にある閾値電圧を有するものと結論付けられる。ステップ６５４では、すべてのメモリセルが検証される（すなわち、すべてのメモリセルがＶｅｖに応じて導通する）場合、図９のプロセスが終了される。一実施形態では、少なくとも所定数のメモリセルがステップ６５２における消去検証処理に合格する場合、図９のプロセスは終了される。適切に検証されないメモリセルがある場合（すなわち、検証されるメモリセルが所定数よりも少ない場合）、プロセスはステップ６５６に引き継がれる。そして、消去状態Ｓ０にあると考えられるがステップ６５２の検証処理に合格しなかったメモリセルに対して、選択的消去処理が実施される。ステップ６５２において検証処理に合格したメモリセルは、後述のように、ステップ６５６の選択的消去処理から除外される。ステップ６５６の選択的消去処理を実施した後、プロセスはステップ６５２にループバックし、別の消去検証処理が実施される。ステップ６５２、６５４、および６５６のループは、すべてのメモリセルが検証されるまで、あるいは所定数のメモリセルが正しく検証されるまで実施される。他の実施形態では、ループは最大反復回数によって制限されうる。

図１０は、図９のステップ６５６の選択的消去処理を表わすタイミング図である。図１０は、選択的に消去されるメモリセルに接続されたビットライン、消去されないメモリセルに接続されたビットライン、ＳＧＤ、非選択ワードライン、選択ワードライン、ＳＧＳ、ソースライン、選択的に消去されているメモリセルを有するＮＡＮＤストリングのチャネル、選択的に消去されていないメモリセルを有するＮＡＮＤストリングのチャネル、およびｐウェルに対する電圧信号を示す。図１０のプロセスは、３つのステップを有する。ステップ１の間、消去されるメモリセルに接続されたビットラインは、ｔ１においてＶｄｄ（およそ２〜２．５ボルト）に充電される。消去されないメモリセルに接続されるビットラインは、（これらのメモリセルはプログラムされているか、あるいは消去されていると考えられて消去検証処理に合格しているので）、０ボルトに保たれる。また、ソースラインおよびＳＧＤは、ｔ１においてＶｄｄまで上昇される。ワードライン、ＳＧＳ、およびｐウェルはすべて０ボルトに保たれる。ステップ２はＮＡＮＤストリングのチャネルを昇圧することを含む。時間ｔ２において、昇圧電圧Ｖｐａｓｓが非選択ワードラインに印加される。一実施形態では、Ｖｐａｓｓはおよそ１０ボルトである。非選択ワードラインを（少なくとも部分的に）Ｖｐａｓｓまで上昇させると、消去のために選択されたメモリセルを有するＮＡＮＤストリングに対して、チャネル領域が昇圧される。チャネル領域は、およそ６ボルト（または、６ボルトに近い電圧範囲）まで昇圧される。これらのＮＡＮＤストリングのビットラインはＶｄｄにあるので、ドレイン側の選択ゲートはカットオフ状態になり、これによってチャネルを昇圧することができる。消去するために選択されるメモリセルを有しないＮＡＮＤストリングは、それらのチャネルを０ボルト（または、０ボルトに近い電圧範囲）に保つことになる。ステップ３は、消去を可能にするために、負電圧を選択ワードラインに印加することを含む。たとえば、Ｖｅｒａｓｅ（およそ−１０ボルト）が、ｔ３において選択ワードラインに印加される。選択ワードラインの負電圧および昇圧されたチャネルにおける正電圧は、選択ワードラインに接続されたメモリセルを選択的に消去する強力な電場を、昇圧されたチャネルを有するＮＡＮＤストリングに作り出す。一実施形態では、消去するステップは、閾値電圧を低下させるためにフローティングゲートから電子を除去することを含む。一例では、電子がソース／ドレイン領域に移動される。別の実施形態では、フローティングゲートから電子を移動するのではなく、選択ワードライン／制御ゲートの下のジャンクションでホールをフローティングゲートに注入させる、ゲート誘導ドレインリーク（ＧＩＤＬ）がありうる。

なお、図１０のプロセスは、ステップ６５６が実施されるたびに実施される。一実施形態では、Ｖｐａｓｓの値は、ステップ６５６を反復するたびに増分されうる。

図１１は、図１０のステップ３の間の１組のＮＡＮＤストリングを示す。図から分かるように、選択ワードライン（ＷＬ２）はＶｅｒａｓｅを受け、非選択ワードラインはＶｐａｓｓを受ける。この例では、メモリセル７２４および７２５は、消去のために選択される。メモリセル７２４および７２５は、いずれも共通ワードラインＷＬ２に接続される。図示のように、選択されないメモリセルも共通ワードラインに接続される。消去されるメモリセルを含むＮＡＮＤストリングのビットラインは、Ｖｄｄを受ける。たとえば、メモリセル７２４を含むＮＡＮＤストリング７４６のビットラインは、Ｖｄｄを受けている。消去されているメモリセルを有しないＮＡＮＤストリング（たとえば、ＮＡＮＤストリング７４８）のビットラインは、０ボルトを受ける。Ｖｄｄを受けるビットラインを有するこれらのＮＡＮＤストリングのみが、昇圧されたチャネルを有する。０ボルトを受けるビットラインを有するＮＡＮＤストリングは、昇圧されたチャネルを有しない。なお、図１１に示されるＮＡＮＤストリングは、すべて同じ基板領域（たとえば、同じｐウェル）内にある。

図１２Ａに、図１０に示される消去処理のステップ３の間のＮＡＮＤストリング７４６（消去されるメモリセルを有するＮＡＮＤストリング）の断面を示す。図１２Ｂに、図１０に示される消去処理のステップ３の間のＮＡＮＤストリング７４８（消去されるメモリセルを有しないＮＡＮＤストリング）の断面を示す。図１２ＡのＮＡＮＤストリング７４６は、５つのメモリセル７２０、７２２、７２４、７２６、および７２８を含んでいる。また、ＮＡＮＤストリング７４６は、ソース側選択ゲート７３０、ドレイン側選択ゲート７３２、ソースライン７３６、およびビットライン７３８を含んでいる。図から分かるように、メモリセル７２０、７２２、７２６、および７２８は、それぞれのワードラインを介して、それらの制御ゲートでＶｐａｓｓを受ける。消去のために選択されるメモリセル７２４は、Ｖｅｒａｓｅを受ける。ソース側選択ゲート７３０は０ボルトを受ける。ソースライン７３６はＶｄｄを受け、ビットライン７３８はＶｄｄを受ける。ＮＡＮＤストリング７４６の様々なメモリセルのソース／ドレイン領域とフローティングゲートの下（メモリセル７２４のフローティングゲートの下を除く）の反転層とは、ＮＡＮＤストリング７４６のチャネル領域７４２と呼ばれる等電位領域を形成する。図１２Ａに示されるこのチャネル領域７４２は、６ボルトに昇圧される。昇圧されたチャネル領域７４２は、ｐウェル領域７３９の最上部に図示される。メモリセル７２４のフローティングゲート下方のチャネル領域の昇圧領域には、ギャップがある。

図１２Ｂは、消去のために選択されたメモリセルを含まないＮＡＮＤストリング７４８（図１１参照）を示す。ＮＡＮＤストリング７４８は、メモリセル７５０、７５２、７５４、７５６、および７５８を含む。また、ＮＡＮＤストリング７４８は、ソース側選択ゲート７６０、ドレイン側選択ゲート７６２、ソースライン７３６、ビットライン７６４、およびソース／ドレイン領域７７０を含む。図から分かるように、ビットライン７６４はドレイン側選択ゲート７６２のカットオフを阻止する０ボルトを受ける。したがって、ＮＡＮＤストリングのチャネル領域は、図１２Ａに示されるように昇圧しない。図１１、１２Ａ、および１２Ｂは、共通ワードラインに接続された他のメモリセルが消去されない一方で、同じワードラインに接続されたいくつかのメモリセルが、消去のためにどのように選択されうるかを示している。

いくつかの実施形態では、負のワードライン電圧を使用するために、行デコーダのためのトリプルウェル構造と、電圧を供給するための負のポンプを必要とする。場合によっては、このような配置はコストが高くなる可能性がある。図１３は、ワードラインに接続されたメモリセルの部分集合に対して選択的消去処理を実施するプロセスの、別の実施形態を表わすフローチャートである。図９のステップ６５６の間に実施されうる図１３のプロセスは、４つのステップを含む。ステップ８００において、消去されるメモリセルのビットラインはＶｄｄまで充電され、消去されないメモリセルのビットラインは０ボルトに保たれる。ステップ８０２において、ｐウェルおよびプレーン全体のすべてのワードラインが、電圧Ｖｗｅｌｌ（たとえば、およそ１０ボルト）まで充電される。これは、電圧Ｖｗｅｌｌによって、ビットラインを結合する。Ｖｄｄまで充電されたビットラインは、０ボルトのビットラインに比べたときの電圧差を維持する。ｐウェル充電は、ビットラインジャンクションの順方向バイアスを阻止するために、ダイオードドロップ（またはダイオードドロップよりも大きい電圧降下）によって、（ワードラインに比べて）相殺されうる。ステップ８０４において、消去のために選択されたメモリセルのブロックのワードラインは、消去されるメモリセルを有するＮＡＮＤストリングのチャネルを昇圧するために、Ｖｗｅｌｌ＋Ｖｐａｓｓ（およそ１７ボルト）まで充電される。昇圧されたチャネルは、およそ１５ボルトにある。ステップ８０６において、選択されたメモリセルは、選択ワードラインを０ボルトに低下させることによって消去される。

図１４は、図１３のプロセスのさらなる詳細を示すタイミング図である。図１４は図１３と同じ４つのステップを示す。第１のステップ（ビットラインをプレチャージする−ステップ８００）において、消去されるメモリセルのビットラインはＶｄｄまで上昇され、共通ソースラインはＶｄｄまで上昇され、消去されるメモリセルを有するＮＡＮＤストリングに接続されないビットラインは０ボルトに保たれ、図１４に示される他のすべての信号も０ボルトに保たれる。

第２のステップ（ワードラインおよびウェルを充電する−ステップ８０２）において、非選択および選択ワードラインが、時間ｔ２において０ボルトからＶｗｅｌｌまで充電される。さらに、ｔ２において、ＳＧＤが０ボルトからＶｗｅｌｌ＋２ボルトまで上昇され、ＳＧＳが０ボルトからＶｗｅｌｌまで上昇される。ワードラインをＶｗｅｌｌまで上昇させることによって、ビットラインが、消去されるメモリセルと関連するビットラインについてはＶｗｅｌｌ＋Ｖｄｄ（およそ１０ボルト）に結合する。消去されるメモリセルに関係しない残りのビットラインは、Ｖｗｅｌｌのままである。ｔ２において、ｐウェルはＶｗｅｌｌまで上昇され、これによってＮＡＮＤストリングのチャネルがＶｗｅｌｌまで上昇される。

第３のステップ（消去チャネルを昇圧する−ステップ８０４）において、ブロック全体の非選択および選択ワードラインが、時間ｔ３においてＶｗｅｌｌ＋Ｖｐａｓｓ（およそ１７ボルト）まで上昇される。これによって、消去されるメモリセルのＮＡＮＤストリングのチャネル領域が（少なくとも部分的に）Ｖｗｅｌｌ＋昇圧電圧（たとえば、およそ１５ボルト）、またはそのレベルに近い電圧範囲まで昇圧される。この昇圧は、選択されたメモリセルのビットラインがＶｗｅｌｌ＋Ｖｄｄにあることに起因して、ドレイン側選択ゲートがカットオフであるために生じる。選択されないメモリセルのビットラインはわずかＶｗｅｌｌにあるので、これらのドレイン側選択ゲートはカットオフされない。そして、消去されないメモリセルのＮＡＮＤストリングチャネルは、Ｖｗｅｌｌ＋昇圧電圧まで昇圧されずに、Ｖｗｅｌｌまたはそのレベルに近い電圧範囲に留まる。

第４のステップにおいて、時間ｔ４において、選択ワードラインの電圧が、消去が可能な０ボルトに低下される。消去のために選択されるメモリセルは、制御ゲートおよびチャネルの全域で１５ボルトを有しており、消去に適した条件を備える。同じＮＡＮＤストリング内の選択されないメモリセルは、ワードラインで１７ボルト、チャネルで１５ボルトを有しており、消去に適した条件を備えていない。同じ選択ワードラインで選択されないメモリセルは、制御ゲートで０ボルト、チャネルで１０ボルトを有しており、消去に適した条件を備えていない。一実施形態では、消去は、フローティングゲートから電子を除去して閾値電圧を低下させることを含む。一例では、電子はチャネル領域に移動される。

別の実施形態では、フローティングゲートから電子を移動させるのではなく、フローティングゲートにホールを注入させるために、選択ワードライン／制御ゲートの下のジャンクションでのゲート誘導ドレインリーク（ＧＩＤＬ）がありうる。

図１５は、図１３のステップ８０６の間の１組のＮＡＮＤストリング例を示す。ここでは、（ＮＡＮＤストリング８３０の）メモリセル８５４およびメモリセル８５５が、消去のために選択される。図１５は選択的に消去されている２つのメモリセルを示しているだけであるが、他の例では、同じ共通の選択ワードライン（ＷＬ２）に接続されているメモリセルの大部分が、消去のために選択されることがある。選択的消去では、選択ワードラインに接続された全メモリの一部が、消去のために選択されうる。図から分かるように、消去されるメモリセルを有するＮＡＮＤストリング（たとえば、ＮＡＮＤストリング８３０）のビットラインはＶｗｅｌｌ＋Ｖｄｄにあるが、消去されるメモリセルを有しない他のＮＡＮＤストリング（たとえば、ＮＡＮＤストリング８３２）は、ビットラインがＶｗｅｌｌにある。選択ワードラインは０ボルトを受けるが、非選択ワードラインはＶｗｅｌｌ＋Ｖｐａｓｓを受ける。なお、図１５に示されたＮＡＮＤストリングは、すべて同じ基板領域（それゆえ、同じｐウェル）内にある。

図１６Ａは、図１３のステップ８０６の間のＮＡＮＤストリング８３０（消去されるメモリセルを有するＮＡＮＤストリング）の断面を示す。ＮＡＮＤストリング８３０は、メモリセル８５０、８５２、８５４、８５６、および８５８を含む。また、ＮＡＮＤストリング８３０は、ソース側選択ゲート８６０、ドレイン側選択ゲート８６２、ソースライン８６６、およびビットライン８６８を含む。図１６Ａには昇圧されるチャネル領域８７２が示されており、このチャネル領域はほぼ１５ボルトに昇圧される。

図１６Ｂは、図１３のステップ８０６の間のＮＡＮＤストリング８３２（消去されるメモリセルを有しないＮＡＮＤストリング）の断面を示す。ＮＡＮＤストリング８３２は、メモリセル８８０、８８２、８８４、８８６、および８８８を含む。また、ＮＡＮＤストリング８３２は、ソース側選択ゲート８９０、ドレイン側選択ゲート８９２、共通ソース側ライン８６６、およびビットライン８９６を含む。ＮＡＮＤストリング８３２は、昇圧されたチャネル領域８７４を含む。しかしながら、この昇圧されたチャネル領域は、前述のように、およそ１０ボルトまで昇圧されるだけであり、したがって、消去が意図的に行われない。

図９に戻ると、ステップ６５６は、消去のために選択されるメモリセルに対する、１つまたは複数の消去処理を実施するステップを含んでいる。図１０および１４の実施形態では、１つの消去処理が、ステップ６５６の各反復の間に選択されたメモリセルに対して実施される。他の実施形態では、複数の消去処理が、（介入検証処理を実施するか否かにかかわらず、）ステップ６５６の各反復において実施されうる。さらに、図１３および１４に示される第４のステップ処理の一変形形態では、ビットライン（８００）をプレチャージすることと、ワードライン（８０２）を一度だけ充電することと、さらにチャネルの昇圧（８０４）と消去（８０６）を複数回反復することとを含みうる。

図１７は、複数の消去処理を実施する一方で、ビットラインをプレチャージしワードラインを一度だけ充電するプロセスの一実施形態を表わすフローチャートである。図１７のステップ９０２において、ビットラインは、図１３のステップ８００で実施されるように充電される。ステップ９０４において、ワードラインおよびウェルが、図１３のステップ８０２で実施されるように充電される。図１７のステップ９０６において、上昇されたチャネルが図１３のステップ８０４で実施されるように昇圧される。なお、非選択ワードラインは、ステップ９０６でＶｐａｓｓを受ける。ステップ９０８において、選択ワードラインは０ボルトまで低下され、電子がフローティングゲートから除去される。ステップ９１０において、消去チャネルは再び昇圧される。ステップ９１０は図１３のステップ８０４に似ている。しかしながら、非選択ワードラインおよび選択ワードラインは、Ｖｗｅｌｌ＋Ｖｐａｓｓ＋ΔＶｐａｓｓを受ける。一例では、ΔＶｐａｓｓは０．２〜０．５ボルトのいずれでもありうる。ステップ９１２において、選択ワードラインは０ボルトに低下される。そして、電子がフローティングゲートから排出されるにつれて、メモリセルが消去される。ステップ９１２は、ステップ８０６と同様である。ステップ９１４において、（ステップ８０４と同様にして）消去チャネルは昇圧される。しかしながら、ワードラインはＶｗｅｌｌ＋Ｖｐａｓｓ＋２ΔＶｐａｓｓを受ける。以後の反復では、３ΔＶｐａｓｓ、４ΔＶｐａｓｓなどが使用される。ステップ９１６において、選択ワードラインは０ボルトに低下される。そして、ステップ８０６と同様に、電子がフローティングゲートから排出されるにつれて、選択されたメモリセルが消去される。昇圧および消去は、それぞれステップ９１８および９２０まで反復される。図１７のプロセスは、ビットラインをプレチャージして（ステップ９０２）ワードラインを一度充電した（９０４）後、ビットラインのプレチャージとワードラインの充電とを再びしなくても、消去チャネルの昇圧および消去処理が複数回反復されうることを示す。消去チャネルの昇圧および消去処理の反復は、２度またはそれ以上行われうる。必要とされる具体的な反復回数はない。

図１８は、図１７のステップ９０２〜９１２を図示するタイミング図である。当業者は、図１７の他のステップを外挿して実施するための、図１８の教示の利用法が分かるであろう。 図１８から分かるように、消去されるメモリセルのビットラインは、最初にｔ１において、Ｖｄｄでプレチャージされる（９０２）。消去されるメモリセルのビットラインは、ｔ２においてＶｗｅｌｌ＋Ｖｄｄに結合して（９０４）、ｔ８までそのレベルに留まる。消去されないメモリセルのビットラインは、ｔ２においてＶｗｅｌｌに結合して、ｔ８までそこに留まる。ＳＧＤは、ｔ２において０ボルトからＶｗｅｌｌ＋２Ｖ（またはＶｄｄ）に上昇されて、ｔ８までそこに留まる。非選択ワードラインは、ｔ２において０ボルトからＶｗｅｌｌに上昇され、さらにｔ３においてＶｗｅｌｌ＋Ｖｐａｓｓに上昇される（９０６）。ステップ９０８の後、非選択ワードラインは、回復段階の一部としてｔ５においてＶｗｅｌｌに低下される。ステップ９１０において、チャネルの昇圧が再び実施されると、非選択ワードラインは、前述のように、Ｖｗｅｌｌ＋Ｖｐａｓｓ＋ΔＶｐａｓｓまで上昇される。図１７のプロセスの以後の反復では、非選択ワードラインが、Ｖｗｅｌｌ＋Ｖｐａｓｓ＋ｎΔＶｐａｓｓまで上昇する。選択ワードラインは、ｔ２においてＶｗｅｌｌまで上昇され（９０４）、この後、ｔ４において消去電圧０ボルトまで低下される（９０８）。ｔ５における回復段階中の、消去と次の昇圧の間に、選択ワードラインは再びＶｗｅｌｌまで上昇される。選択ワードラインは、ｔ７において０ボルトに低下されて、選択的消去が可能となる（９１２）。このプロセスは、消去チャネル昇圧段階で選択ワードラインをＶｗｅｌｌまで上昇し続けて、その後、消去処理を終了させるために、選択ワードラインを０ボルトまで低下させる。ＳＧＳは、時間ｔ２において０ボルトからＶｗｅｌｌに上昇され、ｔ８までそこに留まる。共通ソースラインは、ｔ１においてＶｄｄまで上昇され、この後、ｔ２においてＶｗｅｌｌまで上昇され、ｔ８までそこに留まる。ｐウェルは、ｔ２においてＶｗｅｌｌまで上昇され、ｔ８までそこに留まる。ｐウェルをｔ２においてＶｗｅｌｌまで上昇させた結果として、すべてのＮＡＮＤストリングのチャネルも、ｔ２においてＶｗｅｌｌまで上昇される（９０４）。消去されていると考えられるＮＡＮＤストリングのチャネルは、ｔ３においてＶｗｅｌｌ＋昇圧電圧まで昇圧され（９０６）、ｔ５においてＶｗｅｌｌまで低下され、この後、ｔ６においてＶｗｅｌｌ＋さらなる昇圧レベルまで上昇される（９１０）。このチャネルは、図１７のプロセスの間、ＶｗｅｌｌとＶｗｅｌｌ＋昇圧を切り換え続ける。

一実施形態では、選択的消去は、雑段階とファイン段階を含む２つの（またはそれ以上の）段階的な消去処理の一部として実施されうる。雑段階の間、図１７のプロセスは、消去処理間に検証を行うことなく、２回またはそれ以上の消去処理の実施に付随して実施される。消去処理の所定回数の後、雑段階が終了される。その後、ファイン段階が図９のプロセスを実施することによって開始される。そして、ステップ６５６を実施するために、図１４のプロセスが使用される。雑段階は、高速で消去するが精度が低い。ファイン段階は、低速で消去するが精度が高い。

プログラミング中において、プログラム処理の速度を不当に落とすことなく、狭い閾値電圧区分を実現するための１つのソリューションは、２つの（またはそれ以上の）パスプログラム処理を採用することである。第１のパス、雑プログラミング段階は、狭い閾値電圧区分を実現することにさほど注意を払わずに、高速で閾値電圧を上昇させる試行を含んでいる。第２のパス、ファインプログラミング段階は、より狭い閾値電圧区分を実現しながら目標閾値電圧に達するために、閾値電圧を低速で上昇させようとする。

図１９は、２パスプログラム処理の一実施形態を表わすフローチャートである。ステップ９３２において、第１のパスが実施される。一実施形態では、第１のパスは雑プログラミング段階である。選択されたメモリセルは、１つまたは複数の雑検証レベルにプログラムされる。選択されたメモリセルのすべてが、それぞれの雑検証レベルに達した時点で、雑プログラミング段階が終了する。ステップ９３４において、第２のパスが実施される。一実施形態では、第２のパスは、雑プログラミング段階が終了した後に実施されるファインプログラミング段階である。選択されたメモリセルは、１つまたは複数のファイン検証レベルにプログラムされる。選択されたメモリセルのすべてが、それぞれのファイン検証レベルに達した時点で、ファインプログラミング段階が終了する。いくつかの実施形態では、ワードラインに印加されるプログラムパルスが、ファイン段階に比べて、雑段階では大きさが長いかあるいは高い。他の実施形態では、雑段階のビットライン電圧が０ボルトであり、ファイン段階のビットライン電圧が０ボルトとＶｄｄの間のレベル（たとえば、約１ボルト）にある。また、雑／ファインプログラミング方法の様々な代替形態および実施形態が採用されうる。いくつかの実施形態では、複数の雑段階および／または複数のファイン段階がありうる。雑／ファインとは異なるプロセスを含み、かつ、２パスよりも多くのパスを有するプロセスを含む、他の種類のマルチパスプログラム処理も採用されうる。

図２０は、データ状態Ｓ０、Ｓ１、Ｓ２、およびＳ３と関連している、１組の閾値電圧区分を示す。各データ状態に対して、雑検証レベル（Ｖｖｃ）が示されるとともに、ファインレベル（Ｖｖｆ）が示されている。たとえば、データ状態Ｓ１にプログラムされているメモリセルの雑段階の間では、検証レベルはＶｖｃ１とされる。そしてファイン段階の間では、メモリセルはＶｖｆ１と対照して検証される。データ状態Ｓ２にプログラムされるメモリセルは、雑段階の間ではＶｖｃ２と対照して検証され、ファイン段階の間ではＶｖｆ２と対照して検証される。状態Ｓ３にプログラムされるメモリセルは、雑段階の間ではＶｖｃ３と対照して検証され、ファイン段階の間ではＶｖｆ３と対照して検証される。

前述の図７に示された処理の方法では、メモリセルがプログラムされ、プログラミングの終了後に選択的消去処理が実施される実施形態を予期している。別の実施形態では、プログラム処理および選択的消去処理が混在した状況で実施されうる。たとえば、選択的消去は、プログラミングの雑段階の後、プログラミングのファイン段階の前に実施されうる。別の実施形態では、選択的消去はいくつかのデータのプログラミングの後、他のデータのプログラミングの前に実施されうる。

図２１は、２パスプログラム処理および選択的消去処理が混在する一実施形態を表わすフローチャートである。一実施形態では、２パスプログラム処理は、第１のパスが雑段階であり、第２のパスがファイン段階である雑／ファインプログラム処理である。他の２パスプログラム処理も採用されうる。図２１の実施形態では、選択的消去処理は、閾値電圧が間違って移動してしまったメモリセルを再消去するために、第１のパスと第２のパスの間で実施される。この実施形態では、選択的消去処理は、隣接するワードラインが２パスプログラム処理の第１のパスに従ってプログラムされた後にも、実施される。処理のこの順番は、隣接するメモリセルからの結合の影響を減らすことになる。

図２１は、ワードラインＷＬｎのメモリセルの視点から、プロセスを説明している。図２１のステップ９５２において、ワードラインＷＬｎに接続されたメモリセルは、２パスプログラム処理の第１のパス（たとえば、雑段階）に従ってプログラムされる。ステップ９５４において、メモリラインＷＬｎに接続されたメモリセルは、消去されているはずであるが、消去閾値区分よりも高く上昇された閾値電圧を有しているメモリセルを再消去するために、前述の選択的消去処理を施される。ステップ９５４は、図９の処理を実施するステップを含んでいる。しかしながら、ステップ９５４のプロセスは、隣接するワードラインＷＬｎ＋１に接続されたメモリセルに対して２パスプログラム処理の第１のパスをプログラムした後に、実施される。それゆえ、ステップ９５２がワードラインＷＬ１のメモリセルをプログラムするステップを含む場合、ステップ９５４の選択的消去は、ワードラインＷＬ２のメモリセルに対して雑段階を行なった後に実施される。ステップ９５６において、２パスプログラム処理の第２のパスは、ワードラインＷＬｎ＋１に対して選択的消去処理を実施した後に、ＷＬｎに接続されたメモリセルに対して実施される。一実施形態では、図２１のプロセスは、ブロック内のすべてのワードラインに対して実施される。他の実施形態では、プロセスはワードラインの部分集合のみに対して実施されうる。

図２２は、２パスプログラム処理の第１のパス、２パスプログラム処理の第２のパス、および５本のワードラインのメモリセルに対する選択的消去処理のプログラミングの順序を示す表である。最初に、ＷＬ０に対して第１のプログラミングパスが実施される。その後に、ＷＬ１に対して第１のプログラミングパスが実施される。これに、ワードラインＷＬ０に対する選択的消去処理が続く。これに、ワードラインＷＬ２に対する第１のプログラミングパスが続く。これに、ワードラインＷＬ１に対する選択的消去処理が続く。これに、ＷＬ０に対する第２のプログラミングパスが続く。これに、ＷＬ３に対する第１のプログラミングパスが続く。これに、ワードラインＷＬ２に対する選択的消去処理が続く。これに、ＷＬ１に対する第２のプログラミングパスが続く。これに、ＷＬ４に対する第１のプログラミングパスが続く。これに、ワードラインＷＬ３に対する選択的消去処理が続く。これに、ＷＬ２に対する第２のプログラミングパスが続く、といった具合である。図２２に示された処理の順序は、５本を超えるワードラインに対しても拡張して適用しうる。

図２３は、図２１および２２に従ったプログラム処理に由来する、１組の閾値電圧区分を示す。状態Ｓ０、Ｓ１、Ｓ２、およびＳ３（ファイン段階後の最終閾値電圧区分を表わす）が示される。状態Ｓ１、Ｓ２、およびＳ３の各々の後ろには、雑段階後の対応する閾値電圧区分を表わす点線の閾値電圧区分がある。図から分かるように、最終区分（ファイン段階に由来する）は、雑段階後の閾値電圧区分に比して、非常に狭く、わずかに高い。

別の実施形態では、図２１および２２の２パスプログラミング技術が、データを８つのデータ状態Ｓ０〜Ｓ７にプログラムするために使用されうる。第１のパスの間において、メモリセルは、検証点Ｖｉｎｔ１、Ｖｉｎｔ２、およびＶｉｎｔ３の各々を用いて、閾値電圧区分９６０、９６２、および９６４にプログラムされる。プログラム処理の第２のパスの間において、メモリセルは、２つの可能なデータ状態の１つに移動されうる。データ状態Ｓ０にあるメモリセルは、Ｓ０に留まるか、あるいは検証点Ｖｆ１を用いてデータ状態Ｓ１にプログラムされるか、のいずれの可能性もある。閾値電圧区分９６０内のメモリセルは、検証点Ｖｆ２およびＶｆ３の各々を用いて、データ状態Ｓ２またはデータ状態Ｓ３のいずれかにプログラムされうる。閾値電圧区分９６２内のメモリセルは、検証点Ｖｆ４およびＶｆ５の各々を用いて、データ状態Ｓ４またはデータ状態Ｓ５のいずれかにプログラムされうる。閾値電圧区分９６４内のメモリセルは、検証点Ｖｆ６およびＶｆ７の各々を用いて、データ状態Ｓ６またはデータ状態Ｓ７のいずれかにプログラムされうる。第１のパスの後、第２のパスの前において、選択的消去処理が、図２１および／または２２に関して前述したように実施される。

メモリセルがプログラムされるとき、これらのセルが単一パス、複数パスのプログラム処理のいずれを使用するかにかかわらず、いくつかのメモリセルがオーバープログラムされた状態になりうる。たとえば、データ状態Ｓ２にプログラムするよう意図されているメモリセルは、状態Ｓ２に対する閾値電圧区分よりも大きいレベルに、その閾値電圧が上昇されることがありうる。図２５は、いくつかのオーバープログラムされたメモリセルを有する、１組の閾値電圧区分を示す。図から分かるように、データ状態Ｓ１〜Ｓ７は、これらの閾値電圧の右側にテール（tail）を有する。これらのテールは、オーバープログラムされたメモリセルを表わす。さらに、図２５のグラフに示されるのは、オーバープログラムされた検証点（Ｖｏｐ１、Ｖｏｐ２、Ｖｏｐ３、Ｖｏｐ４、Ｖｏｐ５、Ｖｏｐ６、およびＶｏｐ７）である。関連するオーバープログラミング検証点よりも大きい閾値電圧を有する特定閾値電圧区分内にあるこれらのメモリセルは、オーバープログラムされていると考えられる。

いくつかのデバイスでは、比較的低いデータ状態（たとえば、Ｓ１、Ｓ２、Ｓ３）で、高位の状態よりも多くのオーバープログラミングが起きる。いくつかのデバイスでは、高位の状態でオーバープログラミングが起きない。

一実施形態では、図１０〜１８に関して前述した選択的消去処理は、オーバープログラムされたメモリセルを訂正するために使用されうる。図２６Ａおよび２６Ｂは、オーバープログラムされたメモリセルを訂正するために前述の選択的消去方法を用いる、２つのプロセスの例を示す。

図２６Ａのステップ１００２において、メモリセルが事前プログラムされる（図７のステップ５５０と同様に）。ステップ１００４において、メモリセルのブロック（または他の単位）が消去される（図７のステップ５５２と同様に）。ステップ１００６において、メモリセルは、オプションとしてソフトプログラムされてもよい（図７のステップ５５４と同様に）。ステップ１００８において、メモリセルは、当技術分野で周知の種々の適切なプログラム処理のいずれかを用いてプログラムされる。ステップ１０１０において、オーバープログラムされたメモリセルが訂正される。それゆえ、２６Ａのプロセスは、ステップ１００８のプログラミングを終了した後で、オーバープログラムされたメモリセルを訂正する。

図２６Ｂのプロセスは、プログラム処理の間に、メモリセルのプログラミングとオーバープログラムされたメモリセルの訂正が混在する。ステップ１００２において、メモリセルのブロックは事前プログラムされる。ステップ１００４において、メモリセルのブロック（または他の単位）は消去される。ステップ１００６において、メモリセルは、オプションとしてソフトプログラムされる。ステップ１０２０において、メモリセルがプログラムされる。そして、プログラミングと選択的消去が混在した状況で実施され、オーバープログラムされたメモリセルは、選択的消去処理を用いて訂正される。さらなる詳細を以下で説明する。

図２７は、オーバープログラムされたメモリセルを訂正する一実施形態を表わすフローチャートである。一実施形態では、図２７の方法が一データ状態ずつ実施される。たとえば、図２７の方法は、Ｓ１に対して実施されうる。その後、図２７の方法は、Ｓ２に対して実施され、以下同様である。ステップ１１００において、システムは、意図したデータ状態にプログラムされているはずのメモリセルを識別する。前述のように、この情報は、コントローラからの情報を得ること、バッファ（ＲＡＭまたは不揮発性メモリ）から情報を得ること、あるいはデータラッチ４９４から情報を得ることによって取得することができる。ステップ１１０２において、検討中のデータ状態に関連する適切なオーバープログラムされた検証レベル（たとえば、Ｖｏｐ１、Ｖｏｐ２、Ｖｏｐ３、Ｖｏｐ４、Ｖｏｐ５、Ｖｏｐ６、およびＶｏｐ７）を用いて、検証処理が実施される。たとえば、図１２のプロセスがデータ状態Ｓ１に対して実施されている場合、ステップ１１０２の検証処理は、Ｖｏｐ１を用いて実施される。Ｖｏｐ１の電圧は、メモリセルの制御ゲートに（ワードラインを介して）印加され、これらのメモリセルがデータ状態１に対してオーバープログラムされているか否かが判定される。すべてのメモリセルがオーバープログラムされておらず、かつすべてが正しく検証されると（ステップ１１０４）、図２７のプロセスが終了する。あるいは、十分な数のメモリセルが正しく検証されると、プロセスは終了しているとみなされうる。すべてのメモリセルが正しく検証されなければ（ステップ１１０４）、ステップ１１０２において検証されなかったこれらのメモリセルに、選択的消去処理が実施される。この選択的消去処理は、１つまたは複数の消去処理が施されてメモリセルの閾値電圧が下げられ、閾値電圧が適切なオーバープログラムされた検証レベルよりも低くなるように、実施される。図１０〜１８のプロセスは、ステップ１１０６を実施するために採用されうる。ステップ１１０８において、昇圧電圧（Ｖｐａｓｓ）は、ステップ１１０２〜１１０８の次の反復に対して増分され、プロセスはステップ１１０２にループバックして検証処理が実施される。ループ１１０２〜１１０８は、すべてのメモリセルまたは所定数のメモリセルが良好に検証されるまで反復される。メモリセルは、ステップ１１０２において検証されると、以後の消去から除外される。

一実装形態において、図２７のプロセスは、図２６Ａのステップ１０１０の間に実施される。一実施形態では、図２７のプロセスは、各プログラム状態に対して別々に実施される。７つのプログラム状態（Ｓ１〜Ｓ７）がある場合には、図２７のプロセスが、図２６Ａのステップ１０１０の間に７回実施される。そして、３つのプログラム状態（Ｓ１〜Ｓ３）がある場合には、図２７のプロセスが、図２６Ａのステップ１０１０の間に３回実施される。別の実施形態では、図２７のプロセスは、以下のように、すべてのデータ状態に対して同時に実施されうる：ステップ１１００が各メモリセルのあるべきデータ状態を識別し、ステップ１１０２が各データ状態に対して検証処理を実施するステップを備え、ローカルプロセッサ４８２が検証処理を追跡して結果を記憶する。このように、図２７のプロセスは一度だけ実施されうる。

図２８は、図２６Ｂのステップ１０２０の実装形態の一例を示す。ステップ１１２０において、１単位のメモリセルがプログラムされる。プログラミングは、メモリセル当たり１ビットのデータ、メモリセル当たり２ビットのデータ、メモリセル当たり３ビットのデータなどをプログラムすることを含みうる。一実施形態では、１単位のメモリセルは、共通ワードラインに接続されたすべてのメモリセル、ページ内のすべてのメモリセル、セクタ内のすべてのメモリセル、または他の単位でありうる。ステップ１１２２において、システムは、ステップ１１２０の最新の反復においてプログラムされたメモリセルの単位の、オーバープログラムされたメモリセルを訂正する。ステップ１１２２は、図２７のプロセスを用いて実施されうる。たとえば、ステップ１１２２は、各データ状態に対して図２７のプロセスを一度実施することを含みうる。あるいは、ステップ１１２２は、前述のように、すべてのデータ状態に対して図２７のプロセスを同時に一度実施することを含みうる。ステップ１１２４において、プログラムすべき単位が他にあるか否かが判定される。なければ、プロセスは終了する。プログラムすべき単位が他にあれば、図２８の方法がステップ１１２０にループバックして、次の単位のメモリセルをプログラムし、この後、ステップ１１２２において、その単位のメモリセルに対してオーバープログラムされたメモリセルを訂正する。ステップ１１２０および１１２２の反復は、プログラムされる必要のあるすべての単位のメモリセルに対して行なわれる。

いくつかの実施形態では、オーバープログラミングは低位状態に対して比較的大きい問題であり、したがって、システムは低位状態に対するオーバープログラミングのみを訂正する。

いくつかの実施形態では、選択的消去処理は、選択的消去の各反復の間に消去−検証を実施することなくオーバープログラミングを訂正するために採用されうる。たとえば、図２７のステップ１１０６は、ステップ１１０２を実施することなく複数回実施されうる。１つのこのような実装形態では、図１７および１８のプロセスが採用される。

本発明の前記の詳細な説明は図解及び説明のために提示されたものである。本発明は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。

Claims (15)

1. 複数の不揮発性記憶素子を消去するステップと、
   前記複数の不揮発性記憶素子にプログラムを実行するとともに、プログラムされたデータを意図的に消去することなく、消去状態に維持されているはずの複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行するステップと、
   を備える、不揮発性記憶装置の動作方法。
2. 消去状態に維持されているはずの複数の不揮発性記憶素子の少なくとも一部に選択的に再消去を実行する前記ステップは、
   何れの複数の不揮発性記憶素子が消去された状態に維持されるべきかを特定するステップと、
   消去された状態に維持されるべき前記複数の不揮発性記憶素子が閾値を越えて変化していないかを試験するステップと、
   消去された状態に維持されるべきであって前記閾値を超えて変化した不揮発性記憶素子に対して、１つまたは複数の消去処理を実行するステップと、
   を備える、請求項１に記載の方法。
3. 前記複数の不揮発性記憶素子にプログラムを実行するとともに、複数の不揮発性記憶素子の少なくとも前記一部に選択的に再消去を実行するステップは、
   第１のコントロールラインに接続された複数の不揮発性記憶素子に対して、第１のマルチパスプログラム処理の第１のパスを実行するステップと、
   第２のコントロールラインに接続された複数の不揮発性記憶素子に対して、第２のマルチパスプログラム処理の第１のパスを実行するステップと、
   前記第２のマルチパスプログラム処理の前記第１のパスを実行するステップの後に、前記第１のコントロールラインに接続されている消去状態に維持されているはずの前記複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行するステップと、
   前記第２のコントロールラインに接続されている消去状態に維持されているはずの前記複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行するステップと、
   前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に選択的に再消去を実行するステップの後に、
   前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に対して、前記第１のマルチパスプログラム処理の第２のパスを実行するステップと、
   前記第２のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に対して、前記第２のマルチパスプログラム処理の第２のパスを実行するステップと、
   を備える、請求項１または２に記載の方法。
4. 前記第１のマルチパスプログラム処理の前記第１のパスは、前記第１のマルチパスプログラムの雑段階であり、
   前記第１のマルチパスプログラム処理の前記第２のパスは、前記第１のマルチパスプログラムのファイン段階である、請求項３に記載の方法。
5. 前記第１のマルチパスプログラム処理の前記第１のパスは、前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子を第１値のデータ状態とし、
   前記第１のマルチパスプログラム処理の前記第２のパスは、前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子を第２値のデータ状態とし、
   前記第２値のデータ状態は、前記第１値のデータ状態よりも大きい、請求項３に記載の方法。
6. 第３のコントロールラインに接続されている複数の不揮発性記憶素子に、第３のマルチパスプログラム処理の第１のパスを実行するステップと、
   前記第３のコントロールラインに接続されている消去状態に維持されているはずの前記複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行するステップと、
   前記第３のコントロールラインに接続されている前記複数の不揮発性記憶素子に対して、前記第３のマルチパスプログラム処理の第２のパスを実行するステップと、を備え、
   前記第２のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に選択的に再消去を実行するステップは、前記第３のマルチパスプログラム処理の前記第１のパスを実行するステップの後に実行される、請求項３に記載の方法。
7. 前記第１のマルチパスプログラム処理の前記第１のパスおよび前記第１のマルチパスプログラム処理の前記第２のパスは、同一のデータの集合をプログラムする、請求項３に記載の方法。
8. 前記複数の不揮発性記憶素子にプログラムを実行するとともに、複数の不揮発性記憶素子の少なくとも一部に選択的に再消去を実行するステップは、
   第１のコントロールラインに接続された前記複数の不揮発性記憶素子に対して、第１のマルチパスプログラム処理の第１のパスを実行するステップと、
   前記第１のマルチパスプログラム処理の前記第１のパスを実行するステップの後に、第２のコントロールラインに接続された複数の不揮発性記憶素子に対して、第２のマルチパスプログラム処理の第１のパスを実行するステップと、
   前記第２のマルチパスプログラム処理の前記第１のパスを実行するステップの後に、前記第１のコントロールラインに接続されている消去状態に維持されているはずの前記複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行するステップと、
   前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に選択的に再消去を実行するステップの後に、前記第２のコントロールラインに接続されている消去状態に維持されているはずの前記複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行するステップと、
   前記第２のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に選択的に再消去を実行するステップの後に、
   前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に対して、前記第１のマルチパスプログラム処理の第２のパスを実行するステップと、
   前記第１のマルチパスプログラム処理の第２のパスを実行するステップの後に、前記第２のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に対して、前記第２のマルチパスプログラム処理の第２のパスを実行するステップと、
   を備える、請求項１に記載の方法。
9. 消去状態に維持されているはずの前記複数の不揮発性記憶素子の少なくとも一部に選択的に再消去を実行するステップは、前記不揮発性記憶素子の一部の閾値電圧を選択的に低下させるステップを備え、
   前記不揮発性記憶素子の一部は、共通ワードラインに接続された複数のフラッシュメモリデバイスであり、
   前記不揮発性記憶素子の一部は、異なる複数のＮＡＮＤストリングの各々の一部である、請求項１ないし８の何れか１項に記載の方法。
10. 複数の不揮発性記憶素子と、
    前記複数の不揮発性記憶素子と通信する１つまたは複数の管理回路と、を備え、
    前記１つまたは複数の管理回路は、前記不揮発性記憶素子を消去し、
    前記複数の不揮発性記憶素子にプログラムを実行するとともに、プログラムされたデータを意図的に消去することなく、消去状態に維持されているはずの複数の不揮発性記憶素子の少なくとも一部に、選択的に再消去を実行する、不揮発性記憶装置。
11. 前記１つまたは複数の管理回路は、
    第１のコントロールラインに接続された複数の不揮発性記憶素子に対して、第１のマルチパスプログラム処理の第１のパスを実行し、
    第２のコントロールラインに接続された複数の不揮発性記憶素子に対して、第２のマルチパスプログラム処理の第１のパスを実行し、
    前記第２のマルチパスプログラム処理の前記第１のパスを実行した後に、前記第１のコントロールラインに接続されている消去状態に維持されているはずの前記複数の不揮発性記憶素子の少なくとも一部に選択的に再消去を実行し、
    前記第２のコントロールラインに接続されている消去状態に維持されているはずの前記複数の不揮発性記憶素子の少なくとも一部に選択的に再消去を実行し、
    前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に選択的に再消去を実行した後に、前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に対して、前記第１のマルチパスプログラム処理の第２のパスを実行し、
    前記第２のコントロールラインに接続されている前記複数の不揮発性記憶素子の少なくとも一部に対して、前記第２のマルチパスプログラム処理の第２のパスを実行する、
    請求項１０に記載の不揮発性記憶装置。
12. 前記第１のマルチパスプログラム処理の前記第１のパスは、前記第１のマルチパスプログラムの雑段階であり、
    前記第１のマルチパスプログラム処理の前記第２のパスは、前記第１のマルチパスプログラムのファイン段階である、請求項１１に記載の不揮発性記憶装置。
13. 前記第１のマルチパスプログラム処理の前記第１のパスは、前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子を第１値のデータ状態とし、
    前記第１のマルチパスプログラム処理の前記第２のパスは、前記第１のコントロールラインに接続されている前記複数の不揮発性記憶素子を第２値のデータ状態とし、
    前記第２値のデータ状態は、前記第１値のデータ状態よりも大きい、請求項１１に記載の不揮発性記憶装置。
14. 前記第１のマルチパスプログラム処理の前記第１のパスおよび前記第１のマルチパスプログラム処理の前記第２のパスは、同一のデータの集合をプログラムする、請求項１１に記載の不揮発性記憶装置。
15. 前記不揮発性記憶素子は、共通ワードラインに接続されたフラッシュメモリデバイスである、請求項１１ないし１４の何れか１項に記載の不揮発性記憶装置。

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