JP2014022031A5 - - Google Patents

Claims (10)

1. 不揮発性メモリ装置の消去方法において、
   消去モードを設定する段階と、
   前記設定された消去モードにしたがって正常消去動作及び緊急消去動作の中でいずれか１つを実行する段階と、を含み、
   前記正常消去動作はメモリセルの閾値電圧を第１消去検証レベルより低い消去状態にセットし、
   前記緊急消去動作はメモリセルの閾値電圧を第２消去検証レベルより低い擬似消去状態にセットし、
   前記第２消去検証レベルは前記第１消去検証レベルより高い消去方法。
2. 前記消去モードは外部から入力された命令に応答して設定される請求項１に記載の消去方法。
3. 前記消去モードは前記不揮発性メモリ装置の使用者により設定される請求項１に記載の消去方法。
4. 前記正常消去動作は増加形ステップパルス消去方式による複数のサイクルを実行する請求項１に記載の消去方法。
5. 前記複数のサイクルの各々は、
   消去されるメモリブロックのワードラインにバイアスを設定する段階と、
   消去されるメモリブロックのビットライン及び消去されないワードラインをフローティングさせるバイアスの設定段階と、
   前記メモリブロックのウェルへ消去電圧を印加する実行段階と、
   前記ビットラインの電圧、前記ワードラインの電圧、及び前記ウェルの電圧を放電するリカバリ段階と、
   前記メモリブロックのメモリセルの閾値電圧が前記消去状態に存在するか否かを判別する検証段階とを含む請求項４に記載の消去方法。
6. 前記緊急消去動作は、前記複数のサイクル全てが、前記複数のサイクルの中で一部或いは前記複数のサイクルの中でいずれか１つの実行段階で一部を実行する請求項５に記載の消去方法。
7. 前記緊急消去動作は、前記正常消去動作の前記消去電圧より低いレベルを有する消去電圧を印加し、前記複数のサイクル、前記複数のサイクルの中で一部、或いは前記複数のサイクルの中でいずれか１つの実行段階で一部を実行する請求項５に記載の消去方法。
8. 前記緊急消去動作は、前記複数のサイクル各々の区間より短い区間を有する少なくとも１つのサイクル、或いは前記少なくとも１つのサイクルの一部を実行する請求項５に記載の消去方法。
9. 前記緊急消去動作は、前記正常消去動作の前記消去電圧より低いレベルを有する消去電圧を印加し、前記複数のサイクル各々の区間より短い区間を有する少なくとも１つのサイクル或いは前記少なくとも１つのサイクルの一部を実行する請求項５に記載の消去方法。
10. 少なくとも１つの不揮発性メモリ装置と、
    前記少なくとも１つの不揮発性メモリ装置を制御するメモリ制御器と、を含み、
    前記少なくとも１つの不揮発性メモリ装置は、
    ページデータをメモリセル当たり１−ビットプログラムする複数の第１メモリセルを有する第１メモリブロックを含む第１メモリセルアレイと、
    前記第１メモリセルアレイの複数のページデータをいずれか１つのページにマルチ−ビットプログラムする複数の第２メモリセルを有する第２メモリブロックを含む第２メモリセルアレイと、
    前記第１メモリブロックを第１消去モード及び第２消去モードの中のいずれか１つで消去し、前記第２メモリブロックを前記第１消去モードで消去する制御ロジックと、を含み、
    前記第１消去モードは前記第１メモリセル或いは前記第２メモリセルを消去状態にセットし、
    前記第２消去モードは前記第１メモリセルを擬似消去状態にセットし、
    前記消去状態は第１消去検証レベルより低く、
    前記擬似消去状態は第２消去検証レベルより低く、
    前記第２消去検証レベルは前記第１消去検証レベルより高いメモリシステム。