JP6214083B2 - ソフトプログラミングを使用する不揮発性メモリ（ｎｖｍ） - Google Patents

Description

本開示は、概して不揮発性メモリ（ＮＶＭ）に関し、より具体的には、ソフトプログラミングを含むＮＶＭに関する。

不揮発性メモリ（ＮＶＭ）は、概して、プログラムおよび消去に特別な動作を必要とし、これらの動作が実行されることができる回数には制限がある。消去中、消去に成功しているメモリセルが、他のメモリセルが依然として消去されている間、消去条件を受け続ける場合がある。消去に時間のかかるこれらのビットは、スロービットと称される場合がある。いくつかのメモリセルは過剰消去されている場合があり、これは、組み込み消去動作（embedded erase operation）の一部として、過剰な漏れのような、過剰消去に関連付けられる問題を克服するためにその後圧縮を受け、その後ソフトプログラミングされなければならない。ソフトプログラミングは一般的に、アドレスごとに低いバイアスで行われるために、相対的に長い時間がかかる。より多くのセルがソフトプログラミングされる必要があることによって、最終的には組み込み消去動作が指定最大時間内に完了することができなくなる場合がある。ソフトプログラム時間は組み込み消去時間の主要な部分である。大きいブロック（＞６４ｋＢ）について、ソフトプログラム時間は組み込み消去時間の大部分を占める。長い時間、おそらくは数万サイクル以上の時間にかかる別の問題は、メモリセルが弱くなるかまたは消去が遅くなり、ソフトプログラムでも同様の問題がある。長い消去時間は、重大事になる可能性があり、消去に時間のかかる数ビットのみに関連する場合があり、従って、大部分が過剰消去されることになる。従って、組み込み消去を完了するのにさらに長いソフトプログラム時間が必要になる。

従って、上記に提示されている問題のうちの１つまたは複数を改善するＮＶＭシステムが必要とされている。

米国特許第７６４９７８２号明細書 米国特許第７８６４５８８号明細書

一実施形態によるＮＶＭシステムの図。 図１のＮＶＭシステムの理解に有用な図。 図１のＮＶＭシステムの理解に有用な図。 図１のＮＶＭシステムの理解に有用な図。 図１のＮＶＭシステムの理解に有用な図。 図１のＮＶＭシステムの理解に有用なフローチャート。

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

１つの態様は、電荷トラッピング閾値が満たされているという判定に基づいてソフトプログラミングプロセスを変更することを含む。変更は、ソフトプログラミング電圧を変更すること、および検証レベルを低下させることの両方を含む。これは、図面および以下の書面の記載を参照することによってより良好に理解される。

図１には、メモリコントローラ１２と、チャージポンプ１４と、ＮＶＭアレイ２０と称される主要部分およびバイアス条件１８と称される下位部分を有するＮＶＭメモリ１６とを有する不揮発性メモリ（ＮＶＭ）システム１０が示されている。これらの２つの部分は異なるブロックであってもよい。メモリコントローラ１２は、累積プログラム／消去サイクルの数と、消去動作ごとのパルスの数と、プログラム動作ごとのパルスの数とをカウントするプログラム／消去パルスカウンタを含む。ＮＶＭアレイ内には、一般的な様式でワード線ＷＬ１およびＷＬ２ならびにビット線ＢＬ１およびＢＬ２に接続されているＮＶＭセル１１、１３、１５、および１７が図示されている。フローティングゲートＮＶＭセルが図示されているが、代わりにナノ結晶または窒化物を電荷蓄積のために使用してもよい。ＮＶＭアレイ２０は、単一のアレイであってもよいし、またはさらに複数のブロックに分割されてもよい。ブロックによって、アレイ全体ではなくブロックごとに消去することが可能になる。たとえば、バイアス条件部分１８は、ＮＶＭアレイ２０とは別個に消去されてもよい。ＮＶＭセルはビットと称される場合がある。

メモリコントローラ１２は、消去サイクル、読み出し、およびプログラミングのような、ＮＶＭアレイ２０の動作を制御する。プログラムされたＮＶＭセルは、図２に示されるような分布２２にある。この場合、消去サイクルは、消去パルスがＮＶＭアレイ２０またはそのサブアレイに印加される消去動作によって開始する。すべてのビットが基準閾値電圧Ｖｅを下回る閾値電圧を有し、結果として図３に示されている分布２４になることを確実にするために、追加のパルスが印加されてもよい。十分なパルスの後、図４に示されるような分布２６として示されているように、いずれのＮＶＭセルも負閾値電圧を有さないことを確実にすることが可能な圧縮が行われる。圧縮後、その閾値電圧が十分にゼロを上回っていないＮＶＭセルが少なくとも１つ存在するアドレスにおいてソフトプログラミングが行われる。ソフトプログラミングは、消去動作に関して最も時間のかかるプロセスの１つである。プログラム／消去サイクルが比較的にわずかであった場合、ＮＶＭセルは十分なソフトプログラミングで容易に最小閾値電圧に達する。これは、ソフトプログラミング検証レベルによって判定され、当該検証レベルは、すべてのＮＶＭセルが超えていることが好ましい所望の閾値電圧に対応する電圧レベルである。この結果として、図５において黒い実線として示されているような分布２８になる。実線内の分布２８の最低閾値電圧は、ソフトプログラム検証レベルの検証レベルＶｓｐ１によって達成される。他方、多数のプログラム／消去サイクル後、プログラミングは困難になり、著しく増大した数の消去パルスを必要とする可能性がある。これが発生すると、ソフトプログラム条件が変更されて、電荷が、ソフトプログラミングを受けているＮＶＭセルの電荷蓄積部に付加される傾向が増大する。また、検証レベルは、スロービット（slow bits）がより容易に合格することができるように低減もされる。スロービットは依然として、ゼロをいくらか余裕をもって超える閾値電圧を有しなければならない。その結果が、破線を使用して実線の一部を置き換えた分布２８である。破線を使用したこの分布２８のより低い閾値電圧は、検証電圧Ｖｓｐ２を使用して達成される。プログラミングは好ましくは、ホットキャリア注入を使用して達成される。ソフトプログラミング検証電圧Ｖｓｐ２を使用するホットキャリア注入に関するパラメータ調整は、ソフトプログラミングされる必要があるＮＶＭセルのゲート電圧およびドレイン電圧を増大させることである。図５に示されているように、ソフトプログラミング検証レベルを低下させ、ソフトプログラムゲート電圧およびソフトプログラムドレイン電圧を増大させることによって、ソフトプログラムが完了した後、メモリセル分布２８はこれらの変化がないように同じ形状を保持する。これは、ソフトプログラム検証レベルが低下したことに起因して、より低い閾値電圧レベルにある過剰なメモリセルがないと述べることができる。これは、ソフトプログラムゲート電圧を上昇させ、ソフトプログラムドレイン電圧を上昇させることによって活用される。

図６には、図２〜図５に図示されているプログラミングを達成するためのフローチャート４０が示されており、メモリコントローラ１２が、チャージポンプ１４およびバイアス条件１８を使用してＮＶＭアレイ２０に対する消去動作を制御する。消去ステップはステップ４２において実行され、消去パルスがＮＶＭアレイ２０またはＮＶＭアレイ２０のブロックに印加される。ステップ４４に示されているように、消去の検証が実行される。メモリセルのうちの１つまたは複数が、図３に示すような消去検証電圧Ｖｅを十分に下回る閾値電圧を有しない場合、ステップ４６において、消去パルスが何回印加されたかについて判定が行われる。最大パルスカウントに達していない場合、消去プロセスはステップ４２において別の消去パルスを印加することによって継続する。最大値に達している場合、消去プロセスは、ステップ４８に示すように失敗している。従って、すべてのメモリセルが十分に消去されたか、または最大パルスカウントに達したと検証されるまで、消去パルスは印加され続けた。

すべてのメモリセルが十分に消去されると、ステップ５０において圧縮が行われ、これは、これらのセルの閾値電圧を、負閾値電圧を有するものに関して少なくともゼロまで上昇させる弱いプログラミングステップである。いくつかのセルがゼロ閾値電圧をわずかに下回るか否かは重要ではなく、そのため、検証ステップは必要ない場合がある。圧縮は、分布２４として示されているように、分布を引き締める効果がある。圧縮後にソフトプログラミングが行われ、ソフトプログラミングのパラメータは調整可能である。ソフトプログラミングの調整はディセーブルされる場合があり、これはステップ５２においてチェックされる。調整がディセーブルされていない場合、次のステップ、すなわちステップ５４は、電荷トラッピング閾値に達しているか否かを判定することである。

電荷トラッピングは、多くのサイクル後に、プログラミングおよび消去の効率を低減する。電荷トラッピングの程度は間接的に測定される。１つの方法は、すべてのＮＶＭセルのプログラミングを達成するのに必要とされるプログラム動作の数である。プログラム動作ごとにプログラムパルスが印加される。電荷トラッピングが発生すると、プログラム状態を達成するためのパルスの数が増大する。従って、電荷トラッピング閾値に達していると判定するための１つの方法は、ソフトプログラミングと異なる通常のプログラミング中に、最大プログラムパルスカウントが所定数に達している場合である。この数は実験に基づくことになる。たとえば、電荷トラッピングが最小である場合のプログラミングパルスの最大数は２であり得、著しい電荷トラッピングが存在する場合の数は５であり得る。従って、５が、ソフトプログラム動作にパラメータ変更を行うべきであると判定するためのプログラミングパルスの最大数に選択される閾値であり得る。別の方法は、プログラム／消去サイクルの数である。これは単純に、ＮＶＭアレイ２０またはＮＶＭアレイ２０内のブロックがプログラムおよび消去された回数の累積カウントとすることができる。複数のブロックの場合、ブロックごとに別個にカウントされ得る。電荷トラッピング閾値に達していると推測するための例示的な数は、１００，０００プログラム／消去サイクルである。別の方法は、消去を達成するための消去動作、すなわちステップ４２の回数である。プログラミングに関しては、消去動作ごとにパルスが印加される。従って、所与の消去サイクルの消去パルスの数のカウントを、電荷トラッピング閾値に達しているかの判定に使用することができる。メモリコントローラ１２は、これらの目的にプログラム／消去カウンタ１９を使用する。たとえば、電荷トラッピングが最小である場合の消去パルスの数は２５であり得、著しい電荷トラッピングが存在する場合の数は５０であり得る。従って、５０が、ソフトプログラム動作にパラメータ変更を行うべきであると判定するための消去パルスの数に選択される閾値であり得る。念のために、電荷トラッピング閾値を満たしていると判定する１つの方法は、プログラム／消去サイクル、消去パルス、およびプログラムパルスに対する個々の閾値のうちのいずれか１つまたは複数が満たされている場合に、電荷トラッピング閾値電圧が満たされており、ソフトプログラミングパラメータが変更されることである。他の可能性は、３つすべてもしくは３つの中から２つを必要とすること、３つのうち１つもしくは２つをカウントすること、または記載されているものとは異なる電荷トラッピングの方法を有することを含む。

従って、ステップ５４において電荷トラッピング閾値が満たされていないと判定される場合、ステップ５６において、公称パラメータを使用し、ソフトプログラミングパルスを印加してソフトプログラミング動作が実行され、正電圧がゲートおよびドレインに印加され得、接地がソースに印加され得る。ソフトプログラミング動作を実行した後、検証ステップ５８が、メモリセルが十分にゼロ閾値電圧を上回っているか否かを判定する。この判定は、第１の選択される検証電圧Ｖｓｐ１を使用して行われる。これは、公称検証電圧とも呼ばれる場合があり、電荷トラッピングに起因してソフトプログラミングパラメータを変更する前に使用されるものである。すべてのセルが十分に高い閾値電圧、すなわち、第１の選択される検証電圧を使用して合格することによって示されることになる、図５に示すＶｓｐ１を有するというものであるという判定である場合、ソフトプログラミングは完了し、これによって、ステップ６０において示されるように消去サイクルも完了する。検証ステップ５８が、すべてのメモリセルが合格したわけではないことを示す場合、ステップ６２において、最大数のソフトプログラミングパルスが印加されたか否かが判定される。そうである場合、これはソフトプログラミングサイクルの失敗であり、従って、消去サイクルの失敗であることになる。最大数のソフトプログラミングパルスに達していない場合、ステップ５６によってソフトプログラミングが継続する。ソフトプログラミング、検証、および最大ソフトプログラミングパルスカウントのチェックは、ソフトプログラミングが成功しソフトプログラミングが行われるか、または、最大ソフトプログラミングパルスカウントに達し、ソフトプログラミングが失敗するかのいずれかまで継続する。

ステップ５４において、電荷トラッピング閾値に達していると判定される場合、次のステップはステップ６６であり、ステップ５６のソフトプログラミングおよびステップ５８の検証のパラメータが調整される。調整されたパラメータが何であるかに関する情報は、メモリ１６のバイアス条件部分１８内に記憶されており、メモリコントローラ１２によってアクセスされる。ステップ５６のソフトプログラミングのために、ソフトプログラミングパルスによって印加されるゲートおよびドレイン電圧が増大される。メモリコントローラ１２は、所望のプログラミング電圧を得るために必要に応じてチャージポンプ１４を制御する。ステップ５８の検証のために、図５に示す閾値電圧Ｖｓｐ２に対応する第２の選択された検証電圧がある。メモリコントローラは、第１の選択された検証電圧および第２の選択された検証電圧において検証を実行するために、必要とされる基準電圧を生成することができる。パラメータ調整を行った後、調整されたパラメータを使用してソフトプログラミングが実行される。調整されたソフトプログラミングパルスを使用することは、電荷が電荷蓄積層に達する傾向を増大させる効果を有する。その後、検証５８により、電圧Ｖｓｐ２のより低い閾値電圧に達しているか否かが判定される。そうである場合、プロセスはステップ６０において終了する。そうでない場合、ソフトプログラミングパルスカウントの判定が行われる。調整されたパラメータをもってしても最大ソフトプログラミングパルスカウントが満たされる場合、ソフトプログラミングサイクルはステップ６４において失敗している。最大プログラミングパルスカウントが満たされていない場合、ソフトプログラミング動作および検証は、検証５８において合格判定が出てソフトプログラム動作が終了するか、または最大カウントに達してソフトプログラミングが失敗するまで、調整されたソフトプログラミングパルスおよび第２の選択された検証電圧を用いて継続する。

ステップ５２において、電荷トラッピング閾値に達していることに起因するパラメータ変更がディセーブルされるべきであると判定される場合、次のステップは、ステップ５６において、公称パラメータを使用してソフトプログラミングを実行することである。方法は、すでに説明した検証および最大ソフトプログラミングパルスカウント判定によって継続する。従って、電荷トラッピング閾値に達している場合であっても、ソフトプログラミングは、調整されたパラメータの代わりに公称パラメータを使用して継続することができる。

経験的に、わずかなビットのみをＶｓｐ１を閾値電圧としないのは、そのわずかなビットは閾値電圧がＶｓｐ２とより低いことに起因して漏れが増大するが、全体の漏れに対する影響は小さいからである。従って、ほぼすべてのビットが少なくとも閾値電圧Ｖｓｐ１を有するため、全体の漏れは、わずかなビットがより低い閾値電圧Ｖｓｐ２にあるとしても、十分に小さい。従って、ソフトプログラミング電圧の増大と検証レベルの低減とを組み合わせることによって、ビットを少なくとも閾値電圧Ｖｓｐ２まで効率的にソフトプログラミングすることができる。また、増強されたソフトプログラミングパルスを受け取るビットはすでにプログラミングに時間がかかることが示されているため、過剰プログラムされることにはならず、従って、増強されたソフトプログラムパルスによって分布２８を擾乱することが回避される。

これまでで、メモリコントローラと、当該メモリコントローラと伝達するように接続されるメモリセルのアレイとを含む半導体メモリデバイスが提供されたことを諒解されたい。メモリコントローラは、第１のソフトプログラム電圧および第１のソフトプログラム検証レベルを使用して第１のソフトプログラム動作を実行し、第１の電荷トラッピング閾値に達しているか否かを判定し、第１の電荷トラッピング閾値に達している場合、第２のソフトプログラム電圧および第２のソフトプログラム検証レベルを使用して第２のソフトプログラム動作を実行するように構成される。半導体メモリデバイスは、第１のソフトプログラム電圧が第２のソフトプログラム電圧よりも小さいことをさらに特徴とし得る。半導体メモリデバイスは、第１のソフトプログラム検証レベルが第２のソフトプログラム検証レベルよりも大きいことをさらに特徴とし得る。半導体メモリデバイスは、最大プログラムパルスカウント、最大ソフトプログラムパルスカウント、消去パルスカウント、およびプログラム／消去サイクルカウントから成る群のうちの少なくとも１つが所定の閾値を超える場合に、第１の電荷トラッピング閾値に達することをさらに特徴とし得る。半導体メモリデバイスは、第１のソフトプログラム電圧および第２のソフトプログラム電圧と、第１のソフトプログラム検証レベルおよび第２のソフトプログラム検証レベルと、第１の電荷トラッピング閾値とを含む記憶領域をさらに含み得る。半導体メモリデバイスは、第２の電荷トラッピング閾値に達しているか否かを判定し、第２の電荷トラッピング閾値に達している場合、第３のソフトプログラム電圧および第３のソフトプログラム検証レベルを使用して第３のソフトプログラム動作を実行することをさらに特徴とし得る。半導体メモリデバイスは、第２のソフトプログラム電圧が第３のソフトプログラム電圧よりも小さいこと、および、第２のソフトプログラム検証レベルが第３のソフトプログラム検証レベルよりも大きいことをさらに特徴とし得る。半導体メモリデバイスは、複数の第１のソフトプログラム電圧のうちの１つがメモリセルの各々のゲートに印加され、複数の第１のソフトプログラム電圧のもう１つがメモリセルの各々のドレインに印加されることをさらに特徴とし得る。

一セットの不揮発性メモリセルに対して首尾よく消去動作を実行するステップと、電荷トラッピング閾値に達しているか否かを判定するステップとを含む方法も開示される。電荷トラッピング閾値に達している場合、ソフトプログラム電圧を調整し、ソフトプログラム検証レベルを調整し、調整されたソフトプログラム電圧および調整されたソフトプログラム検証レベルを使用してメモリセルに対してソフトプログラム動作を実行するステップ。方法は、ソフトプログラム電圧および調整ソフトプログラム電圧がメモリセルの各々のゲートに印加されることをさらに特徴とし得る。方法は、ソフトプログラム電圧および調整されたソフトプログラム電圧がメモリセルの各々のドレインに印加されることをさらに特徴とし得る。方法は、ソフトプログラム電圧が調整されたソフトプログラム電圧よりも小さいことをさらに特徴とし得る。方法は、ソフトプログラム検証レベルが調整されたソフトプログラム検証レベルよりも大きいことをさらに特徴とし得る。方法は、ソフトプログラム電圧および調整されたソフトプログラム電圧がメモリセルの各々のドレインに印加され、第２のソフトプログラム電圧および第２の調整されたソフトプログラム電圧がメモリセルの各々のゲートに印加されることをさらに特徴とし得る。方法は、最大プログラムパルスカウント、最大ソフトプログラムパルスカウント、消去パルスカウント、およびプログラム／消去サイクルカウントから成る群のうちの少なくとも１つが所定の閾値を超える場合に、電荷トラッピング閾値に達することをさらに特徴とし得る。

メモリセルの複数のブロックを含むメモリセルのアレイに対して消去サイクルが実行されている間に、メモリセルのブロックに対して実行された消去動作が成功していることを検証するステップと、電荷トラッピング調整がイネーブルされているか否かを判定するステップとを含む方法も開示される。電荷トラッピング調整がイネーブルされている場合、電荷トラッピング閾値に達しているか否かを判定するステップ。電荷トラッピング閾値に達している場合、少なくとも１つのソフトプログラム電圧およびソフトプログラム検証レベルを調整し、調整されたソフトプログラム電圧および調整されたソフトプログラム検証レベルを使用してメモリセルのブロックに対してソフトプログラム動作を実行するステップ。方法は、少なくとも１つのソフトプログラム電圧が、メモリセルのドレインおよびメモリセルのゲートから成る群のうちの１つに印加されることをさらに特徴とし得る。方法は、電荷トラッピング閾値に達している場合、第２のソフトプログラム電圧を調整するステップと、少なくとも１つのソフトプログラム電圧をメモリセルのドレインに印加するステップと、第２のソフトプログラム電圧をメモリセルのゲートに印加するステップとをさらに特徴とし得る。方法は、１つのソフトプログラム電圧が調整されたソフトプログラム電圧よりも小さく、ソフトプログラム検証レベルが調整されたソフトプログラム検証レベルよりも大きいことをさらに特徴とし得る。方法は、最大プログラムパルスカウント、最大ソフトプログラムパルスカウント、消去パルスカウント、およびプログラム／消去サイクルカウントから成る群のうちの少なくとも１つが所定の閾値を超える場合に、電荷トラッピング閾値に達することをさらに特徴とし得る。

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、方法は、追加の特徴、より少ない特徴、または記載されているものと異なる順序を有するように変更されることができる。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または必須の特徴または要素として解釈されるようには意図されていない。

本明細書において使用される場合、「接続されている」という用語は、直接接続または機械的接続に限定されるようには意図されていない。
さらに、本明細書において使用される場合、「１つ」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つ以上の」のような前置きの語句の使用は、「１つの」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つ以上の」または「少なくとも１つの」および「１つの」を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。

別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

Claims (14)

1. 半導体メモリデバイスであって、
   メモリコントローラと、
   前記メモリコントローラと伝達するように接続されるメモリセルのアレイとを備え、
   前記メモリコントローラは、
   第１のソフトプログラム電圧および第１のソフトプログラム検証レベルを使用して第１のソフトプログラム動作を実行し、
   第１の電荷トラッピング閾値に達しているか否かを判定し、
   前記第１の電荷トラッピング閾値に達している場合、前記第１のソフトプログラム電圧を該第１のソフトプログラム電圧よりも大きい第２のソフトプログラム電圧に変更するとともに、前記第１のソフトプログラム検証レベルを該第１のソフトプログラム検証レベルよりも小さい第２のソフトプログラム検証レベルに変更し、
   前記第２のソフトプログラム電圧および前記第２のソフトプログラム検証レベルを使用して第２のソフトプログラム動作を実行するように構成される、半導体メモリデバイス。
2. 最大プログラムパルスカウント、最大ソフトプログラムパルスカウント、消去パルスカウント、およびプログラム／消去サイクルカウントから成る群のうちの少なくとも１つが所定の閾値を超える場合に、前記第１の電荷トラッピング閾値に達する、請求項１に記載の半導体メモリデバイス。
3. 前記第１のソフトプログラム電圧および前記第２のソフトプログラム電圧と、前記第１のソフトプログラム検証レベルおよび前記第２のソフトプログラム検証レベルと、前記第１の電荷トラッピング閾値とを含む記憶領域をさらに備える、請求項１に記載の半導体メモリデバイス。
4. 前記メモリコントローラは、
   第２の電荷トラッピング閾値に達しているか否かを判定し、
   前記第２の電荷トラッピング閾値に達している場合、前記第２のソフトプログラム電圧を該第２のソフトプログラム電圧よりも大きい第３のソフトプログラム電圧に変更し、前記第２のソフトプログラム検証レベルを該第２のソフトプログラム検証レベルよりも小さい第３のソフトプログラム検証レベルに変更し、
   前記第３のソフトプログラム電圧および前記第３のソフトプログラム検証レベルを使用して第３のソフトプログラム動作を実行するようにさらに構成される、請求項１に記載の半導体メモリデバイス。
5. 複数の前記第１のソフトプログラム電圧のうちの１つが前記メモリセルの各々のゲートに印加され、前記複数の第１のソフトプログラム電圧のもう１つが前記メモリセルの各々のドレインに印加される、請求項１に記載の半導体メモリデバイス。
6. 方法であって、
   一セットの不揮発性メモリセルに対して首尾よく消去動作を実行するステップと、
   電荷トラッピング閾値に達しているか否かを判定するステップと、
   前記電荷トラッピング閾値に達している場合、ソフトプログラム電圧を大きくなるように調整し、ソフトプログラム検証レベルを小さくなるように調整し、調整されたソフトプログラム電圧および調整されたソフトプログラム検証レベルを使用して前記メモリセルに対してソフトプログラム動作を実行するステップとを含む、方法。
7. 最大プログラムパルスカウント、最大ソフトプログラムパルスカウント、消去パルスカウント、およびプログラム／消去サイクルカウントから成る群のうちの少なくとも１つが所定の閾値を超える場合に、前記電荷トラッピング閾値に達する、請求項６に記載の方法。
8. 前記ソフトプログラム電圧および前記調整されたソフトプログラム電圧は、前記メモリセルの各々のゲートに印加される、請求項６に記載の方法。
9. 前記ソフトプログラム電圧および前記調整されたソフトプログラム電圧は、前記メモリセルの各々のドレインに印加される、請求項６に記載の方法。
10. 前記ソフトプログラム電圧および前記調整されたソフトプログラム電圧は前記メモリセルの各々のドレインに印加され、第２のソフトプログラム電圧および第２の調整されたソフトプログラム電圧が前記メモリセルの各々のゲートに印加される、請求項６に記載の方法。
11. 方法であって、
    メモリセルの複数のブロックを含むメモリセルのアレイに対して消去サイクルが実行されている間に、
    前記メモリセルのブロックに対して実行された消去動作が成功していることを検証するステップと、
    電荷トラッピング調整がイネーブルされているか否かを判定するステップと、
    前記電荷トラッピング調整がイネーブルされている場合、電荷トラッピング閾値に達しているか否かを判定するステップと、
    前記電荷トラッピング閾値に達している場合、少なくとも１つのソフトプログラム電圧を大きくなるように調整するとともに、ソフトプログラム検証レベルを小さくなるように調整し、調整されたソフトプログラム電圧および調整されたソフトプログラム検証レベルを使用して前記メモリセルのブロックに対してソフトプログラム動作を実行するステップとを含む、方法。
12. 前記少なくとも１つのソフトプログラム電圧は、前記メモリセルのドレインおよび前記メモリセルのゲートから成る群のうちの１つに印加される、請求項１１に記載の方法。
13. 前記電荷トラッピング閾値に達している場合、
    第２のソフトプログラム電圧を調整するステップと、
    前記少なくとも１つのソフトプログラム電圧を前記メモリセルのドレインに印加するステップと、
    前記第２のソフトプログラム電圧を前記メモリセルのゲートに印加するステップとをさらに含む、請求項１１に記載の方法。
14. 最大プログラムパルスカウント、最大ソフトプログラムパルスカウント、消去パルスカウント、およびプログラム／消去サイクルカウントから成る群のうちの少なくとも１つが所定の閾値を超える場合に、前記電荷トラッピング閾値に達する、請求項１１に記載の方法。