CN100550197C - 半导体存储器 - Google Patents

Abstract

一种半导体存储器。响应于在预定周期产生的刷新请求输出刷新信号，并且进行刷新操作。当在存取请求和刷新请求之间出现冲突时，刷新操作结束。结果，可以较早地开始与存取请求对应的存取操作，缩短存取时间。通过根据提供存取请求的定时改变刷新操作的结束时间，能够进一步缩短存取时间。由于形成了用于向外部通报刷新操作状态的测试电路，因此能够在短时间内评估刷新操作的操作裕度。结果，能够缩短半导体存储器的开发周期。

Description

半导体存储器

技术领域

本发明涉及需要周期性刷新操作以保持在该存储单元中写入的数据的半导体存储器。具体地说，本发明涉及不需要外部刷新命令在内部自动进行刷新操作的半导体存储器。此外，本发明涉及用于测试前述半导体存储器的技术。

背景技术

近年来，移动装置例如蜂窝电话在服务功能方面已经变得更复杂了，并且待处理的数据量正在稳定增长。因此需要在移动装置上安装的工作存储器的容量更高。

通常，移动装置的工作存储器使用使系统配置更容易的SRAM。然而，在构成每单个位单元的器件(device)数量方面，所需SRAM的量比DRAM的大，因此不利于提高容量。鉴于此，已经开发了具有DRAM存储单元并如SRAM那样通过在内部对存储单元自动进行刷新操作而操作的半导体存储器。

在这种类型的半导体存储器中，用于进行单一刷新操作的刷新操作时间包含在读循环时间中或者写循环时间中。具体地说，将前一半循环时间分配为刷新操作时间。在后一半循环时间中进行实际的读操作或者写操作。因此，其上安装有半导体存储器的系统(用户)不需要知道半导体存储器中的刷新操作。即，用户可以如SRAM那样使用这些半导体存储器。

此外，在这种半导体存储器中，为了缩短循环时间，使刷新操作时间短于读操作时间。具体地说，在刷新操作中用于选择字线的时间短于在读操作中用于选择字线的时间(例如，参见日本已审专利申请公开No.7-58589(第2-3页，图4))。

在前述公开文献中公开的半导体存储器中，当在读操作之前刚好出现刷新请求时，在读操作之前进行刷新操作。将刷新操作时间设置得比读操作时间短。然而，为了将预定信号量的数据重写到存储单元中，只能使刷新操作时间仅稍稍短于读操作时间。如上所述，实际的读操作在后一半读循环时间中进行。结果，不能够充分缩短存取时间。

顺便提及，前述公开文献的图4没有示出在读操作(读出数据D)之前和之后进行刷新操作RF。图4示出的是根据刷新请求出现定时而在读操作之前或之后进行刷新操作RF的简化示例(前述公开文献的第5栏第1-10行)。

此外，如上所述，伪SRAM(pseudo SRAM)自动进行刷新操作而无需从外部识别。同时，在存储器单元中保持的数据很可能被破坏，除非正确地进行了刷新操作。因此需要评价是否正确地进行了刷新操作。具体地说，当外部提供的读操作或者写操作请求和在芯片内部出现的刷新操作请求之间出现冲突时，需要对电路操作进行详细评价。

发明内容

本发明的目的是提供一种既具有DRAM的高容量又具有SRAM的可用性的半导体存储器。

本发明的另一个目的是缩短半导体存储器的存取时间，所述半导体存储器在芯片内部自动进行刷新操作。

本发明的再一个目的是在半导体存储器中进行可靠的刷新操作，所述半导体存储器在芯片内部自动进行刷新操作。

本发明的又一个目的是为了进行可靠的刷新操作而评价芯片的内部状态。

根据本发明的半导体存储器的第一方案，存储芯(memory core)具有多个存储单元。响应于通过命令端子提供的存取请求，命令控制电路输出用于访问存储单元的存取信号。刷新定时器以预定周期产生刷新请求，以刷新该多个存储单元。刷新控制电路响应于刷新请求输出第一刷新信号，以开始刷新操作。当在存取请求和刷新请求之间出现冲突时，停止第一刷新信号的输出。结果，可以较早地开始与存取请求对应的存取操作。即，能够缩短存取时间。在与存取请求对应的存取操作之后，刷新控制电路响应于刷新请求输出第二刷新信号。芯控制电路响应于存取信号进行存取操作，并且响应于第一和第二刷新信号分别进行第一和第二刷新操作。在第一刷新操作之后总是进行第二刷新操作。因此，即使第一刷新操作没有充分地重写存储单元，通过后续的第二刷新操作，也能将足够的数据信号量重写到存储单元中。结果，即使在存取请求和刷新请求之间出现冲突，并给予存取请求优先权时，也能够可靠地保持在存储单元中的数据。

根据本发明的半导体存储器的第一方面的优选示例，外部地址输入电路通过地址端子接收外部地址信号。刷新计数器产生表示存储单元的刷新地址信号，以刷新存储单元。开关电路响应于第一和第二刷新信号的输出选择刷新地址，当第一和第二刷新信号都没有输出时，选择外部地址信号，并且将所选的地址信号输出给存储芯。由于开关电路通过第一和第二刷新信号操作，因此能够简化对地址信号的切换控制。结果，可以简单地配置开关电路。

根据本发明的半导体存储器的第一方面的优选例，第一刷新操作的执行时间比第二刷新操作的执行时间短。可以使第一刷新操作的执行时间最短以更早地开始存取操作。

根据本发明的半导体存储器的第一方面的优选例，第一刷新操作的执行时间是下述时间，其中将通过第一刷新操作重写到存储单元的数据放大到直到进行第二刷新操作都能够保持而不丢失的信号量。即，将第一刷新操作的执行时间设置到其最小值。由于使第一刷新操作的执行时间最短，因此甚至可以更早地开始存取操作。

根据本发明的半导体存储器的第一方面的优选例，存储芯包含分别与存储单元连接的多个字线、与存储单元连接的位线和与位线连接的感测放大器。第一和第二刷新操作包含读阶段、放大阶段和预充电阶段。在读阶段，将数据从响应于任意一条字线的选择而存取的存储单元读到位线。在放大阶段，在将数据读到位线之后激励感测放大器，并且放大位线上的数据。将放大后的数据重写到被访问的存储单元。在预充电阶段，取消对字线的选择，并且将位线预充电到预定电压。

第一和第二刷新操作的读阶段在时间上彼此一致。第一和第二刷新操作的预充电阶段在时间上彼此一致。第一刷新操作的放大阶段的时间比第二刷新操作的放大阶段的时间短。根据操作通过单独调节放大阶段的时间可以容易地使第一刷新操作的执行时间最短。即，可以简单地配置例如芯控制电路的电路。

根据本发明的半导体存储器的第一方面的优选例，当在存取请求和刷新请求之间未出现冲突时，刷新控制电路屏蔽第一刷新信号的输出，并且单独输出第二刷新信号。由于仅在需要时进行第一刷新操作，因此能够降低操作过程中的功耗。

根据本发明的半导体存储器的第一方面的优选例，第一和第二刷新操作的执行时间和两次存取操作的执行时间的总和小于提供存取信号的最小间隔(或者说外部存取循环时间)的两倍。换句话说，第一和第二刷新操作和两次存取操作可以在两个外部存取循环时间内进行。在本实施例中，如上所述，第一刷新操作的执行时间短。因此与以前相比能够缩短外部存取周期。

根据本发明的半导体存储器的第一方面的优选例，第二刷新操作的执行时间与存取操作的执行时间相同。这样使其能够共享用于进行第二刷新操作和存取操作的控制电路。结果，可以减小芯控制电路等的电路规模。

根据本发明的半导体存储器的第一方面的优选例，第二刷新操作的执行时间比存取操作的执行时间短。这样在第二刷新操作的执行和下一个存取操作的执行之间产生定时裕度。结果，可以提高芯控制电路等的操作裕度，从而便于这些电路的定时设计。

根据本发明的半导体存储器的第一方面的优选例，测试控制电路在测试模式中由通过外部测试探针提供的测试刷新请求信号产生第一和第二刷新信号。结果，在第一刷新操作之后将进行的第二刷新操作可以在期望的定时开始。通过第二刷新操作，将通过第一刷新操作保持在存储单元中的数据再次重写到存储单元中。由此可以容易地评估第一刷新操作的操作裕度。

根据本发明的半导体存储器的第一方面的优选例，测试控制电路根据测试刷新请求信号的脉冲宽度设置第一和第二刷新信号的产生间隔。结果，可以由一个单独的外部测试探针自由地设置第一和第二刷新信号的产生间隔。

根据本发明的半导体存储器的第二方面，存储芯具有多个存储单元、与存储单元连接的位线和与位线连接的感测放大器。命令控制电路响应于通过命令端子提供的存取请求输出存取控制信号，用于存取存储单元。操作控制电路使存储芯响应于存取控制信号进行存取操作。

刷新定时器以预定周期产生内部刷新请求。刷新控制电路根据存取请求和内部刷新请求的出现时序输出第一刷新控制信号和第二刷新控制信号中的任一个。即，刷新控制电路根据存取请求和内部刷新请求的出现时序在第一和第二刷新控制信号的输出之间切换。通过第一刷新控制信号激励感测放大器，激励时间为第一时段，通过第二刷新控制信号激励感测放大器，激励时间为第二时段，第二时段比第一时段长。操作控制电路使存储芯响应于第一和第二刷新控制信号进行第一和第二刷新操作。以这种方式，半导体存储器根据其产生的刷新请求自动进行两种类型的刷新操作，而无需从外部识别。

检测电路以测试模式操作，并在检测到第一刷新控制信号时，输出检测信号。结果，可以根据检测信号的输出检测刷新控制电路在第一和第二刷新控制信号之间的切换定时。即，即使半导体存储器具有两种类型的刷新操作功能，也能够评估进行各个刷新操作的时序条件。此外，例如，当第一刷新控制信号能够连续出现而引起操作失效时，能够根据检测信号可靠地评估失效出现的定时。

由于可以容易地检测半导体存储器内部自动进行的两种类型的刷新操作，因此能够通过简单的技术精确地评估为这些刷新操作所固有的半导体存储器的操作特性。结果，能够缩短评估时间，缩短半导体存储器的开发周期。即，可以降低开发成本。在另一方面，当批量制造的半导体存储器因制造条件或者类似条件变化而出现失效时，能够立即进行失效分析，并且使合格率下降的时段最短。

根据本发明的半导体存储器的第二方面的优选例，将通过检测电路检测的检测信号通过外部端子输出到半导体存储器的外部。结果，例如可以利用用于评估半导体存储器的刷新特性的评估装置、通过检测检测信号来精确地评估半导体存储器的关于刷新操作的操作特性。

根据本发明的半导体存储器的第二方面的优选例，三态输出缓冲器向数据端子输出从存储单元读出的数据。输出屏蔽电路在测试模式控制三态输出缓冲器，从而响应于检测信号阻止读出数据输出到数据端子，并且将数据端子设置到高阻抗状态。因此，与半导体存储器连接的评估装置能够通过测量数据端子的高阻抗状态检测检测信号。例如，通过使用LSI测试仪作为评估装置，可以容易地检测检测信号的出现，并且通过使用用于评估存取时间的程序进行通过/失效(pass/fail)评估。即，可以容易地评估半导体存储器的关于刷新操作的操作特性。此外，使用数据端子作为外部端子可以不必形成新端子，从而避免增加芯片尺寸。

根据本发明的半导体存储器的第二方面的优选例，在测试模式，刷新选择电路将通过外部测试探针提供的测试刷新请求输出给刷新控制电路，取代内部刷新请求。这里，屏蔽从刷新定时器输出的内部刷新请求。因此能够从半导体存储器的外部提供期望定时的刷新请求。由于刷新请求和存取请求可以由单个评估装置提供，因此能够高精度地控制存取请求和刷新请求之间的偏离(时间差)。结果，可以详细评估半导体存储器的关于刷新操作的操作特性。

根据本发明的半导体存储器的第二方面的优选例，刷新定时器接收刷新调整信号，用于改变测试模式中刷新请求的产生周期。因此，能够通过使用正常操作的电路在半导体存储器内部产生期望定时的刷新请求。由此可以在与半导体存储器的实际电路操作相同的条件下评估刷新特性。

根据本发明的半导体存储器的第二方面的优选例，当在存取请求和内部刷新请求之间出现冲突时，刷新控制电路中的判优器确定与存取请求对应的存取操作和与刷新请求对应的刷新操作之间的优先权。当存取请求具有优于内部刷新请求的优先权时，判优器输出存取控制信号并且接着输出第二刷新控制信号。此外，当内部刷新请求具有优于存取请求的优先权时，判优器接连输出第一刷新控制信号、存取控制信号和第二刷新控制信号。

与第一刷新控制信号对应的刷新操作在短时间内结束。因此，即使在内部刷新请求具有优于存取请求的优先权时，也可以早早地开始与存取请求对应的存取操作。即，能够缩短存取时间。在与第一刷新控制信号对应的刷新操作(第一刷新操作)之后总是进行与第二刷新控制信号对应的刷新操作。因此，即使第一刷新操作只是不充分地重写了存储单元，通过后续的刷新操作，也能将足够信号量的数据重写到存储单元中。结果，即使在存取请求和刷新请求之间出现冲突并且优先权被给予存取请求时，也能够可靠地保持存储单元中数据。

根据本发明的半导体存储器的第二方面的优选例，第一刷新操作的执行时间是下述时间，在该时间中，将通过第一刷新操作重写到存储单元的数据放大到直到进行第二刷新操作都能够保持而不丢失的信号量。即，将第一刷新操作的执行时间设置到其最小值。由于使第一刷新操作的执行时间最短，因此甚至能够更早地开始存取操作。

根据本发明的半导体存储器的第三方面，存储芯具有多个存储单元。外部端子接收用于访问存储单元的存取请求。刷新定时器以预定周期产生刷新请求。当在存取请求和刷新请求之间出现冲突并且优先权被给予刷新请求时，芯控制电路根据提供存取请求的定时，将与刷新请求对应的刷新操作的结束时间设置到第一时间和比第一时间晚的第二时间之间。例如，如果在存取请求的接收时间和刷新请求的出现时间之间的差小时，则芯控制电路将所述结束时间设置到较早的时间。此外，如果在存取请求的接收时间和刷新请求的出现时间之间的差大时，则芯控制电路将结束时间设置到较晚的时间。因此，刷新操作的结束时间不固定，而是根据提供存取请求的定时而变。结果，当在刷新请求和存取请求之间出现冲突时，甚至能够在刷新操作之后更早地开始存取请求。即，可以进一步缩短存取时间。

由于刷新操作的结束时间根据提供存取请求的定时而变，因此即使存取请求逐渐偏离刷新请求，存取时间也保持不变。因此能够防止存取时间随着刷新请求和存取请求之间的时间差而变。由于存取时间不变，因此能够使存取时间的最大值(最坏值)更小。

根据本发明的半导体存储器的第三方面的优选例，当在存取请求和内部刷新请求之间出现冲突时，判优器确定与存取请求对应的存取操作和与刷新请求对应的刷新操作之间的优先权。当存取请求具有优于刷新请求的优先权时，判优器输出用于开始存取操作的存取控制信号，并且接着输出用于开始刷新操作的刷新控制信号。此外，当刷新请求具有优于存取请求的优先权时，判优器向芯控制电路输出刷新控制信号并且接着输出存取控制信号。芯控制电路根据存取控制信号和刷新控制信号分别进行存取操作和刷新操作。结果，甚至当在存取请求和刷新请求之间出现冲突时，也能够可靠地进行存取操作和刷新操作。

根据本发明的半导体存储器的第三方面的优选例，存储芯具有分别与存储单元连接的多条字线。刷新操作的结束时间对应于字线的停用时间。即，芯控制电路根据提供存取操作的定时通过停用字线而结束刷新操作。

根据本发明的半导体存储器的第三方面的优选例，存储芯具有与存储单元连接的位线和与位线连接的感测放大器。刷新操作的结束时间对应于感测放大器的停用时间。即，芯控制电路根据提供存取请求的定时，通过停用感测放大器并且停用字线而结束刷新操作。

根据本发明的半导体存储器的第三方面的优选例，芯控制电路具有用于产生用于通报第一时间的第一时间信号和用于通报第二时间的第二时间信号的定时发生器。芯控制电路根据提供存取请求的定时相对于产生第一和第二时间信号的定时来设置结束时间。结果，可以通过使用简单的逻辑电路根据提供存取请求的定时来结束刷新操作。

根据本发明的半导体存储器的第三方面的优选例，当在第一时间之前提供存取请求时，将结束时间设为第一时间，并且进行第一短刷新操作。当在第一时间和第二时间之间提供存取请求时，将结束时间设置为提供存取请求的时间，并且进行第二短刷新操作。当在第二时间之后提供存取请求时，将结束时间设置为第二时间，并且进行正常短刷新操作。

刷新操作总是在第一时间或者之后结束。由于确保了最短的刷新操作时间(第一短刷新操作)，因此能够防止存储单元中的数据被刷新操作破坏。此外，刷新操作总是在第二时间或者之前结束。甚至当没有提供存取请求时，刷新操作也总是在第二时间终结。由此可以防止存储芯不必要的操作。结果，能够避免芯操作电流的不必要的消耗。此外，当将刷新操作设置为在第一时间和第二时间之间结束时，能够与提供存取请求的定时同步完成刷新操作。这里，利用在存取时间能够重写而不会退化的最大电荷来写存储单元。这样与第一短刷新操作的情况相比能够提供数据保持特性的裕度。

根据本发明的半导体存储器的第三方面的优选例，存储芯具有与存储单元连接的多个字线。半导体存储器具有其中将从刷新定时器输出的刷新请求的产生间隔较长的第一操作模式和其中该刷新请求的产生间隔较短的第二操作模式。响应于刷新请求选择字线之一。

在第一操作模式，当响应于刷新请求进行第一或者第二短刷新操作时，半导体存储器试图在该第一或者第二刷新操作之后在选择的字线上进行正常刷新操作。当存取请求具有优先权并且在下一个刷新请求出现之前不能在选择的字线上进行正常刷新操作时，该半导体存储器进入第二操作模式。由于对进入第二操作模式的确认推迟了预定时段，因此能够可靠地确定提供存取请求的频率是临时高还是保持高。因此能够根据存取频率进入最佳操作模式。结果，可以使处于第二操作模式的时段最短，以使刷新操作的功耗最低。即，能够降低半导体存储器的功耗。

根据本发明的半导体存储器的第三方面的优选例，刷新计数器响应于刷新请求进行计数操作，以便接连地选择字线。当进行正常刷新操作并且刷新计数器在第二操作模式走一圈时，半导体存储器进入第一操作模式。当存取请求的频率下降预定时段时，进入第一操作模式，以降低刷新请求的频率。这样能降低功耗。

附图说明

图1是示出了本发明的半导体存储器的第一实施例的方框图；

图2是示出了图1所示的刷新控制电路的细节的方框图；

图3是示出了图1所示的芯控制电路的主要部分的细节的电路图；

图4是示出了图1所示的刷新地址输入电路、外部地址输入电路和开关电路的细节的电路图；

图5是示出了根据第一实施例的存储单元阵列的基本操作的时序图；

图6是示出了第一实施例的操作例的时序图；

图7是示出了第一实施例的另一操作例的时序图；

图8是示出了第一实施例的又一操作例的时序图；

图9是示出了本发明的半导体存储器的第二实施例的方框图；

图10是示出了图9所示芯控制电路的主要部分的细节的电路图；

图11是示出了第二实施例的操作例的时序图；

图12是示出了第二实施例的另一个操作例的时序图；

图13是示出了本发明的半导体存储器的第三实施例的方框图；

图14是示出了图13所示的刷新控制电路的方框图；

图15是示出了图13所示的芯控制电路的细节的电路图；

图16是示出了第三实施例的操作例的时序图；

图17是示出了第三实施例的另一个操作例的时序图；

图18是示出了本发明的半导体存储器的第四实施例的方框图；

图19是示出了图18所示的刷新决定电路的细节的电路图；

图20是示出了图18所示的数据输出电路的细节的电路图；

图21是示出了根据第四实施例的存储单元阵列的基本操作的时序图；

图22是示出了在正常操作模式下第四实施例的操作例的时序图；

图23是示出了在正常操作模式下第四实施例的另一操作例的时序图；

图24是示出了在正常操作模式下第四实施例的又一操作例的时序图；

图25是示出了在第一测试模式下第四实施例的操作例的时序图；

图26是示出了在第二测试模式下第四实施例的操作例的时序图；

图27是示出了在第二测试模式下第四实施例的操作例的时序图；

图28是示出了本发明的半导体存储器的第五实施例的方框图；

图29是示出了本发明的半导体存储器的第六实施例的方框图；

图30是示出了在测试模式下第六实施例的操作例的时序图；

图31是示出了本发明的半导体存储器的第七实施例的方框图；

图32是示出了图31所示的芯控制电路的主要部分的细节的电路图；

图33是示出了在芯控制电路内部形成的在先决定电路(precedencedecision)的方框图；

图34是示出了第七实施例的操作例的时序图；

图35是示出了第七实施例的另一操作例的时序图；

图36是示出了第七实施例的又一操作例的时序图；

图37是示出了在存取请求和刷新请求之间出现冲突的情况下的存取时间的特性图；

图38是示出了根据第七实施例从第一操作模式向第二操作模式转换的时序图；

图39是示出了根据第七实施例从第二操作模式向第一操作模式转换的时序图。

具体实施方式

下面参考附图描述本发明的实施例。在图中，粗线表示信号线，每个信号线都由多个位构成。图中的双圆圈表示外部端子。以“/”开头的信号和以“X”结束的信号都是负逻辑(negative logic)。以“Z”结束的信号表示正逻辑(positive logic)。

图1示出了本发明的半导体存储器的第一实施例。将该半导体存储器形成为伪SRAM，其具有DRAM存储单元和SRAM接口。伪SRAM在芯片内进行周期性的刷新操作而不从外部接收刷新命令，从而在其存储单元中保持写入的数据。该伪SRAM例如用作将在蜂窝电话上安装的工作存储器。

该伪SRAM具有命令控制电路10、刷新定时器12、刷新控制电路14、刷新计数器16、刷新地址输入电路18、外部地址输入电路20、开关电路22、数据输入/输出电路24、芯控制电路26和存储芯28。

命令控制电路10通过命令端子从外部接收命令信号(芯片使能信号/CE、输出使能信号/OE和写使能信号/WE)，对所接收的命令解码，并输出读控制信号RDZ、写控制信号WRZ(存取信号)和读/写控制信号RWZ及RWIZ(存取信号)。当分别提供读命令和写命令时，输出读控制信号RDZ和写控制信号WRZ(高电平)。当既提供读命令又提供写命令时，输出读/写控制信号RWZ和RWIZ(高电平)。读/写控制信号RWIZ比读/写控制信号RWZ更早输出。

刷新定时器12以预定的周期输出刷新请求信号REFIOZ(刷新命令)。周期地产生刷新请求信号REFIOZ使得可以接连地刷新存储单元MC而不丢失保持在存储单元MC中的数据。例如，设置刷新请求信号REFIOZ的产生周期，使得所有存储单元MC在64ms内都刷新一次。具体地说，当设置有2048条字线WL将由各个刷新请求接连地选择时，每31μs产生刷新请求信号REFIOZ。

刷新控制电路14根据读/写控制信号RWZ和RWIZ以及刷新请求信号REFIOZ输出刷新信号REFSZ(第一刷新信号)和刷新信号REFZ(第二刷新信号)。刷新计数器16在刷新信号REFZ的上升沿之后经过一定时间进行计数操作，并随后输出刷新地址信号RAZ。

刷新地址输入电路18输出刷新地址信号RAZ作为刷新地址信号REFAD。外部地址输入电路20通过地址端子接收地址信号ADD，并且输出所接收的信号作为行地址信号RAD(上位地址，upper address)和列地址信号CAD(下位地址，lower address)。注意，伪SRAM是地址非多路型存储器(memory of address non-multiplex type)，其同时接收上位地址和下位地址。

当刷新信号REFZ或者REFSZ处于高电平时，开关电路22输出刷新地址信号REFAD作为内部行地址信号IRAD。当刷新信号REFZ和REFSZ都处于低电平时，开关电路22输出行地址信号RAD作为行地址信号IRAD。

数据输入/输出电路24通过公用数据总线CDB接收读出的数据，并且将接收的数据输出给数据端子DQ。数据输入/输出电路24通过数据端子DQ接收写数据，并且将接收的数据输出给公用数据总线CDB。数据端子DQ的位数例如是16位。

芯控制电路26具有第一定时控制电路30和第二定时控制电路32以及OR电路34。

第一定时控制电路30与读/写控制信号RWZ和刷新信号REFZ同步输出第一字定时信号TWX1。第二定时控制电路32与刷新信号REFSZ同步输出第二字定时信号TWX2。OR电路34输出第一字定时信号TWX1或者第二字定时信号TWX2作为字定时信号TWZ。

顺便提及，芯控制电路26具有未示出的感测放大器控制电路和预充电控制电路。当感测放大器控制电路接收读/写控制信号RWZ和刷新信号REFZ及REFSZ中任何一个时，其输出感测放大器激励信号LEZ，用于激励后面将描述的感测放大器部分SA的感测放大器。当位线BL和/BL不是正在使用时，预充电控制电路输出位线复位信号BRS。

存储芯28具有存储单元阵列ARY、字解码器部分WDEC、感测放大器部分SA、列解码器部分CDEC、感测缓冲器部分SB和写放大器部分WA。存储单元阵列ARY具有多个易失性存储单元MC(动态存储单元)和连接到存储单元MC的多个字线WL以及多个位线BL和/BL。存储单元MC与一般的DRAM存储单元相同，每个都具有用于以电荷形式保持数据的电容器和设置在该电容器和位线BL(或者/BL)之间的传送晶体管(transfertransistor)。传送晶体管的栅极连接到字线WL。通过字线WL的选择，进行读操作、写操作和刷新操作中的任一种。在执行用于响应于位线复位信号BRS将位线BL和/BL预充电到预定电压的预充电操作之前，存储单元阵列ARY进行读操作、写操作和刷新操作中的任一种。

当字解码器部分WDEC接收高电平的字线控制信号TWZ时，其根据内部行地址信号IRAD选择任意一条字线WL，并且将所选择的字线WL改变到高电平。列解码器部分CDEC根据列地址信号CAD输出列线信号，用于导通连接各自的位线BL和/BL与数据总线DB的列开关。

感测放大器部分SA具有多个感测放大器。这些感测放大器响应于感测放大器激励信号LEZ而操作，并且放大各个位线BL和/BL上的数据的信号量。由感测放大器放大的数据在读操作中通过列开关传输到数据总线DB。在写操作中，由感测放大器放大的数据通过位线写入到存储单元MC中。

感测缓冲器部分SB放大数据总线DB上的读出的数据的信号量，并且将其输出到公用数据总线CDB。写放大器部分WA放大公用数据总线CDB上的写数据的信号量，并且将其输出给数据总线DB。

图2示出了图1所示的刷新控制电路14的细节。

刷新控制电路14具有用于接收刷新请求信号REFIOZ和读/写控制信号RWIZ并输出刷新请求信号REFIZ的判优器ARB、用于产生刷新信号REFZ的第一刷新发生器36和用于产生刷新信号REFSZ的第二刷新发生器38。

当判优器ARB在读/写控制信号RWIZ之后经过预定时间的延迟接收刷新请求信号REFIOZ时，其临时保持刷新请求信号REFIOZ，并在读/写控制信号RWIZ的输出之后输出刷新请求信号REFIOZ作为刷新请求信号REFIZ。

当读/写控制信号RWZ和RWIZ都处于低电平时，第一刷新发生器36响应于高电平的刷新请求信号REFIZ输出高电平的刷新信号REFZ。当读/写控制信号RWIZ处于高电平时，第二刷新发生器38响应于高电平的刷新请求信号REFIZ输出高电平的刷新信号REFSZ。

图3示出了图1所示的芯控制电路26的主要部分的细节。

第一定时控制电路30与读/写控制信号RWZ或者刷新信号REFZ的上升沿同步输出具有预定脉冲宽度的第一字定时信号TWX1(低电平脉冲)。第二定时控制电路32与刷新信号REFSZ的上升沿同步地输出具有预定脉冲宽度的第二字定时信号TWX2(低电平脉冲)。如上所述，OR电路34输出作为字定时信号TWZ的第一字定时信号TWX1或者第二字定时信号TWX2。

图4示出了图1所示的刷新地址输入电路18、外部地址输入电路20和开关电路22的细节。顺便提及，图4所示的电路是与1位地址信号对应的电路。实际上，存在大量的与地址信号的位数对应的电路。

刷新地址输入电路18由奇数个级的倒相器构成。刷新地址输入电路18将刷新地址信号RAZ倒相，并将其输出作为刷新地址信号REFAD。外部地址输入电路20具有两个缓冲器电路，每个都由奇数个级的倒相器构成。这两个缓冲器电路分别输出作为行地址信号RAD和列地址信号CAD的地址信号ADD。

当刷新信号REFZ或者REFSZ为高电平时，开关电路22输出刷新地址信号REFAD的倒相逻辑作为内部行地址信号IRAD。当刷新信号REFZ或者REFSZ为低电平时，开关电路22输出行地址信号RAD的倒相逻辑作为行地址信号IRAD。

图5示出了根据第一实施例的存储单元阵列ARY的基本操作。

在该实施例中，存储单元阵列ARY根据两个基本时序A和B之一操作。基本时序A和B都由读阶段RP、放大阶段AP和预充电阶段PP构成。读阶段RP是其中将数据从存储单元MC读到位线BL(或者/BL)的时段，所述存储单元MC是响应于字线WL的激励(选择)而选择的。

放大阶段AP是这样的时段，在该时段中，在将数据读取到位线BL(或者/BL)之后，响应于感测放大器激励信号LEZ的激励，感测放大器放大位线BL和/BL之间的电压差(数据)，并且将位线BL和/BL的放大电压重写到从其中读出了数据的存储单元MC。预充电阶段PP是这样的时段，在该时段中，停用(取消选择)字线WL并且将位线BL和/BL预充电到预定电压。

通过使用基本时序A进行写操作WR、读操作RD和正常的刷新操作REF(第二刷新操作)。即，正常的刷新操作REF的执行时间与写操作WR和读操作RD的执行时间相同。字线WL的激励时间是基本时间T的7倍(7T)。这里，循环时间tRC是8T。在写操作WR中，从存储单元MC中读取并且在位线BL和/BL上放大的数据必须通过写数据使其倒相。因此写操作WR中循环时间tRC最长。对于读操作RD而言，为方便用户，使用与写操作WR相同的基本时序。

在正常的刷新操作REF中，位线BL和/BL不需要与数据总线DB连接，也不需要在位线BL和/BL上使数据倒相。为此，即使将字线WL的激励时间设定为6T(图5的基本时序C所述的实际刷新操作REFr)，也能够再次将在存储单元MC中保持的数据完全写入存储单元MC。不过，在该实施例中，为了简化芯控制电路26的结构，将与写操作WR相同的基本时序用于正常的刷新操作REF。当输出刷新信号REFZ时进行刷新操作REF。

由于通过刷新操作REF将数据完全写入存储单元MC，因此每个存储单元MC都具有64ms或者更长的数据保持时间(暂停时间)。

顺便提及，使用基本时序C的刷新操作REFr的循环时间tRC与在常规技术中描述的刷新操作的循环时间相同，或者说是7T。

使用基本时序B进行短刷新操作REFf(第一刷新操作)。这里，当在存取请求(读命令或者写命令)和刷新请求之间出现冲突时，使用短刷新操作REFf进行最短时间的刷新操作。短刷新操作REFf之后，可以立即进行存取操作(读操作RD或者写操作WR)，以缩短存取时间。在短刷新操作REFf中，将字线WL的激励时间设置为3T。短刷新操作REFf的循环时间tRCf为4T。

由于感测放大器的激励时间(LEZ信号的高电平时间)短，因此短刷新操作REFf将不会充分放大位线BL和/BL之间的电压差。由于重写到存储单元MC中的数据信号量(恢复电平)小，因此在短刷新操作REFf之后必须在例如200ns内再次进行使用基本时序A的正常刷新操作REF。换句话说，当在200ns内能够进行正常的刷新操作REF时，可以临时进行短刷新操作REFf以避免存储单元MC中的数据损失。如上所述，短刷新操作REFf的执行时间(用于放大和重写数据的时间)应使得在从执行短刷新操作REFf到执行正常刷新操作REF的时段中能够保持存储单元MC中的数据不损失。

基本时序A和B的循环时间之差来源于与感测放大器的激励时间对应的放大阶段AP之间的时间差。基本时序A和B中读阶段RP和预充电阶段PP的时间一致。

图6示出了根据第一实施例的伪SRAM的操作。

在该示例中，接连进行两个读操作RD，并且第一读命令和刷新请求信号REFIOZ几乎同时发生。

最初，图1所示的命令控制电路10接收未示出的低电平的芯片使能信号/CE、低电平的输出使能信号/OE和高电平的写使能信号/WE，并且检测到提供了读命令(读存取请求)(图6(a))。响应于该读命令，命令控制电路10输出读/写控制信号RWIZ和读/写控制信号RWZ(图6(b，c))。在读/写控制信号RWIZ改变到低电平之前输出读/写控制信号RWZ。

图2所示的刷新定时器12几乎与提供读命令的时间同时地输出刷新请求信号REFIOZ。刷新控制电路14的判优器ARB响应于刷新请求信号REFIOZ输出刷新请求信号REFIZ(图6(d))。

由于在读/写控制信号RWIZ的高电平时段产生刷新请求信号REFIZ，因此刷新控制电路14的第二刷新发生器38输出高电平的刷新信号REFSZ(图6(e))。响应于高电平的刷新信号REFSZ，图4所示的开关电路22输出刷新地址信号RAZ(RA1)作为行地址信号IRAD(图6(f))。

图3所示的第二定时控制电路32与刷新信号REFSZ同步输出第二字定时信号TWX2(图6(g))。由于第二字定时信号TWX2的输出，导致输出了字定时信号TWZ(图6(h))，并且进行图5所示的短刷新操作REFf(第一刷新操作)。

接着，对读/写控制信号RWIZ改变到低电平作出响应，第二刷新发生器38停止输出刷新信号REFSZ(图6(i))。响应于低电平的刷新信号REFSZ，开关电路22输出与第一读命令对应的外部地址信号ADD(AD1)，作为行地址信号IRAD(图(6j))。

图3所示的第一定时控制电路30与读/写控制信号RWZ的上升沿同步输出第一字定时信号TWX1(图6(k))。由于第一字定时信号TWX1的输出，导致输出了字定时信号TWZ(图6(l))，并且图5所示的读操作RD被执行。顺便提及，将字定时信号TWZ的输出间隔设置为预充电操作时间tRP，以便正确地进行位线BL和/BL上的预充电操作。将通过读操作RD在位线BL和/BL上放大的读出数据D0通过公用数据总线CDB输出到数据端子DQ(图6(m))。

由于响应于与读请求冲突的刷新请求进行短刷新操作REFf，因此从芯片使能信号/CE的下降沿到从数据端子DQ输出数据的芯片使能存取时间tCE与以前相比缩短了时间T1。

接着，图2所示的刷新控制电路14的第一刷新发生器36检测到低电平的读/写控制信号RWZ和RWIZ，并且输出刷新信号REFZ(图6(n))。在刷新信号REFZ的上升沿之后的预定的时间，图1所示的刷新计数器16递增计数将刷新信号RAZ增加“1”(图6(o))。响应于高电平的刷新信号REFZ，开关电路22输出与进行短刷新操作REFf时相同的刷新地址RAZ(RA1)，作为行地址信号IRAD(图6(p))。

第一定时控制电路30与刷新信号REFZ同步输出第一字定时信号TWX1(图6(q))。由于第一字定时信号TWX1的输出，导致输出了字定时信号TWZ(图6(r))，并且进行图5所示的正常刷新操作REF(第二刷新操作)。

顺便提及，比以前更早地进行了与地址AD1对应的读操作RD。结果，也比以前更早地进行了正常刷新操作REF。

接着，再次提供未示出的低电平芯片使能信号/CE、低电平的输出使能信号/OE和高电平的写使能信号/WE(图6(s))。响应于读命令，命令控制电路10输出读/写控制信号RWIZ和读/写控制信号RWZ(图6(t，u))。

与刷新信号REFSZ的下降沿同步，开关电路22输出与第二读命令对应的外部地址信号ADD(AD2)，作为行地址信号IRAD(图6(v))。第一定时控制电路30与读/写控制信号RWZ的上升沿同步输出第一字定时信号TWX1(图6(w))。

由于第一字定时信号TWX1的输出，导致输出了字定时信号TWZ(图6(x))并且进行图5所示的读操作RD。由读操作RD在位线BL和/BL上放大的读出数据D0通过公用数据总线CDB输出给数据端子DQ(图(y))。

由于短刷新操作REFf的效果，所以读操作RD和正常刷新操作REF的实施比以前更早地进行。结果，也更早地进行了与地址AD2对应的读操作RD。如上所述，与以前相比将芯片使能存取时间tCE缩短了时间T1。

顺便提及，如图6所示，该伪SRAM被设计为使短刷新操作REFf和正常刷新操作REF的执行时间和两个读操作RD的执行时间的总和比提供存取请求的最小间隔(或者外部存取循环时间tERC)的两倍短。结果，可以在两个外部存取循环时间tERC期间进行短刷新操作REFf、正常刷新操作REF和两个读操作RD。在本发明中，如上所述，短刷新操作REFf具有更短的执行时间。因此与以前相比能够缩短外部存取周期tERC。

图7示出了根据第一实施例的伪SRAM的另一种操作。省略了对与图6相同的操作的详细描述。

在该示例中，接连进行两个读操作RD，并且在提供第一读命令之后出现刷新请求信号REFIOZ。

在读/写控制信号RWIZ的输出之后，图2所示的刷新控制电路14的判优器ARB临时保持刷新请求信号REFIOZ，并且输出刷新请求信号REFIOZ作为刷新请求信号REFIZ(图7(a))。判优器ARB延迟刷新请求信号REFIZ的输出，从而避免第二刷新发生器38输出刷新信号REFSZ。由于没有输出刷新信号REFSZ，因此在读操作之前不进行短刷新操作。这样，当在存取请求和刷新请求之间没有出现冲突时，屏蔽刷新信号REFSZ的输出。这样可以仅在需要时进行短刷新操作REFf。结果，能够减小操作过程中的功耗。

接着，与图6中的一样，与读/写控制信号RWZ的上升沿同步地输出第一字定时信号TWX1(图7(b))，输出字定时信号TWZ(图7(c))，并且进行读操作RD。读操作RD之后的定时与图6中的相同。如图6中的一样，与以前相比读操作RD中的芯片使能存取时间tCE缩短了时间T1。

图8示出了根据第一实施例的伪SRAM的另一种操作。省略了与图6相同的操作的详细描述。

在该示例中，接连进行读操作RD和写操作WR，并且几乎同时出现读命令和刷新请求信号REFIOZ。除了与图6的地址AD2对应的读操作RD被写操作WR代替外，图8所示的定时与图6的相同。即，即使当重复进行读操作RD和写操作WR时，也能够与图6中的一样缩短循环时间。

如上所述，根据本实施例，当在存取请求和刷新请求之间出现冲突时，停止刷新信号REFSZ的输出，以便中断短刷新操作REFf。这样可以更早地开始与存取请求对应的存取操作。也就是说，可以减少存取时间。

在短刷新操作REFf之后总是进行正常刷新操作REF。这样，即使短刷新操作REFf仅不充分地重写了存储单元MC，也可通过后续的刷新操作REF将足够信号量的数据重写到存储单元MC。结果，即使存取请求和刷新请求之间出现冲突并且将优先权给予存取请求，也能够可靠地保持存储单元MC中的数据。具体地，在本实施例中，由于短刷新操作REFf的执行时间最短，因此甚至能够更早地开始存取操作。

由于通过刷新信号REFSZ和REFZ切换外部地址信号ADD(RAD)和刷新地址信号REFAD，因此能够简单地构造开关电路22。

仅通过改变放大阶段AP的时间就可调整短刷新操作REFf和正常刷新操作REF的执行时间。因此可以容易地将短刷新操作REFf的执行时间调整到期望的时间。此外，由于仅通过放大阶段AP调整刷新操作REFf和REF的执行时间，因此简化了对存储芯28的操作控制。这使得可以简化芯控制电路26的电路结构。

当在存取请求和刷新请求之间没有出现冲突时，可以省略短刷新操作REFf，以降低操作过程中的功耗。

由于将在读操作RD和写操作WR之前进行的短刷新操作REFf的执行时间设置到最小，因此与以前相比能够缩短外部存取循环时间tERC。

由于正常刷新操作REF的执行时间与读操作RD和写操作WR的执行时间相同，因此能够共享进行这些操作的控制电路。具体地说，可以分享第一定时控制电路30，减小伪SRAM的电路规模。

图9示出了本发明的半导体存储器的第二实施例。与在第一实施例中描述的部件相同的部件将通过相同的附图标记或者符号表示。因此省略对其的详细描述。

在该实施例中，形成取代第一实施例的芯控制电路26的芯控制电路26A。该结构的其余部分与第一实施例相同。芯控制电路26A具有第一定时控制电路30A和第二定时控制电路32A以及OR电路34A。

第一定时控制电路30A与读/写控制信号RWZ同步地输出第一字定时信号TWX1。第二定时控制电路32A分别与刷新信号REFZ和REFSZ同步输出第三字定时信号TWX3和第二字定时信号TWX2。OR电路34A输出第一、第二或者第三字定时信号TWX1、TWX2或者TWX3，作为字定时信号TWZ。

顺便提及，与第一实施例相同，芯控制电路26A具有用于输出感测放大器激励信号LEZ的感测放大器控制电路和用于输出位线复位信号BRS的预充电控制电路。

图10示出了图9所示的芯控制电路26A的主要部分的细节。

第一定时控制电路30A与读/写控制信号RWZ的上升沿同步地输出具有预定脉冲宽度的第一字定时信号TWX1(低电平脉冲)。第二定时电路32A与刷新信号REFZ的上升沿同步地输出具有预定脉冲宽度的第三字定时信号TWX3(低电平脉冲)。第二定时控制电路32A还与刷新信号REFSZ的上升沿同步地输出具有预定脉冲宽度的第二字定时信号TWX2(低电平脉冲)。根据与NAND门连接的倒相器行的级数设置定时信号TWX1-3的脉冲宽度。即，在该实施例中，字线WL的选择时段(selection period)的由长到短的顺序为：读操作RD和写操作WR；正常刷新操作REF；和短刷新操作REFf。OR电路34A输出定时信号TWX1、TWX2和TWX3，作为字定时信号TWZ。

图11示出了根据第二实施例的伪SRAM的操作。将省略对与第一实施例中的操作(图6)相同的操作的详细描述。

在该示例中，与第一实施例的图6中的相同，接连进行两个读操作RD，并且第一读命令和刷新请求信号REFIOZ几乎同时出现。短刷新操作REFf和第一及第二读操作RD的时序与第一实施例相同。

第一读操作RD之后，刷新控制电路14(图2)的第一刷新发生器36检测到低电平的读/写控制信号RWZ和RWIZ，并且输出刷新信号REFZ(图11(a))。响应于高电平的刷新信号REFZ，开关电路22输出与进行短刷新操作REFf时相同的刷新地址RAZ(RA1)，作为行地址信号IRAD(图11(b))。

图10所示的第二定时控制电路32A与刷新信号REFZ同步输出第三字定时信号TWX3(图11(c))。第三字定时信号TWX3的脉冲宽度比第一字定时信号TWX1的窄。其时序对应于图5所示的基本时序C。由于第三字定时信号TWX3的输出，导致输出了字定时信号TWZ(图11(d))，并且进行与基本时序C对应的实际刷新操作REFr。

以比第一实施例的循环时间tRC短的循环时间tRCr进行实际刷新操作REFr。结果，在从完成实际刷新操作REFr到开始第二读操作RD的时间内出现裕量时间(margin time)tMRG。裕量时间tMRG使得可以改进伪SRAM的内部电路(例如芯控制电路26A)的操作裕量(operation margin)。换句话说，便于伪SRAM的时序设计。

图12示出了根据第二实施例的伪SRAM的另一种操作。将省略对与上述图6、7和11中的操作相同的操作的详细描述。

在该示例中，接连进行两个读操作RD，并且在提供第一读命令之后，出现刷新请求信号REFIOZ。除了在读操作RD之间进行实际刷新操作REFr，这些操作与第一实施例(图7)中的操作相同。

如上所述，第二实施例可以提供与上述第一实施例相同的效果。此外，在该实施例中，正常刷新操作REF的执行时间比写操作WR和读操作RD的执行时间短。这样正常刷新操作的执行和下一存取操作RD或者WR的执行之间产生了定时裕量(timing margin)。结果，可以改进芯控制电路26A等的操作裕量，从而便于这些电路的时序设计。

图13示出了本发明的半导体存储器的第三实施例。与第一实施例中的部件相同的部件将用相同的附图标记或者符号表示。将省略对其的详细描述。

在该实施例中，形成取代第一实施例的刷新控制部分14、开关电路22和芯控制电路26的刷新控制部分14B、开关电路22B和芯控制电路26B。该结构的其余部分与第一实施例的相同。

刷新控制电路14B响应于读/写控制信号RWIZ和刷新请求信号REFIOZ输出刷新信号REFZ(高电平)。当刷新信号REFZ为高电平时，开关电路22B输出刷新地址信号REFAD作为内部行地址信号IRAD。当刷新信号REFZ为低电平时，开关电路22B输出行地址信号RAD作为行地址信号IRAD。如将要描述的，刷新信号REFZ不仅在正常刷新操作REF时而且还在短刷新操作REFf时输出。

芯控制电路26B具有第一定时控制电路30B和第二定时控制电路32B以及OR电路34。第一定时控制电路30B与读/写控制信号RWZ同步地输出第一字定时信号TWX1。第二定时控制电路32B与刷新信号REFZ同步地输出第二字定时信号TWX2。OR电路34输出第一或者第二字定时信号TWX1或者TWX2作为字定时信号TWZ。

图14示出了图13所示刷新控制电路14B的细节。

刷新控制电路14B具有用于产生刷新信号REFZ和REFIX的刷新发生器40和与第一实施例相同的判优器ARB。

当刷新请求信号REFIZ为高电平时，在读/写控制信号RWIZ的上升沿之后的第一预定时间后，刷新发生器40将刷新信号REFZ改变到低电平。在读/写控制信号RWIZ的下降沿之后的第二预定时间后，刷新发生器40将刷新信号REFZ改变到高电平。第一预定时间比第二预定时间短。通过延迟电路DLY1设置第一和第二预定时间。例如，通过串连连接偶数个倒相器构成延迟电路DLY1。

当刷新信号REFZ(高电平脉冲)的脉冲宽度大于或者等于预定时间时，刷新发生器40还输出刷新计数信号REFCZ。将刷新计数信号REFCZ反馈给刷新定时器12。

图15示出了图13所示芯控制电路26B的主要部分的细节。

第一定时控制电路30B与读/写控制信号RWZ的上升沿同步地输出具有预定脉冲宽度的第一字定时信号TWX1(低电平脉冲)。第二定时控制电路32B与刷新信号REFZ的上升沿同步输出具有预定脉冲宽度的第二字定时信号TWX2(低电平脉冲)。

根据与NAND门连接的倒相器行的级数设置定时信号TWX1和TWX2的脉冲宽度。这里，当刷新信号REFZ与读/写控制信号RWIZ的上升沿(短刷新操作REFf中)同步改变到低电平时，定时信号TWX2的脉冲宽度与刷新信号REFZ的脉冲宽度一致。OR电路34输出定时信号TWX1和TWX2作为字定时信号TWZ。

在该实施例中，与第一实施例一样，字线WL的选择时段在读操作RD、写操作WR和正常刷新操作中未改变，并且在短刷新操作REFf中较短。

图16示出了根据第三实施例的伪SRAM的操作。省略了对与第一实施例相同的操作的详细描述(图6)。

在该示例中，与第一实施例的图6中的一样，接连进行两个读操作RD，并且第一读命令和刷新请求信号REFIOZ几乎同时出现。短刷新操作REFf和第一及第二读操作RD的时序与第一实施例相同。区别仅在于电路操作。

最初，图14所示的刷新控制电路14B的刷新发生器40与刷新请求信号REFIZ的上升沿同步地将刷新信号REFZ改变到高电平(图16(a))。响应于高电平刷新信号REFZ，开关电路22B输出刷新地址信号RAZ(RA1)作为行地址信号IRAD(图16(b))。第二定时控制电路32B与刷新信号REFZ同步地输出第二字定时信号TWX2(图16(c))。

响应于提供的读命令，读/写控制信号RWIZ改变到高电平(图16(d))。在读/写控制信号RWIZ的上升沿之后经过第一预定时间，刷新发生器40将刷新信号REFZ改变到低电平(图16(e))。响应于刷新信号REFZ改变到低电平，第二定时控制电路32B将第二字定时信号TWX2改变到高电平(图16(f))。即，产生具有对应于短刷新操作REFf的脉冲宽度的第二字定时信号TWX2。

OR电路34将第二字定时信号TWX2的逻辑电平倒相，并将其输出作为字定时信号TWZ(图16(g))。接着，进行短刷新操作REFf。响应于刷新信号REFSZ改变到低电平，开关电路22B输出与第一读命令对应的外部地址信号ADD(AD1)，作为行地址信号IRAD(图16(h))。

接着，与第一实施例(图6)中一样地进行第一读操作RD。

然后，在响应于第一读命令产生的读/写控制信号RWIZ的下降沿之后，经过第二预定时间，刷新发生器40将刷新信号REFZ改变到高电平(图16(i))。随后，与第一实施例(图6)一样，开始正常刷新操作REF(图16(j))。

当刷新信号REFZ的高电平时段超过预定的时段时，刷新发生器40作出响应，将刷新计数信号REFCZ改变到高电平(图16(k))。刷新计数信号REFCZ反馈给刷新定时器12。

响应于刷新请求信号REFIOZ(REFIZ)改变到低电平，刷新发生器40将刷新请求信号REFIX改变到高电平(图16(l))。在刷新请求信号REFIX的上升沿之后，经过预定的时间，刷新计数器16进行递增计数，将刷新地址信号RAZ增加“1”(图16(m))。

在响应于第二读命令产生的读/写控制信号RWIZ的上升沿之后，经过第一预定时间，刷新发生器40将刷新信号REFZ改变到低电平(图16(n))。然后，完成正常刷新操作REF。响应于刷新信号REFZ改变到低电平，开关电路22B输出与第二读命令对应的外部地址信号ADD(AD2)，作为行地址信号IRAD(图16(o))。

接着，与第一实施例(图6)中的操作一样地进行第二读操作。

图17示出了根据第三实施例的伪SRAM的另一种操作。对与上述图6和7相同的操作的详细描述将被省略。

在该示例中，与第一实施例(图7)一样，接连进行两个读操作RD，并在提供第一读命令之后，出现刷新请求信号REFIOZ。因此，将不进行短刷新操作REF。后出现刷新请求信号REFIOZ也延迟了刷新请求信号REFIX的上升沿(图17(a))。结果，刷新计数器16在第二读操作RD之后递增计数(图17(b))。操作的其余部分与上述图16中的相同。

第三实施例可以提供与上述第一实施例相同的效果。

图18示出了本发明的半导体存储器的第四实施例。图中的双方框代表测试焊盘(test pad)。测试焊盘不与待发货产品的任何外部端子(引线框等)连接。例如，在探测测试中，该测试焊盘与探测器连接，并且接收测试图形(test pattern)。该半导体存储器形成为具有DRAM存储单元(动态存储单元)和SRAM接口的伪SRAM。伪SRAM在芯片内部进行周期性的刷新操作，而无需接收来自外部的刷新命令，从而保持写入其存储单元中的数据。例如，该伪SRAM用作将安装在蜂窝电话上的工作存储器。

伪SRAM具有存取定时发生器110、命令解码器112、刷新选择电路114、刷新定时器116、刷新计数器118、地址输入电路120、开关电路122、数据输出电路124、数据输入电路126、判优器128、刷新确定电路130、行操作控制电路132、芯控制电路134和存储芯136。

存取定时发生器110通过命令端子CMD从外部接收命令信号CMD(包含芯片使能信号/CE、输出使能信号/OE和写使能信号/WE)，并输出存取定时信号ATDPZ等，用于进行读操作或者写操作。

命令解码器112对命令信号CMD进行解码，并且输出用于进行读操作的读控制信号RDZ或者用于进行写操作的写控制信号WRZ。

刷新选择电路114输出从刷新定时器116输出的内部刷新请求IREFZ，作为正常操作模式的刷新定时信号SRTPZ。刷新选择电路114通过外部测试探头SRC输出从伪SRAM的外部提供的测试刷新信号EREFZ，作为测试模式的刷新定时信号SRTPZ。即，在测试模式，从刷新定时器116输出的内部刷新请求信号IREFZ被屏蔽。输出测试刷新请求信号EREFZ来取代内部刷新请求信号IREFZ，作为刷新定时信号SRTPZ。

顺便提及，当伪SRAM接收了在正常操作中不使用的多个命令信号的组合时，该伪SRAM从正常操作模式转换到测试模式(第一测试模式或者第二测试模式)。根据命令信号CMD的逻辑值，将伪SRAM的状态设定为第一测试模式或者第二测试模式。当在第一测试模式时，伪SRAM将测试信号TES1Z维持在高电平，并且在第二测试模式时，使测试信号TES2Z维持在高电平。

刷新定时器116以预定周期输出内部刷新请求信号IREFZ。周期性产生内部刷新请求信号IREFZ使得可以接连刷新存储单元MC而不丢失在存储单元MC中保持的数据。例如，设定内部刷新请求信号IREFZ的产生周期，以便在300ms内将所有存储单元MC刷新一次。更具体地说，当设置有将由各个刷新请求接连选择的8k条字线WL时，每36至37μs产生内部刷新请求信号IREFZ。刷新定时器116例如包括具有1μs振荡周期的环形振荡器和用于根据所述环形振荡器的输出产生内部刷新请求信号IREFZ的分频器。

刷新计数器118响应于内部刷新请求信号IREFZ进行计数操作，从而依次产生刷新地址信号REFAD。

地址输入电路120通过地址端子ADD接收地址信号ADD，并且将所接收的地址输出作为行地址信号RAD(上位地址)和列地址信号CAD(下位地址)。注意，伪SRAM是地址非多路型存储器，其同时接收上位地址和下位地址。

当进行刷新操作时，开关电路122输出刷新地址信号REFAD作为内部行地址信号IRAD。当进行读操作或者写操作时，开关电路122输出行地址信号RAD作为内部行地址信号IRAD。

数据输出电路124通过公用数据总线CDB接收来自存储单元MC的读出数据，并且将接收的数据输出给数据端子DQ(DQ0-7)。此外，在测试模式，当数据输出电路124接收了从刷新确定电路128输出的短刷新检测信号REFSSZ(检测信号)时，数据输出电路124将数据端子DQ0-7设置为高阻抗状态。

数据输入电路126通过数据端子DQ(DQ0-7)接收写数据，并且将接收的数据输出给公用数据总线CDB。

判优器128比较存取定时信号ATDPZ(存取请求)和刷新定时信号SRTPZ(刷新请求)，以对这些请求之间的冲突进行判定，并且决定给存取操作还是刷新操作优先权。当存取操作具有优先权时，判优器128临时保持刷新定时信号SRTPZ，并且响应于读控制信号RDZ或者写控制信号WRZ输出读定时信号RDPZ或者写定时信号WRPZ。接着，判优器128根据芯周期状态信号ICSX的停用(inactivation，改变到高电平)检测存取操作的完成，并且根据所保持的刷新定时信号SRTPZ输出刷新开始信号REFPZ和刷新状态信号REFIZ(第二刷新控制信号)。刷新状态信号REFIZ是用于表示刷新操作处于执行状态的信号。

当刷新操作具有优先权时，判优器128临时保持存取定时信号ATDPZ，并且响应于刷新定时信号SRTPZ输出刷新开始信号REFPZ和刷新状态信号REFIZ(第一刷新控制信号)。接着，判优器128根据芯周期状态信号ICSX的停用(改变到高电平)检测刷新操作的完成，并且根据所保持的存取定时信号ATDPZ输出读定时信号RDPZ或者写定时信号WRPZ。

顺便提及，当从刷新确定电路130输出了短刷新信号REFS2Z时，判优器128输出刷新开始信号REFPZ和刷新状态信号REF1Z，并且即使在进行了刷新操作之后，也临时保持刷新定时信号SRTPZ。然后，在再次输出刷新开始信号REFPZ和刷新状态信号REF1Z(第二刷新控制信号)以进行刷新操作之前，其根据芯周期状态信号ICSX的停用检测存取操作的完成。即，当输出短刷新信号REFS2Z时，响应于单个刷新请求进行两个刷新操作。

当输出短刷新信号REFS2Z时，判优器128输出与第一刷新操作对应的刷新状态信号REFIZ(第一刷新控制信号)，输出时间比正常刷新操作短(对应于后面将描述的第一时段(first period))。判优器128输出与第二刷新操作对应的刷新状态信号REF1Z(第二刷新控制信号)，输出时间与正常刷新操作相同(对应于后面将描述的第二时段)。

当存取定时信号ATDPZ和刷新状态信号REF1Z的转换沿(transitionedge)之间的间隔比预定时间短时，刷新确定电路130输出短刷新信号REFS2Z。此外，当在第一测试模式(TES1Z＝高电平)时，刷新确定电路130输出短刷新信号REFS2Z作为短刷新检测信号EFSSZ(检测信号)。在第二模式(TES2Z＝高电平)中，当接连两次输出短刷新信号REFS2Z时，刷新确定电路130输出短刷新检测信号REFSSZ。

存取定时发生器110、命令解码器112和判优器128作为命令控制电路操作。响应于通过命令端子CMD提供的存取控制信号(读命令或者写命令)，命令控制电路输出用于访问后面将描述的存储单元MC的存取控制信号(读定时信号RDPZ或者写定时信号WRPZ)。

判优器128和刷新确定电路130作为刷新控制电路操作。根据出现存取请求和内部刷新请求的时序，刷新控制电路输出用于在第一时段激励感测放大器的第一刷新控制信号(REF1Z)或者用于在比第一时段更长的第二时段激励感测放大器的第二刷新控制信号(REF1Z)。

当行操作控制电路132接收读定时信号RDPZ、写定时信号WRPZ或者刷新定时信号SRTPZ时，其输出行控制信号RASZ或者用于操作存储芯136的基本定时信号。当存储芯136操作时，行操作控制电路132还将芯周期状态信号ICSX维持在低电平。顺便提及，当行操作控制电路132接收刷新定时信号SRTPZ而不接收短刷新信号REFS2Z时，其进行正常刷新操作(第二刷新操作)。当行操作控制电路132接收短刷新信号REFS2Z和刷新定时信号SRTPZ时，其进行比正常刷新操作短的短刷新操作(第一刷新操作)。

芯控制电路134具有未示出的字线控制电路、感测放大器控制电路和预充电控制电路。响应于行控制信号RASZ，字线控制电路输出用于选择后面将描述的字线WL的字线控制信号TWZ。响应于行控制信号RASZ，感测放大器控制电路输出用于激励后面将描述的感测放大器部分SA的感测放大器的感测放大器激励信号LEZ。当位线BL和/BL没有被使用时，预充电控制电路输出位线复位信号BRS。

行操作控制电路132和芯控制电路134作为操作控制电路操作。操作控制电路使存储芯136响应于读定时信号RDPZ(存取控制信号)或者写定时信号WRPZ(存取控制信号)进行存取操作，并且使存储芯136响应于第一和第二刷新控制信号REF1Z进行第一刷新操作和第二刷新操作。

存储芯136具有存储单元阵列ARY、字解码器部分WDEC、感测放大器部分SA、列解码器部分CDEC、感测缓冲器部分SB和写放大器部分WA。存储单元阵列ARY具有多个易失性存储单元MC(动态存储单元)、与存储单元MC连接的多个字线WL和多个位线BL及/BL(补偿位线)。存储单元MC与典型的DRAM存储单元相同，每个都具有用于以电荷形式保持数据的电容器和设置在该电容器和位线BL(或者/BL)之间的传送晶体管。传送晶体管的栅极与字线WL连接。通过字线WL的选择，进行读操作、写操作和刷新操作中的任一种。在响应于位线复位信号BRS进行预充电以将位线BL和/BL预充电到预定电压之前，存储单元阵列ARY进行读操作、写操作和刷新操作中的任意一种。

当字解码器部分WDEC接收到高电平的字线控制信号TWZ时，其根据内部行地址信号IRAD选择任意一条字线WL，并且将所选择的字线WL改变到高电平。列解码器部分CDEC根据列地址信号CAD输出列线信号，用于分别导通连接位线BL和/BL以及数据总线DB的列开关。

感测放大器部分SA具有多个感测放大器。感测放大器响应于感测放大器激励信号LEZ而操作，并且放大各个位线BL和/BL上的数据的信号量。在读操作中，由感测放大器放大了的数据通过列开关传输到数据总线DB。在写操作中，通过位线将数据写到存储单元MC中。

感测放大器部分SA放大数据总线DB上的读出数据的信号量，并将其输出到公用数据总线CDB。写放大器部分WA放大公用数据总线CDB上的写数据的信号量，并将其输出到数据总线DB。

图19示出了图18所示刷新确定电路130的细节。

刷新确定电路130具有比较信号发生器138、短刷新确定电路140、短刷新锁存电路142和选择器电路144。

比较信号发生器138根据存取定时信号ATDPZ产生比较信号ATDREFZ。短刷新确定电路140比较刷新状态信号REF1Z的转换沿和比较信号ATDREFZ的转换沿，并且确定刷新状态信号REF1Z表示哪一种刷新操作，是正常刷新操作还是短刷新操作。当短刷新确定电路140确定进行短刷新操作时，其输出短刷新信号REFS2Z。

短刷新锁存电路142与刷新状态信号REF1Z的下降沿同步地锁存短刷新信号REFS2Z的逻辑电平，并且输出锁存的逻辑电平作为短刷新信号REFSC。结果，当进行短刷新操作时，短刷新信号REFSCZ改变到高电平，并且当进行正常刷新操作时，改变到低电平。此外，短刷新锁存电路142在复位信号RESET2Z的高电平时段期间复位，并且将短刷新检测信号REFSSZ改变到低电平。当在第二测试模式中，接收到命令信号CMD作为复位命令时，复位信号RESET2Z改变到高电平并保持预定的时段。

当测试信号TES1Z处于高电平(第一测试模式)时，选择器电路144输出短刷新信号REFS2Z作为短刷新检测信号REFSSZ。当测试信号TES2Z处于高电平(第二测试模式)时，选择器电路144输出短刷新信号REFS2Z和短刷新信号REFSCZ的AND逻辑，作为短刷新检测信号REFSSZ。如将要描述的，在第一测试模式中，每进行一次短刷新操作就输出短刷新检测信号REFSSZ。在第二测试模式中，当接连进行两个短刷新操作时，输出短刷新检测信号REFSSZ。因此选择器电路144作为检测电路操作，其在测试模式下操作，并当检测到用于进行短刷新操作的刷新状态信号REF1Z(第一刷新控制信号)时，输出短刷新检测信号REFSSZ。

图20示出了图18所示数据输出电路124的细节。

数据输出电路124具有输出屏蔽电路(output mask circuit)146和输出缓冲器电路148。注意，图20示出了对应于数据端子DQ0的输出缓冲器电路148。对应于其它数据端子DQ1-7的输出缓冲器电路与输出缓冲器电路148相同。输出屏蔽电路146在对应于数据端子DQ0-7的输出缓冲器电路148之间公用。

输出屏蔽电路146通过高电平的复位信号RESET1Z复位，并且倒相和输出读定时信号READZ作为输出使能信号ODEX。当输出屏蔽电路146接收到高电平的短刷新检测信号REFSSZ时，其禁止读定时信号READZ的输出。即，输出使能信号ODEX由高电平的短刷新检测信号REFSSZ保持在高电平。

当输出使能信号ODEX为低电平时，输出缓冲器电路148根据读出数据DATAOX的逻辑电平控制其三态输出缓冲器148a，从而将高电平或者低电平输出给数据端子DQ0。当输出使能信号ODEX为高电平时，输出缓冲器电路148将三态输出缓冲器148a的输出改变到高阻抗状态。即，输出屏蔽电路146在测试模式控制三态输出缓冲器148a，使得响应于短刷新检测信号REFSSZ禁止读出数据DATAOX输出到数据端子DQ0，并且将数据端子DQ0设置到高阻抗状态。

图21示出了根据第四实施例的存储单元阵列ARY的基本操作。

在该实施例中，在相同的循环时间tRC中进行写操作WR、读操作RD和正常刷新操作REF(第二刷新操作)。在比循环时间tRC短的循环时间tRCf中进行短刷新操作REFf(第一刷新操作)。写操作WR、读操作RD、正常刷新操作REF和短刷新操作REFf由读阶段RP、放大阶段AP1或者AP2和预充电阶段PP构成。

读阶段RP是其中将数据从存储单元MC读到位线BL(或者/BL)的时段，该存储单元MC是响应于对字线WL的激励(选择)而选出的。放大阶段AP1和AP2是这样的时段，在该时段中，在将数据读到位线BL(或者/BL)之后，响应于感测放大器激励信号LEZ，感测放大器被激励，从而放大位线BL和/BL之间的电压差(数据)，并且将位线BL和/BL的放大电压重写入从其中读出了数据的存储单元MC。放大阶段AP2的时段(正常刷新操作REF中感测放大器激励信号LEZ的高电平时段)对应于第二时段。放大阶段AP1(短刷新操作REFf过程中的感测放大器激励信号LEZ的高电平时段)对应于第一时段。预充电阶段PP是其中停用(取消选择)字线WL并且将位线BL和/BL预充电到预定电压的时段。

在写操作WR中，从存储单元MC读出并且在位线BL和/BL上放大的数据必须通过写数据倒相。这样使写操作WR的循环时间比其它操作的长。然而，在该实施例中，为方便用户，将读操作RD的循环时间设置为与写操作WR的循环时间相同。

此外，在正常刷新操作REF中，位线BL和/BL不需要与数据总线DB连接，也不需要在位线BL和/BL上倒相。因此，即使循环时间短于tRC，在存储单元MC中保持的数据也可以再次完全写入存储单元MC。这种完全写入给每个存储单元MC赋予了64ms或者更长的数据保持时间(暂停时间)。然而，在该实施例中，将正常刷新操作REF的循环时间设置为与写操作WR的循环时间相同，以便简化行操作控制电路132和芯控制电路134的结构。

当在存取请求(读命令或者写命令)和刷新请求之间出现冲突时，使用短刷新操作REFf来进行最短时段的刷新操作。在短刷新操作REFf之后，可以立即进行存取操作(读操作RD或者写操作WR)，以缩短存取时间。

因为感测放大器的激励时段(LEZ信号的高电平时段)短，所以短刷新操作REFf将不能充分放大位线BL和/BL之间的电压差。由于写入到存储单元MC中的数据的信号量小(恢复电平)，因此在短刷新操作REFf之后，正常刷新操作REF必须在(例如)200ns之内进行。换句话说，当能够在200ns之内进行正常刷新操作REF时，可以临时进行短刷新操作REFf，以避免丢失存储单元MC中的数据。如上所述，短刷新操作REFf的执行时间(放大和重写数据的时间)是从短刷新操作REFf的执行到正常刷新操作REF的执行的时段内能够保持存储单元MC中的数据不丢失的时间。

图22示出了正常操作模式的第四实施例的操作示例。

在该示例中，接连进行两个读操作RD，并且第一读命令RD和内部刷新请求信号IREFZ几乎同时出现。

最初，图18所示的存取定时发生器110接收低电平的芯片使能信号/CE和未示出的低电平的输出使能信号/OE，并输出存取定时信号ATDPZ(图22(a))。命令解码器112接收低电平的芯片使能信号/CE和未示出的低电平输出使能信号/OE及高电平的写使能信号/WE，并检测到提供了读命令RD(读存取请求)。命令解码器112输出读控制信号RDZ(图22(b))。

图19所示的刷新定时器116几乎与提供读命令RD的同时输出内部刷新请求信号IREFZ。刷新选择电路114响应于内部刷新请求信号IREFZ输出刷新定时信号SRTPZ(图22(c))。

判优器128决定优先于读操作进行刷新操作，并且接连输出刷新开始信号REFPZ和刷新状态信号REF1Z(第一刷新控制信号)(图22(d))。刷新确定电路130检测到比刷新开始信号REF1Z早预定时间产生的存取定时信号ATDPZ，并且输出短刷新信号REFS2Z(图22(e))。开关电路22输出刷新地址信号REFAD(RA1)作为行地址信号IRAD(图22(f))以便进行短刷新。

行操作控制电路132与刷新开始信号REFPZ同步地输出行控制信号RASZ(图22(g))。芯控制电路134响应于行控制信号RASZ输出字线控制信号TWZ等。接着，执行图21所示的短刷新操作REFf(第一刷新操作)(图22(h))。在短刷新操作REFf被执行的同时，行操作电路132将芯周期状态信号ICSX改变到低电平(图22(i))。

在短刷新操作REFf的执行之后，判优器128将刷新状态信号REF1Z改变到低电平(图22(j))。开关电路122输出地址信号ADD(AD1)作为行地址信号IRAD(图22(k))，以便进行读操作。

判优器128响应于芯周期状态信号ICSX的上升沿输出读定时信号RDPZ(图22(l))。行操作控制电路132与读定时信号RDPZ同步地输出行控制信号RASZ(图22(m))。芯控制电路134响应于行控制信号RASZ输出字线控制信号TWZ等。接着，进行图21所示的读操作RD(图22(n))。通过读操作RD在位线BL和/BL上放大的读出数据D0通过公用数据总线CDB输出给数据端子DQ(图22(o))。

短刷新操作REFf在图21所示的短时段内结束。因此，即使在刷新请求和存取请求之间出现冲突并且将优先权给予刷新请求时，也能够较早开始与存取请求对应的存取操作。即，能够缩短从芯片使能信号/CE的下降沿到将数据输出到数据端子DQ的芯片使能存取时间。

接着，判优器128响应于芯周期状态信号ICSX的上升沿接连输出刷新开始信号REFPZ和刷新状态信号REF1Z(第二刷新控制信号)(图22(p))。由于不能检测到存取定时信号ATDPZ的产生，因此刷新确定电路130将不输出短刷新信号REFS2Z(图22(q))。开关电路22输出作为行地址信号IRAD的刷新地址信号REFAD(RA1)(图22(r))，以便在短刷新操作之后进行正常刷新。

行操作控制电路132与刷新开始信号REFPZ同步输出行控制信号RASZ(图22(s))。芯控制电路134响应于行控制信号RASZ输出字线控制信号TWZ等。接着，进行图21所示的正常刷新操作REFf(第二刷新操作)(图22(t))。与第二刷新控制信号对应的刷新操作总是在与第一刷新控制信号对应的刷新操作(第一刷新操作)之后进行。这样，即使第一刷新操作仅不充分地重写了存储单元，通过后续的刷新操作，也能够将足够信号量的数据重写入存储单元中。结果，即使在存取请求和刷新请求之间出现冲突并且将优先权给予存取请求时，也能够可靠地保持在存储单元中的数据。

伪SRAM接收读命令(低电平的芯片使能信号/CE和未示出的低电平输出使能信号/OE及高电平的写使能信号/WE)，同时执行刷新操作REF(图22(u))。存取定时发生器110和命令解码器112响应于读命令输出存取定时信号ATDPZ和读控制信号RDZ(图22(v))。

判优器128响应于正常刷新操作REF的芯周期状态信号ICSX的上升沿输出读定时信号RDPZ(图22(w))。行操作控制电路132与读定时信号RDPZ同步输出行控制信号RASZ(图22(x))。芯控制电路134响应于行控制信号RASZ输出字线控制信号TWZ等。接着，进行与地址信号AD2对应的读操作RD(图22(y))。将通过读操作RD在位线BL和/BL上放大的读出数据D1通过公用数据总线CDB输出给数据端子DQ(图22(z))。如图22所示，当内部刷新请求信号IREFZ具有优于读命令RD(存取请求)的优先权时，判优器128接连输出刷新状态信号REF1Z(第一刷新控制信号)、读定时信号RDPZ和刷新状态信号REF1Z(第二刷新控制信号)。

顺便提及，该伪SRAM被设计为使得短刷新操作REFf和正常刷新操作REF的执行时间和两个读操作RD的执行时间的总和比提供存取请求的最小间隔或者外部存取循环时间的两倍短。结果，可以在两个外部存取循环时间内进行短刷新操作、正常刷新操作和两个读操作RD(或者写操作)。即，伪SRAM可以进行刷新操作而不需要外部确认。

图23示出了正常操作模式的第四实施例的另一操作例。对与图22的操作相同的操作的详细描述将被省略。

在该示例中，接连进行写操作WR和读操作RD，并且写命令和内部刷新请求信号IREFZ几乎同时出现。

刷新定时器116几乎与提供写命令WR同时输出内部刷新请求信号IREFZ(图23(a))。判优器128确定优先于写操作进行刷新操作，并且接连输出刷新开始信号REFPZ和刷新状态信号REF1Z(第一刷新控制信号)(图23(b))。刷新确定电路130检测比刷新开始信号REF1Z早预定时间产生的存取定时信号ATDPZ，并且输出短刷新信号REFS2Z(图23(c))。

接着，如图22所示，接连进行短刷新操作REFf(第一刷新操作)、写操作WR(存取操作)和正常刷新操作REF(第二刷新操作)(图23(d)、(e)、(f))。进行刷新操作之后，进行与地址信号AD2对应的读操作(图23(g))。

如图23所示，当内部刷新请求信号IREFZ具有优于写命令WR(存取请求)的优先权时，判优器128接连输出刷新状态信号REF1Z(第一刷新控制信号)、写定时信号WRPZ和刷新状态信号REF1Z(第二刷新控制信号)。

图24示出了正常操作模式中第四实施例的另一个操作例。对与图22中的操作相同的操作的详细描述被省略了。

在该示例中，接连进行两个读操作RD，并且在提供第一读命令RD之后出现内部刷新请求信号IREFZ。

在判优器128接收刷新定时信号SRTPZ之前，其接收存取定时信号ATDPZ。因此判优器128确定优先于刷新操作进行读操作。接着，判优器128输出读定时信号RDPZ，而不输出刷新开始信号REFPZ或者刷新状态信号REF1Z(图24(a))。

由于刷新确定电路130接收存取定时信号ATPDZ而不接收刷新状态信号REF1Z，因此刷新确定电路130将不输出短刷新信号REFS2Z(图24(b))。以这种方式，当读命令RD(或者写命令WR)具有优于刷新命令(内部刷新请求信号IREFZ)的优先权时，不进行短刷新操作。在提供读命令RD之后，产生内部刷新请求信号IREFZ(图24(c))。接着，在比刷新操作优先的情况下进行与地址AD1对应的读操作RD(图24(d))。

判优器128与由读操作RD的完成产生的芯周期状态信号ICSX的上升沿同步地输出刷新开始信号REFPZ和刷新状态信号REF1Z(图24(e))。接着，如图22所示，接连进行正常刷新操作REF(第二刷新操作)和对应于地址AD2的读操作RD(图24(f)、(g))。如上所述，当读命令RD(存取请求)具有优于内部刷新请求信号IREFZ的优先权时，判优器128在输出刷新状态信号REF1Z(第二刷新控制信号)之前输出读定时信号RDPZ。

图25示出了第一测试模式的第四实施例的操作例。与图22中的操作相同的操作的详细描述将被省略。伪SRAM已经从正常操作模式移向第一测试模式。例如，将第一测试模式用于对开发中的伪SRAM的特性进行评估。通过将晶片状态的伪SRAM与探测器连接，并且将测试图形从LSI测试仪输入到伪SRAM进行特性评估。

该示例示出了当提供测试刷新请求信号EREFZ的定时相对于读命令RD逐渐提前直到找到出现短刷新操作定时的定时。即，示出了在刷新请求和存取请求之间出现冲突的定时。刚好在图25之前的定时(在出现短刷新操作之前的定时)与上面看到的图24相同。

在第一测试模式，图18所示的刷新选择电路114屏蔽从刷新定时器116输出的内部刷新请求信号IREFZ。刷新选择电路114接收通过测试探针SRC由LSI测试仪提供的测试刷新请求信号EREFZ，而不是接收内部刷新请求信号IREFZ，并且将其输出作为刷新定时信号SRTPZ(图25(a))。由于期望时序的刷新请求和存取请求能够利用LSI测试仪等从伪SRAM的外部提供，因此能够高精度地控制存取请求和刷新请求之间的偏离(时间差)。

在第一测试模式中，例如，LSI测试仪逐渐将提供测试刷新请求信号EREFZ的定时相对于存取命令(例如读命令RD)提前。接着，找到给予刷新操作优于读操作的优先权以进行短刷新操作的定时。即，能够检测转换短刷新操作REFf和正常刷新操作REF的定时。

在第一测试模式，图19所示的刷新确定电路130的选择器电路144响应于高电平的测试信号TES1Z输出短刷新信号REFS2Z作为短刷新信号REFSSZ(图25(b))。响应于短刷新信号REFSSZ，图20所示的数据输出电路124的输出屏蔽电路146屏蔽读定时信号READZ，以将输出使能信号ODEX固定到高电平。这样停用图20所示的数据输出电路124的输出缓冲器电路148。三态输出缓冲器148a禁止由读操作RD所得的读出数据D0输出到数据端子DQ，并将数据端子DQ设置到高阻抗状态Hi-Z(图25(c))。即，在第一测试模式，当进行短刷新操作REFf时，数据端子DQ进入高阻抗状态Hi-Z。接着，根据是否检测到高阻抗状态Hi-Z确定在刷新请求和存取请求之间是否存在冲突。由于前面的评估不需要形成任何专用测试探针，因此可以防止伪SRAM的芯片尺寸增加。

在实际评估中，将数据端子DQ被拉高(逻辑“1”)的评估板或者探针卡(probe card)装载到LSI测试仪中，使得预先将逻辑“0”写入与地址AD1对应的存储单元MC中。接着，如果不能读出逻辑“0”并且在前面的测试中出现错误，那么确定由于在刷新请求和存取请求之间出现冲突而进行了短刷新操作REFf。

数据端子DQ保持在高阻抗状态Hi-Z，直到将复位信号RESET1Z被提供给输出屏蔽电路146。结果，当进行短刷新操作REFf时，甚至在与地址AD2对应的读操作RD中也会出现读错误(图25(d))。

注意，图25示出了进行与地址AD1对应的读操作RD以评估在读命令和刷新命令之间的冲突的情况。然而，如图23所示，可以进行与地址AD1对应的写操作WR以评估写命令和刷新命令之间的冲突。

在第一测试模式评估了出现短刷新操作的定时之后，伪SRAM进入第二测试模式，以基于第一测试模式的评估结果进行其它的评估。

图26和27示出了第二测试模式的第四实施例的操作例。对与图22的操作相同的详细描述将被省略。伪SRAM已经从正常操作模式或者第一测试模式移向第二测试模式。类似于第一测试模式，例如，第二测试模式也用于对正在开发的伪SRAM进行特性评估。通过将晶片状态的伪SRAM与探测器连接并且将测试图形从LSI测试仪输入到伪SRAM中进行特性评估。

在第二测试模式，图18所示的刷新选择电路114屏蔽从刷新定时器116输出的内部刷新请求信号IREFZ。刷新选择电路114接收通过测试探针SRC由LSI测试仪提供的测试刷新请求信号EREFZ，取代内部刷新请求信号IREFZ，并且将其作为刷新定时信号SRTPZ输出(图26(a)，图27(a))。

在第二测试模式，LSI测试仪逐渐缩短循环时间(例如，读循环时间)，而不改变在第一测试模式中评估的定时条件。然后，找到在短刷新操作REFf之后进行的正常刷新操作REF转换到短刷新操作REFf的定时。即，对伪SRAM正确操作的最小循环时间进行评估。

图26所示的基本时序与图22相同。这里，伪SRAM正确操作，使得接连进行短刷新操作REFf、读操作RD和正常刷新操作REF(图26(b)、(c)、(d))。当进行短刷新操作REFf时，图19所示的刷新确定电路130的短刷新锁存电路142与刷新状态信号REF1Z的下降沿同步地锁存高电平的短刷新信号REFS2Z，并且将其作为短刷新信号REFSCZ输出。

此外，当在短刷新操作REFf之后进行正常刷新操作REF时，短刷新锁存电路142与刷新状态信号REF1Z的下降沿同步地锁存低电平的短刷新信号REFS2Z，并且将其作为短刷新信号REFSCZ输出(图26(f))。即，短刷新信号REFSCZ从高电平改变到低电平。

如图26所示，短刷新信号REFS2Z和FEFSSZ的高电平时段彼此不重叠。因此短刷新信号REFSSZ维持在低电平(图26(g))。结果，图20所示的输出缓冲器电路148没有被短刷新信号REFSSZ停用。结果，由读操作RD获得的读出数据D1通过数据端子DQ输出到伪SRAM的外部(图26(h))。即，如果在刷新操作和存取操作之间出现冲突，则当伪SRAM正确操作时读出正确的数据D1。

相反，图27示出了伪SRAM由于过短的循环时间而不能正常操作时的示例。这里，接连进行短刷新操作REFf、读操作RD和短刷新操作REFf(图27(b)、(c)、(d))。在图27中，进行短刷新操作REFf以取代正常刷新操作REF(图27(d))。因此，没有利用足够的电荷重写存储单元MC，并且保存在存储单元MC中的数据丢失了。

在该示例中，在对应于地址AD1的读操作RD之后，为了短刷新操作REFf输出短刷新信号REFS2Z(图27(e))。当进行短刷新操作REFf时，短刷新锁存电路142与刷新状态信号REF1Z的下降沿同步地再次锁存高电平的短刷新信号REFS2Z，并且将其作为短刷新信号REFSCZ输出(图27(f))。因此短刷新信号REFS2Z和REFSSZ的高电平时段彼此叠加，并且短刷新信号REFSSZ改变到高电平(图27(g))。

响应于短刷新信号REFSSZ，图20所示的数据输出电路124的输出屏蔽电路146屏蔽读定时信号READZ，以将输出使能信号ODEX固定到高电平。这样停用图20所示的数据输出电路124的输出缓冲器电路148。三态输出缓冲器148a禁止由与地址信号AD2对应的读操作RD获得的读出数据D1输出给数据端子DQ，并且将数据端子DQ设置到高阻抗状态Hi-Z(图27(h))。

结果，与图25中所示的一样，当数据端子DQ拉高(逻辑“1”)时，当预先写入存储单元MC中的逻辑“0”不能被读出并且出现错误时，确定输出缓冲器电路148s由于短刷新操作的执行而被停用。即，通过检测两个连续短刷新信号REFS2Z的出现对伪SRAM进行适当刷新操作的最小循环时间进行评估。

图26和27示出了进行与地址AD1对应的读操作RD以评估读命令和刷新请求之间冲突的情况。然而，如图23所示，可以进行与地址AD1对应的写操作WR以评估写命令和刷新请求之间的冲突。

顺便提及，可以通过检查写入存储单元MC中的数据实际上是否消失来评估具有短刷新功能的伪SRAM是否进行了刷新操作。更具体地说，可以进行用于评估存储单元的数据保持特性的测试(一般称为中止测试)，同时相对于存取请求逐步移动刷新请求。然而，写入DRAM存储单元MC中的数据保持几百毫秒到几秒。因此，通过中止测试检查刷新操作的适当执行会需要大量的测试时间。

如上所述，在第四实施例中，当在刷新请求和存取请求之间出现冲突时，将数据端子DQ设置到高阻抗状态，并且进行短刷新操作REFf。因此，用于评估伪SRAM的评估装置(例如LSI测试仪)可以容易并且精确地评估插入短刷新操作REFf的定时。即，可以容易地评估刷新请求和存取请求之间出现冲突的定时。结果，可以缩短伪SRAM的开发期，降低开发成本。在批量制造的伪SRAM中，当因制造条件的变化等而出现失效时，可以及时进行失效分析，以使低生产率时段最短。

此外，当短刷新操作REFf连续出现以导致操作失效时，可以由检测信号REFSSZ安全地评估出现失效的定时。

在测试模式中将与三态输出缓冲器148a连接的数据端子DQ用作外部测试探针。这样不再需要形成用于评估的新端子，并且因此可以避免增加伪SRAM的芯片尺寸。

当在存取请求和刷新请求之间出现冲突时，在短时间内终结的短刷新操作REFf在存取操作之前进行。因此，甚至当刷新请求具有优于存取请求的优先权时，也可以更早地开始与存取请求对应的存取操作。即，能够缩短存取时间。

当进行短刷新操作REFf时，在存取操作之后总是进行正常刷新操作REF。结果，即使在存取请求和刷新请求之间出现冲突，并且给予存取请求优先权，也能够可靠地在存储单元MC中保持数据。

图28示出了本发明的半导体存储器的第五实施例。与第四实施例相同的元件将用相同的附图标记或者符号表示。将省略对其的详细描述。

在该实施例中，取代第四实施例的命令解码器112和刷新定时器116，形成命令解码器112A和刷新定时器116A。此外，在本实施例中没有形成刷新选择电路114和外部测试探针SRC。该结构的其余部分与第四实施例几乎相同。

命令解码器112A解码命令信号CMD，并且输出用于进行读操作的读控制信号RDZ或者用于进行写操作的写控制信号WRZ。此外，在第一和第二测试模式中，命令解码器112A根据提供给命令端子CMD的命令信号CMD(测试命令)输出用于改变刷新定时器116A的周期的刷新调整信号REFADJ。

刷新定时器116A在预定周期输出内部刷新请求信号IREFZ。在正常操作模式中，周期地产生内部刷新请求信号IREFZ，以使存储单元MC能够接连被刷新而不丢失存储在存储单元MC中的数据。在第一和第二测试模式中，在与刷新调整信号REFADJ的逻辑值对应的周期产生内部刷新请求信号IREFZ。

在本实施例中，进行与第四实施例相同的评估，同时通过在第一和第二测试模式中通过命令端子CMD提供的测试命令来改变刷新定时器116A的周期。

如上所述，第五实施例可以提供与上述第四实施例相同的效果。此外，在本实施例中，刷新定时器116A接收用于改变第一和第二测试模式中的刷新请求产生周期的刷新调整信号REFADJ。因此能够通过使用在正常操作中操作的电路在伪SRAM内部产生期望定时的刷新请求。结果，能够在与伪SRAM的实际电路操作相同的条件下评估刷新特性。

图29示出了本发明的半导体存储器的第六实施例。与前述第一和第二实施例相同的部件将用相同的附图标记和符号表示，并省略对其的详细描述。图中的双方框表示测试焊盘(外部测试探针SRC)。测试焊盘不与待发货的产品的任何外部端子(引线框等)连接。例如，测试焊盘与探测器测试中的探测器连接，并且接收测试图形。该半导体存储器形成为具有DRAM存储单元(动态存储单元)和SRAM界面的伪SRAM。

在该实施例中，形成了取代第二实施例的命令控制电路10、刷新控制电路14和刷新计数器16的命令控制电路10B、刷新控制电路14B和刷新计数器16B。此外，新形成了测试控制电路42。该结构的其余部分与第二实施例相同。

当命令控制电路10B接收在正常操作中未使用的多个命令信号/CE、/OE和/WE的组合时，其输出测试模式信号TMDZ(高电平)，以便将伪SRAM从正常操作模式转换到测试模式。在测试模式，命令控制电路10B禁止读/写控制信号RWZ和RWIZ、读控制信号RDZ和写控制信号WRZ的输出。即，在测试模式既不进行读操作也不进行写操作。

当刷新控制电路14B接收高电平的测试模式信号TMDZ时，其停止操作。即，在测试模式，刷新控制电路14B不输出刷新信号REFZ和REFSZ。

当刷新计数器16B接收高电平的测试模式信号TMDZ时，其屏蔽刷新信号REFZ的输入，并且接收通过外部测试探针SRC从伪SRAM外部提供的测试刷新请求信号EREFZ。

当测试控制电路42接收高电平的测试模式信号TMDZ时，其被激励，并且响应于测试刷新信号EREFZ输出刷新信号REFSZ(第一刷新信号)和刷新信号REFZ(第二刷新信号)。即，在测试模式，由从测试控制电路42输出的刷新信号REFSZ(第一测试刷新信号)和刷新信号REFZ(第二测试刷新信号)进行刷新操作。

如将要描述的，测试控制电路42产生刷新信号REFSZ和REFZ的产生间隔对应于测试刷新请求信号EREFZ的脉冲宽度。顺便提及，正常刷新模式的刷新信号REFSZ和REFZ的产生间隔与第一实施例设置的一样，或者说是大约200ns。

图30示出了测试模式的第六实施例的操作例。

最初，在切换到测试模式之前，将预定数据(期望值)写入伪SRAM的存储单元MC。接着，向伪SRAM提供测试命令，并且伪SRAM从正常操作模式切换到测试模式。命令控制电路10B将测试模式信号TMDZ维持在高电平(图30(a))。

接着，从外部测试探针SRC提供具有脉冲波形的测试刷新请求信号EREFZ(图30(b))。测试控制电路42输出用于与测试刷新请求信号EREFZ的上述边缘同步地进行短刷新操作的刷新信号REFSZ(图30(c))。测试控制电路42还与测试刷新请求信号EREFZ的下降沿同步地输出用于进行正常刷新操作的刷新信号REFZ(图30(d))。以这种方式，测试刷新请求信号EREFZ的脉冲宽度对应于刷新信号REFSZ和REFZ的产生间隔。换句话说，测试刷新请求信号EREFZ的脉冲宽度对应于短刷新操作的开始时间和正常刷新操作的开始时间之间的差DIF。

刷新计数器16B与测试刷新请求信号EREFZ同步地递增计数，并且输出刷新地址信号REFAD(RADZ)(图30(e))。然后，根据刷新地址信号REFAD接连切换字线WL，使得依次在各单条字线WL上进行短刷新操作和正常刷新操作。

在通过短刷新操作重写(重存储)到存储单元MC中的数据在存储单元MC中一直保留到正常刷新操作时的情况下，该刷新操作将正确的数据重写到了存储单元MC中。另一方面，在通过短刷新操作重写到存储单元MC中的数据没能在存储单元MC中保存到正常刷新操作时的情况下，存储单元MC中的数据被破坏。这里，通过正常刷新操作将不正确的数据重写到存储单元MC中。

进行图30所示的测试，直到刷新计数器16B走过一圈(singleround)。将一圈所需的时间设定成比直到在正常刷新操作之后保存存储单元MC中数据不丢失的时间短得多。接着，将命令信号提供给伪SRAM，使得伪SRAM从测试模式转换到正常操作模式。然后，从存储单元MC读取数据。根据读取的数据与期望值是否一致确定短刷新操作和正常刷新操作之间的间隔是否足够。

实际上，用于测试伪SRAM的LSI测试仪重复进行前述测试，同时连续增加测试刷新请求信号EREFZ的脉冲宽度。例如，将差值DIF连续地从100ns改变到300ns。接着，测量通过短刷新操作重写到存储单元MC中的数据的保持时间。换句话说，评估短刷新操作的操作裕度。

如上所述，第六实施例可以提供与上述第一和第二实施例相同的效果。此外，实施该实施例，使得在测试模式中能够在期望的定时从伪SRAM的外部输入短刷新操作和正常刷新操作的刷新请求。因此能够容易地评估短刷新操作的操作裕度。

根据测试刷新请求信号EREFZ的脉冲宽度设定刷新信号REFSZ和REFZ的产生间隔。结果，可以由单个外部测试探针SRC自由地设定刷新信号REFSZ和REFZ的产生间隔。

图31示出了本发明的半导体存储器的第七实施例。与第四实施例相同的部件将用相同的附图标记或者符号表示。将省略对其的详细描述。该半导体存储器形成为具有DRAM存储单元(动态存储单元)和SRAM界面的伪SRAM。伪SRAM在芯片内部进行周期性刷新操作而不从外部接收刷新命令，从而保持写入其存储单元的数据。例如，将该伪SRAM用作安装在蜂窝电话上的工作存储器。

伪SRAM具有存取定时发生器110、命令解码器112、熔断电路FUS1和FUS2、分支开关电路(divide switch circuit)150、刷新定时器152、刷新计数器118、地址输入电路120、开关电路122、数据输出电路124、数据输入电路126、判优器154、再请求定时器156、芯控制电路158和存储芯136。命令端子CMD(外部端子)接收用于存取存储单元MC的命令信号(存取请求)。

熔断电路FUS1和FUS2每个都具有用于调节将从刷新定时器152输出的内部刷新请求信号IREFZ的产生周期的熔断器。

当短标记信号(short flag signal)SFLGZ为低电平时，分支开关电路150选择熔断电路FUS1的输出(第一操作模式)。当从芯控制电路158输出的短标记信号SFLGZ为高电平时，分支开关电路150选择熔断电路FUS2的输出(第二操作模式)。分支开关电路150将所选的信号输出给刷新定时器152的分频器。

当选择熔断电路FUS1的输出时，内部刷新请求信号IREFZ的产生周期变得较长(大约73μs)。当选择熔断电路FUS2的输出时，内部刷新请求信号IREFZ的产生周期变得较短(大约7.3μs)。

刷新定时器152具有振荡器OSC和分频器。分频器根据分支开关电路150的输出划分从振荡器OSC输出的时钟信号的频率，并且输出划分的信号作为内部刷新请求信号IREFZ(刷新请求)。

判优器154比较存取定时信号ATDPZ(存取请求)和内部刷新信号IREFZ(刷新请求)的转换沿，或者存取定时信号ATDPZ和刷新操作的再请求信号RREQZ(刷新请求)的转换沿。从而判优器154决定存取请求和刷新请求之间的冲突，并且决定给予存取请求还是刷新请求优先权。当存取操作具有优先权时，判优器154临时保持刷新请求，并且响应于读控制信号RDZ或者写控制信号WRZ输出存取开始信号CMDPZ(存取控制信号)。接着，判优器154由芯周期状态信号ICSX的停用来检测存取操作的完成(改变到高电平)，并且根据保持的刷新请求输出刷新开始信号REFPZ(刷新控制信号)。

此外，当刷新操作具有优先权时，判优器154临时保持存取请求，并且响应于刷新请求输出刷新开始信号REFPZ。接着，判优器154根据芯周期状态信号ICSX的停用检测刷新操作的完成(改变到高电平)，并且根据保持的存取请求输出存取开始信号CMDPZ。

当再请求定时器156接收低电平的短标记信号SFLGZ时，其被激励而操作(第一操作模式)。被激励的再请求定时器156根据刷新开始信号REFPZ确定芯控制电路158不能进行正常刷新操作，并且输出再请求信号RREQZ以进行正常刷新操作。如上所述，判优器154接收再请求信号RREQZ作为刷新请求。即，当响应于刷新请求只进行后面将描述的第一或者第二短刷新操作，而不能进行正常刷新操作时，伪SRAM试图在具有较长刷新周期的第一操作模式下对选择的字线WL进行正常刷新操作。

芯控制电路158几乎具有与前述第四实施例的行操作控制电路132和芯控制电路134相同的功能。当芯控制电路158接收刷新开始信号REFPZ或者存取开始信号CMDPZ时，其输出行控制信号RASZ(未示出)，行控制信号RASZ是操纵存储芯136的基本定时信号。当存储芯136操作时，芯控制电路158还将芯周期状态信号ICSX保持在低电平。顺便提及，芯控制电路158响应于刷新请求进行第一短刷新操作、第二短刷新操作和正常刷新操作中的任意一种操作。

芯控制电路158还具有未示出的字线控制电路、感测放大器控制电路和预充电控制电路。字线控制电路响应于行控制信号RASZ输出用于选择字线WL的字线控制信号TWZ。感测放大器控制电路响应于行控制信号RASZ输出感测放大器激励信号LEZ，用于激励后面将描述的用于激励感测放大器部分SA的感测放大器。预充电控制电路输出预充电信号PREPZ，用于将位线BL和/BL预充电到预定电压。

图32示出了图31所示的芯控制电路158的主要部分的细节。

芯控制电路158具有触发器158a、波形成形电路158b、第一延迟电路158c、第二延迟电路158d、脉冲发生器158e、触发器158f、脉冲发生器158g和预充电发生器158h。

当触发器158a接收存取开始信号CMDPZ或者刷新开始信号REFPZ时，其将行控制信号RASZ改变到高电平，并且当其接收起动器信号STTZ或者预充电信号PREPZ时将行控制信号RASZ改变到低电平。行控制信号RASZ的高电平时段对应于字线WL的激励时段和感测放大器SA的激励时段。

波形成形电路158b延迟行控制信号RASZ的下降沿(停用边缘)，并且将其作为字线导通信号WONZ输出。第一延迟电路158c将字线导通信号WONZ延迟预定时间，并且将其作为字线导通信号WONBZ(第一时间信号)输出。第二延迟电路158d将字线导通信号WONBZ延迟预定时间，并且将其作为字线导通信号WONDZ(第二时间信号)输出。脉冲发生器158e输出与字线导通信号WONDZ的上升沿同步的字线上脉冲信号WONDPZ。第一延迟电路158c和第二延迟电路158d分别作为用于产生第一时间信号和第二时间信号的定时发生器操作。

当触发器158f在行控制信号RASZ的高电平时段接收到存取开始信号CMDPZ时，其将字线截止信号(word-line-off signal)WOFFZ改变到高电平。当触发器158f接收预充电信号PREPZ或者起动器信号STTZ时，其将字线截止信号WOFFZ改变到低电平。当脉冲发生器158g在字线截止信号WOFFZ的高电平时段期间检测到字线上芯片WONBZ的上升沿时，脉冲发生器158g输出字线截止脉冲信号WOFFPZ。

当在行控制信号RASZ的高电平期间保持下列任一条件时，预充电发生器158h输出预充电信号PREPZ：

(1)当输出字线截止脉冲信号WOFFPZ时；

(2)当在字线导通信号WONBZ为高电平和字线导通信号WONDZ为低电平期间提供了存取开始信号CMDPZ时；和

(3)当输出字线导通脉冲信号WONDPZ时。

图33示出了在芯控制电路158内部形成的优先权确定电路160。

优先权确定电路160响应于内部刷新信号IREFZ复位，并且将短信号SHRTZ改变到低电平。当优先权确定电路160接收在字线导通脉冲信号WONDPZ之前的预充电信号REFPZ时，优先权确定电路160将短信号SHRTZ改变到高电平。与下一个内部刷新请求信号IREFZ同步输出的高电平的短信号SHRTZ作为短标记信号SFLGZ。

如将要描述的，当响应于刷新请求进行第一或者第二刷新操作而不是正常刷新操作时，在字线导通脉冲信号WONDPZ之前输出了用于表示刷新操作完成的预充电信号PREPZ，使得输出短信号SHRTZ。即，当下一个刷新请求从刷新定时器152出现而非进行正常刷新操作时，输出短标记信号SFLGZ。

图34示出了第七实施例的操作例。在该示例中，在刷新开始信号REFPZ之后立即提供存取命令(存取请求)(图34(a))。

最初，图32所示的触发器158a与刷新开始信号REFPZ同步输出行控制信号RASZ(图34(b))。响应于行控制信号RASZ，接连输出字线导通信号WONZ、WONBZ和WONDZ(图34(c)、(d)、(e))。字线导通信号WONBZ(第一时间信号)总是在输出行控制信号RASZ之后的第一时间TIME1输出。字线导通信号WONDZ(第二时间信号)总是在输出行控制信号RASZ之后的第二时间TIME2输出。

字线控制信号TWZ与行控制信号RASZ同步输出，从而激励与地址AD对应的字线WL(图34(f))。由于字线WL的激励，从存储单元MC将数据读到位线BL和/BL(图34(g))。激励字线WL之后，输出感测放大器激励信号LEZ，以激励感测放大器SA。由于感测放大器SA的激励，放大了位线BL和/BL上的数据(图34(h))。即，开始刷新操作，用于将数据重写到与字线WL连接的存储单元MC。

图32所示的触发器158f与对应于命令请求的存取开始信号CMDPZ同步输出字线截止信号WOFFZ(图34(i))。由于字线导通信号WONBZ在字线截止信号WOFFZ的高电平时段期间改变到高电平，因此在第一时间TIME1输出了字线截止脉冲信号WOFFPZ(图34(j))。

图32所示的预充电发生器158h与字线截止脉冲信号WOFFPZ同步输出预充电信号PREPZ(图34(k))。预充电信号PREPZ的输出将行控制信号RASZ改变到低电平(图34(l))。由于行控制信号RASZ改变到低电平，因此停用了字线WL，并且停用了感测放大器激励信号LEZ(图34(m))。接着，预充电位线BL和/BL，刷新操作响应于第一时间TIME1结束。

响应于行控制信号RASZ改变到低电平，字线导通信号WONZ、WONBZ和WONDZ接连改变到低电平。图中的虚线表示在刷新请求(后面将看到的图36所示的正常刷新操作)之后延迟出现的存取请求的情况的波形。

如上所述，当从刷新开始信号REFPZ算起经过第一时间TIME1输出存取开始信号CMDPZ时，即当在第一时间TIME1之前提供存取请求时，刷新操作响应于第一时间TIME1结束。对于刷新操作而言，进行最短的第一短刷新操作。

图35示出了第七实施例的另一个操作例。对与图34的操作相同的操作的详细描述将被省略。这里，在第一时间TIME1和第二时间TIME2之间提供存取命令(存取请求)(图35(a))。

最初，与行控制信号RASZ同步地接连输出字线控制信号TWZ(字线WL)和感测放大器激励信号LEZ，并且开始刷新操作(图35(b))。

当字线导通信号WONBZ为高电平并且字线导通信号WONDZ为低电平时，输出存取开始信号CMDPZ。因此预充电发生器158h与存取开始信号CMDPZ同步地输出预充电信号PREPZ(图35(c))。

预充电信号PREPZ的输出将行控制信号RASZ改变到低电平(图35(d))。由于行控制信号RASZ改变到低电平，因此停用字线WL，并且停用感测放大器激励信号LEZ(图35(e))。接着，预充电位线BL和/BL以结束刷新操作。图中的虚线表示在刷新请求(后面将看到的图36所示的正常刷新操作)之后出现的具有延迟的存取请求的情况的波形。

如上所述，当在第一时间TIME1和第二时间TIME2之间输出存取请求信号CMDPZ时，刷新操作与存取开始信号CMDPZ同步结束。在第一时间TIME1和第二时间TIME2之间结束其操作的刷新操作将被称作第二短刷新操作。第二短刷新操作的操作时间比第一短刷新操作的时间长并且比正常刷新操作的时间短。第二短刷新操作的操作时间根据存取开始信号CMDPZ的产生定时而变。

图36示出了第七实施例的另一个操作例。对与图34相同的操作的详细描述将被省略。在该示例中，在第二时间TIME2之后提供存取命令(存取请求)(图36(a))。

最初，与行控制信号RASZ同步地接连输出字线控制信号TWZ(字线WL)和感测放大器激励信号LEZ，并且开始刷新操作(图36(b))。此外，如图34中所示的一样，响应于刷新开始信号REFPZ，接连输出行控制信号RASZ和字线导通信号WONZ、WONBZ和WONDZ(图36(c)、(d)、(e)、(f))。响应于字线导通信号WONDZ，输出字线导通脉冲信号WONDPZ(图36(g))。

图32所示的预充电发生器158h与字线导通脉冲信号WONDPZ同步地输出预充电信号PREPZ(图36(h))。预充电信号PREPZ的输出将行控制信号RASZ改变到低电平(图36(i))。由于行控制信号RASZ改变到低电平，因此停用字线WL，并且停用感测放大器激励信号LEZ(图36(j))。接着，预充电位线BL和/BL，以结束刷新操作。

如上所述，当在第二时间TIME2之后输出存取开始信号CMDPZ时，刷新操作与第二时间TIME2同步结束。即，进行操作时间比第一和第二短刷新操作长的正常刷新操作。

顺便提及，通过第一和第二短刷新操作重写到存储单元MC中的数据的保持时间达到或者超过30ms。通过正常刷新操作重写到存储单元MC中的数据的保持时间达到或者超过300ms。

图37示出了对于在存取请求和刷新请求之间出现冲突的情况下的存取时间。在图中，黑方框和黑圆圈表示在应用本实施例之前的存取时间。白三角表示根据本实施例的存取时间。

图中的虚线(REF)表示出现刷新请求的时间。虚线左侧区域表示存取请求比刷新请求早，虚线右侧区域表示存取请求比刷新请求迟。

黑方块示出了一种伪SRAM，其中当刷新操作具有优于存取操作的优先权时，存取操作总是在刷新操作之后预定时间开始。在这种情况下，当在刷新请求之后立即出现存取请求时，存取时间达到其最大值(图37(a))。

黑圆圈表示一种伪SRAM，当在刷新请求之后立即提供存取请求时，该伪SRAM进行具有更短操作周期(固定操作时间)的短刷新操作，并且自刷新请求过一会之后提供存取请求时，进行具有更长操作周期(固定操作时间)的正常刷新操作。在该伪SRAM中，使用两个延迟电路通路中的任意一个来转换刷新操作的结束时间。在这种情况下，存取时间的峰值与延迟电路之间的转换时间一致。此外，存取时间响应于延迟电路的延迟时间(量化误差)产生跳越。图中的左峰表示优先进行短刷新操作的情况(图37(b)。图中右峰表示优先进行正常刷新操作的情况(图37(c))。顺便提及，当通过三个或者更多个延迟电路转换刷新操作时，出现与延迟电路数量一样多的峰。这里，能够使存取时间的最大值更小，然而延迟电路的转换控制变复杂了。此外，存取时间产生对应于延迟电路的延迟时间的跳越。即，存取时间表现出锯齿状特性。

同时，在本实施例的伪SRAM中(白三角)，当在第一时间TIME1之前提供存取请求时，存取时间增加(图37(d))。然而，存取时间接着变成恒定(图37(e))。其原因是在第一时间TIME1和第二时间TIME2之间，刷新操作响应于图35所示的存取请求结束。在本实施例中，由判优器154的操作而导致的存取时间的变化由此最小。此外，存取时间仅具有单跳越。

图38示出了根据第七实施例从第一操作模式向第二操作模式的偏移。图中的数值表述刷新地址REFAD。

在时序图的开始，正常刷新操作已经在所有存储单元MC上进行。在第一操作模式，每73μs左右出现内部刷新请求信号IREFZ。该图是通过用对于存储单元MC而言能够通过正常刷新操作(300ms)维持数据的时间除以字线数量(4096)而得到的。在第二操作模式，每7.3μs左右出现内部刷新请求信号IREFZ。该图是通过用对于存储单元MC而言能够通过第一或者第二刷新操作(30ms)维持数据的时间除以字线数量(4096)而得到的。

最初，在对应于刷新地址REFAD(＝“00”)的内部刷新请求信号IREFZ之后立即输出由存取请求产生的存取定时信号ATDPZ(图38(a))。因此，进行第一或者第二短刷新操作(REF)(图38(b))。图33所示的芯控制电路158的优先权确定电路160响应于在字线导通脉冲信号WONDPZ之前提供的预充电信号PREPZ将短信号SHRTZ改变到高电平(图38(c))。

在刷新操作REF之后进行与存取请求对应的存取操作(R/W)(图38(d))。这里，存取操作是读操作或者写操作。

图31所示的再请求定时器156在第一操作模式期间被激励(SFLGZ＝低电平)。在请求定时器156响应于表示第一或者第二短刷新操作的刷新开始信号REFPZ输出再请求信号RREQZ(图38(e))。然后，在存取操作之后，再次开始刷新地址“00”的刷新操作。

几乎与刷新操作开始的同时，提供下一个存取请求(图38(f))。结果，进行第二短刷新操作作为刷新操作(图38(g))。由于不能进行正常刷新操作，所以再请求定时器156再次输出再请求信号RREQZ(图38(h))。接着，重复与再请求信号RREQZ对应的第一或者第二刷新操作。

在进行刷新地址“00”的正常刷新操作之前，用于刷新地址“01”的下一个内部刷新请求信号IREFZ出现(图38(i))。优先权确定电路160与内部刷新请求信号IREFZ同步地将短标记信号SFLGZ改变到高电平(图38(j))。由于短标记信号SFLGZ改变到高电平，因此伪SRAM从第一操作模式移向第二操作模式。

以这种方式，当频繁提供存取请求并且正常刷新操作不能在第一操作模式进行时，伪SRAM进入第二操作模式。将进入第二操作模式的确认延迟，延迟时间与内部刷新请求信号IREFZ的提供间隔(大约72微秒)一样长。当存取请求停止并且在该间隔进行正常刷新操作时，伪SRAM将不进入第二操作模式。在第二操作模式，刷新请求的间隔更短，并且功耗比第一操作模式高。由于将进入第二操作模式的确定延迟了刷新请求的单个周期，因此避免了不必要地进入第二操作模式，以防止功耗增加。

图31所示的分支开关电路150接收高电平的短标记信号SFLGZ，并且选择熔断电路FUS2。由于选择了熔断电路FUS2，刷新定时器152在每7.3微秒左右输出内部刷新请求信号IREFZ。即，在第二操作模式，刷新请求的出现间隔大约变为第一操作模式的十分之一。

在第二操作模式，响应于高电平的短标记信号SFLGZ停用再请求定时器156。这样防止了再请求信号RREQZ的输出(图38(k))，使得与再请求信号RREQZ对应的刷新操作将不进行(图38(l))。由于刷新请求的出现间隔变得比第二操作模式短，因此在刷新计数器118走一圈的同时，通过进行第一或者第二刷新操作正确地保持了存储单元MC中的数据。换句话说，与再请求信号RREQZ对应的刷新操作不再需要。禁止不必要的刷新操作防止了功耗的增加。

图39示出了根据第七实施例从第二操作模式向第一操作模式的转换。图中的数值表示刷新地址REFAD。

当第一或者第二短刷新操作(REF)都不进行、而是只进行正常刷新操作(REF)时，刷新计数器118在第二操作模式走一圈，芯控制电路158将短标记信号SFLGZ改变到低电平(图39(a))。

分支开关电路150接收低电平的短标记信号SFLGZ，并且选择熔断电路FUS1。由于选择了熔断电路FUS1，刷新定时器152每73微秒左右输出内部刷新请求信号IREFZ。即，由于短标记信号SFLGZ改变到低电平，操作模式从第二操作模式回到第一操作模式，并且刷新请求的出现间隔再次变长。如上所述，当伪SRAM确定存取请求频率低，并且可以连续进行正常刷新操作时，该伪SRAM从第二操作模式向第一操作模式转换。进入第一操作模式减小了功耗。

如上所述，在第七实施例中，当在刷新请求和存取请求之间出现冲突时，刷新操作的结束时间不固定，而是随着提供存取请求的定时而变。结果，当在刷新请求和存取请求之间出现冲突时，甚至可以更早地开始刷新操作之后的存取请求。即，可以进一步缩短存取时间。

具体地说，当在第一时间TIME1之前提供存取请求时，将刷新操作的结束时间设置为第一时间TIME1。这里，进行第一短刷新操作。结果，刷新操作总是在第一时间TIME1或者之后结束。由于确保了最短的刷新操作时段，因此能够防止存储单元MC中数据被刷新操作破坏。

当在第一时间TIME1和第二时间TIME2之间提供存取请求时，将刷新操作的结束时间设置为提供存取请求的时间。这里，进行第二短刷新操作。因此，可以与提供存取请求的时间同步完成刷新操作。结果，可以更早地开始刷新操作之后的存取操作，缩短存取时间。

当在第二时间TIME2之后提供存取请求时，将刷新操作的结束时间设置为第二时间TIME2。这里，进行正常刷新操作。因此，刷新操作总是在第二时间TIME2或者之前结束。甚至当没有提供存取请求时，刷新操作也总是在第二时间TIME2结束。因此能够避免不必要的存储芯136的操作。

由于刷新操作的结束时间根据提供存取请求的定时而变，因此即使存取请求逐渐偏离刷新请求，存取时间也将不变。这样可以防止存取时间随着刷新请求和存取请求之间的时间差而变(存取时间跳越)。由于存取时间不变，因此能够缩短存取时间的最大值(最差值)。

即使在存取请求和刷新请求之间出现冲突，判优器154也使其能够可靠地进行存取操作和刷新操作。

芯控制电路158设置有延迟电路158c和158d(定时发生器)，这些延迟电路产生用于通报第一时间TIME1的字线导通信号WONBZ和用于通报第二时间TIME2的字线导通信号WONDZ。因此能够通过使用简单的逻辑电路根据提供存取请求的定时结束刷新操作。

延迟对从第一操作模式向第二操作模式的偏移的确定，直到出现下一个刷新请求。因此能够可靠地确定提供存取请求的频率是临时高还是保持高。结果，能够根据存取频率进入最佳操作模式。结果，可以使处于第二操作模式的时段最短，以使刷新操作的功耗最少。即，可以降低半导体存储器的功耗。

在第二操作模式，当只进行正常刷新操作并且刷新计数器走一圈时，伪SRAM确定存取请求的频率已经下降了预定的时段，并且从第二操作模式向第一操作模式转换。结果，当存取请求的频率低时，可以在减小功耗的同时降低刷新请求的频率。

如上所述，可以根据存取请求的频率自动调整刷新请求的出现间隔，从而使刷新操作导致的功耗最小。即，能够降低伪SRAM的功耗。

本发明并不限于上面的实施例，在不离开本发明的精神的范围的情况下可以进行各种修改。可以对部分元件或者全部元件进行任何改进。

工业实用性

根据本发明的半导体存储器，第二刷新操作总是在第一刷新操作之后进行。因此，即使第一刷新操作仅不充分地重写了存储单元，通过后续的第二刷新操作也能将足够信号量的数据写入了存储单元。结果，甚至当在存取请求和刷新请求之间出现冲突并且将优先权给予存取请求时，也能够可靠地在存储单元中保持数据。

根据本发明的半导体存储器，由于开关电路通过第一和第二刷新信号操作，因此能够简化对地址信号的开关控制。结果，可以简单地构成开关电路。

根据本发明的半导体存储器，可以使第一刷新操作的执行时间最短，以更早地开始存取请求。

根据本发明的半导体存储器，在第一和第二刷新操作中，通过单独调节放大阶段的时间，可以容易地使第一刷新操作的执行时间最短。即，可以简单地构成这种作为芯控制电路的电路。

根据本发明的半导体存储器，，只在需要时进行第一刷新操作，使得能够降低操作过程中的功耗。

根据本发明的半导体存储器，可以在两个外部存取循环时间内进行第一和第二刷新操作和两个存取操作。第一刷新操作的执行时间短。因此与以前相比能够减小外部存取周期。

根据本发明的半导体存储器，能够共享用于进行第二刷新操作和存取操作的控制电路。结果，可以减小芯控制电路等的电路规模。

根据本发明的半导体存储器，能够在第二刷新操作的执行和下一个存取操作的执行之间提供时间裕度。结果，可以提高芯控制电路等的操作裕度，从而便于这些电路的定时设计。

根据本发明的半导体存储器，在测试模式中由通过外部测试探针提供的测试刷新请求信号产生第一和第二刷新信号使其能够容易地评估第一刷新操作的操作裕度。

根据本发明的半导体存储器，可以由单个外部测试探针自由地设置第一和第二刷新信号的产生间隔。

根据本发明的半导体存储器，通过检测电路检测输出的检测信号，可以检测刷新控制电路在第一和第二刷新控制信号之间切换的定时。即，即使半导体存储器具有两种类型的刷新操作功能(facilities)，也能够评估进行各个刷新操作的定时条件。此外，当第一刷新控制信号可以连续出现而引起操作失效时，通过检测信号能够可靠地评估出现失效时的定时。

由于可以容易地检测在半导体存储器内部自动进行的两种类型的刷新操作，因此能够通过简单的技术精确地评估为这些刷新操作所固有的半导体存储器的操作特性。结果，能够缩短评估时间，缩短半导体存储器的开发周期。即，可以降低开发成本。在另一技术方案中，当批量制造的半导体存储器因制造条件等的变化而出现失效时，能够立即进行失效分析并且使合格率下降的时段最短。

根据本发明的半导体存储器，通过利用用于评估半导体存储器刷新特性的评估装置检测检测信号，能够精确地评估为刷新操作所固有的半导体存储器的操作特性。

根据本发明的半导体存储器，与半导体存储器连接的评估装置可以通过测量高阻抗状态的数据信号检测检测信号，并且可以容易地评估属于刷新操作的半导体存储器的操作特性。此外，使用数据端子作为外部端子可以不需要形成新的端子，从而避免增加芯片尺寸。

根据本发明的半导体存储器，能够从半导体存储器的外部提供期望定时的刷新和存取请求。能够高精度地控制存取请求和刷新请求之间的偏离(时间差)。结果，可以详细评估属于刷新操作的半导体存储器的操作特性。

根据本发明的半导体存储器，通过使用在正常操作状态操作的电路，能够在半导体存储器芯片内部产生期望定时的刷新请求。结果，可以在与半导体存储器的实际电路操作相同的条件下评估刷新特性。

根据本发明的半导体存储器，甚至当内部刷新请求具有优于存取请求的优先权时，也能够早早地开始与存取请求对应的存取操作。即，能够缩短存取时间。因此，即使第一刷新操作仅不充分地重写了存储单元，通过后续的刷新操作，也能将足够信号量的数据写入了存储单元。结果，甚至当在存取请求和刷新请求之间出现冲突并且给予存取请求优先权时，也能够可靠地在存储单元中保持数据。

根据本发明的半导体存储器，将第一刷新操作的执行时间设置到其最小值，使得甚至可以更早地开始存取操作。

根据本发明的半导体存储器，刷新操作的结束时间不固定，而是随着提供存取请求的定时而变。结果，当在刷新请求和存取请求之间出现冲突时，甚至能够更早地开始刷新操作之后的存取请求。即，能够进一步缩短存取时间，并且防止存取时间随着刷新请求和存取请求之间的时间差而变。由于存取时间没有变化，因此能够使存取时间的最大值更小。

根据本发明的半导体存储器，甚至当在存取请求和刷新请求之间出现冲突时，通过判优器电路也能够可靠地进行存取操作和刷新操作。

根据本发明的半导体存储器，定时发生器产生第一时间信号和第二时间信号。这样可以根据存取请求的提供定时通过简单的逻辑电路结束刷新操作。

根据本发明的半导体存储器，刷新操作总是在第一时间或者之后结束，确保最短的刷新时段，从而防止存储单元中数据被刷新操作破坏。此外，刷新操作总是在第二时间或者之前结束，使得即使没有提供存取请求，也能够避免存储芯不必要的操作。这样允许此后存取操作响应于存取请求迅速开始。此外，当将刷新操作设置为在第一时间和第二时间之间结束时，能够与存取请求的提供定时同步完成刷新操作。结果这样使刷新操作之后的存取操作更早地开始，从而缩短存取时间。

根据本发明的半导体存储器，由于将对进入第二操作模式的确认延迟了预定时段，因此能够可靠地确定存取请求的提供频率时临时高还是保持高。因此能够根据存取频率进入最佳操作模式。结果，可以使处于第二操作模式的时段最短，以使刷新操作的功耗最小。即，可以降低半导体存储器的功耗。

根据本发明的半导体存储器，当存取请求的频率下降预定时段时，其从第一操作模式进入第二操作模式，从而降低刷新操作的频率，并且降低功耗。

Claims (26)

1.一种半导体存储器，包括：

具有多个存储单元的存储芯；

命令控制电路，响应于通过命令端子提供的存取请求、输出用于访问所述存储单元的存取信号；

刷新定时器，以预定周期产生刷新请求以刷新所述存储单元；

刷新控制电路，在所述存取请求和所述刷新请求之间出现冲突时，该刷新控制电路响应于所述刷新请求输出与第一刷新时段对应的第一刷新信号以开始刷新操作，并且输出与第二刷新时段对应的第二刷新信号，所述第二刷新时段比所述第一刷新时段长；和

芯控制电路，在与所述第一刷新信号对应的第一刷新操作后，该芯控制电路响应于所述存取信号进行存取操作，并在所述存取操作之后进行与所述第二刷新信号对应的第二刷新操作，

其中在执行所述第一刷新操作之后，将数据保持在所述存储单元中以执行所述第二刷新操作。

2.根据权利要求1的半导体存储器，包括：

外部地址输入电路，通过地址端子接收外部地址信号；

刷新计数器，用于产生指明所述多个存储单元中的待刷新的存储单元的刷新地址信号；

开关电路，该开关电路响应于所述第一和第二刷新信号的输出选择所述刷新地址，当所述第一和第二刷新信号都没有输出时，选择所述外部地址信号，并且将所选择的地址信号输出给所述存储芯。

3.根据权利要求1的半导体存储器，其中，

所述第一刷新操作的执行时间比所述第二刷新操作的执行时间短。

4.根据权利要求3的半导体存储器，其中，

所述第一刷新操作的执行时间是这样的时间，在该时间中，将通过所述第一刷新操作重写到所述存储单元的数据被放大到直到进行所述第二刷新操作都能够保持而不丢失的信号量。

5.根据权利要求1的半导体存储器，其中：

所述存储芯包含：分别与所述存储单元连接的多条字线；与所述存储单元连接的位线；和与所述位线连接的感测放大器；

所述第一和第二刷新操作包含：从响应于任意一条所述字线的选择而存取的存储单元将数据读到所述位线的读阶段；在将数据读到所述位线之后激励所述感测放大器、放大所述位线上数据并且将放大后的数据重写到被访问的存储单元的放大阶段；和取消对所述字线的选择并且将所述位线预充电到预定电压的预充电阶段；

所述第一和第二刷新操作的所述读阶段在时间上彼此一致；

所述第一和第二刷新操作的所述预充电阶段在时间上彼此一致；和

所述第一刷新操作的所述放大阶段占用的时间比所述第二刷新操作的所述放大阶段占用的时间短。

6.根据权利要求1的半导体存储器，其中，

当所述存取请求和所述刷新请求之间未出现冲突时，所述刷新控制电路屏蔽所述第一刷新信号的输出，并且单独输出所述第二刷新信号。

7.根据权利要求1的半导体存储器，其中，

所述第一和第二刷新操作的执行时间和两次所述存取操作的执行时间的总和小于提供所述存取请求的最小间隔或者外部存取循环时间的两倍。

8.根据权利要求1的半导体存储器，其中，

所述第二刷新操作的执行时间与所述存取操作的执行时间相同。

9.根据权利要求1的半导体存储器，其中，

所述第二刷新操作的执行时间比所述存取操作的执行时间短。

10.根据权利要求1的半导体存储器，包括：

外部测试探针，在测试模式接收测试刷新请求信号；和

测试控制电路，该测试控制电路响应于提供给所述外部测试探针的所述测试刷新请求信号产生第一测试刷新信号和第二测试刷新信号，并且接连地输出所产生的第一和第二测试刷新信号，作为所述第一和第二刷新信号。

11.根据权利要求10的半导体存储器，其中，

所述外部测试探针在测试模式接收具有脉冲波形的所述测试刷新请求信号；并且

所述测试控制电路根据所述测试刷新请求信号的脉冲宽度设置所述第一和第二刷新信号的产生间隔。

12.一种半导体存储器，包括：

存储芯，该存储芯具有多个存储单元、与所述存储单元连接的位线和与所述位线连接的感测放大器；

命令控制电路，该命令控制电路响应于通过命令端子提供的存取请求，输出用于存取所述存储单元的存取控制信号；

刷新定时器，以预定周期产生刷新请求；

刷新控制电路，该刷新控制电路根据所述存取请求和所述刷新请求的出现时序输出用于在第一时段激励所述感测放大器的第一刷新控制信号，并在与存取请求对应的存取操作结束后输出用于在第二时段激励所述感测放大器的第二刷新控制信号，所述第二时段比所述第一时段长；

操作控制电路，该操作控制电路响应于所述存取控制信号使所述存储芯进行存取操作，并且响应于所述第一和第二刷新控制信号使所述存储芯进行第一和第二刷新操作；和

检测电路，在测试模式操作，当检测到所述第一刷新控制信号时，该检测电路输出检测信号，

其中在执行所述第一刷新操作之后，将数据保持在所述存储单元中以执行所述第二刷新操作。

13.根据权利要求12的半导体存储器，包括：

外部端子，该外部端子将所述检测信号输出到所述半导体存储器的外部。

14.根据权利要求13的半导体存储器，包括：

作为所述外部端子的数据端子；

三态输出缓冲器，向所述数据端子输出从所述存储单元读出的数据；和

输出屏蔽电路，在测试模式控制所述三态输出缓冲器，从而响应于所述检测信号禁止所述读出的数据输出到所述数据端子，并且将所述数据端子设置到高阻抗状态。

15.根据权利要求12的半导体存储器，包括：

刷新选择电路，在测试模式，该刷新选择电路屏蔽从所述刷新定时器输出的所述刷新请求，并取代所述刷新请求，将通过外部测试探针提供的测试刷新请求输出到所述刷新控制电路。

16.根据权利要求12的半导体存储器，其中

所述刷新定时器在测试模式中接收刷新调整信号，所述刷新调整信号用于改变所述刷新请求的产生周期。

17.根据权利要求12的半导体存储器，其中：

所述刷新控制电路具有判优器，当在所述存取请求和所述刷新请求之间出现冲突时，该判优器确定在与所述存取请求对应的存取操作和与所述刷新请求对应的刷新操作之间的优先权；并且

当所述存取请求具有优于所述刷新请求的优先权时，所述判优器输出所述存取控制信号并且接着输出所述第二刷新控制信号，和

当所述刷新请求具有优于所述存取请求的优先权时，所述判优器接连地输出所述第一刷新控制信号、所述存取控制信号和所述第二刷新控制信号。

18.根据权利要求17的半导体存储器，其中

所述第一刷新操作的执行时间是这样的时间，在该时间中，将通过所述第一刷新操作重写到所述存储单元的数据被放大到直到进行所述第二刷新操作都能够保持而不丢失的信号量。

19.一种半导体存储器，包括：

具有多个存储单元的存储芯；

外部端子，接收用于访问所述存储单元的存取请求；

刷新定时器，以预定周期产生刷新请求；和

芯控制电路，当在所述存取请求和所述刷新请求之间出现冲突时，所述芯控制电路根据提供所述存取请求的定时，将与所述刷新请求对应的刷新操作的结束时间设置到第一时间和第二时间之间，

其中所述第一时间根据行控制信号来确定并且所述第二时间通过延迟所述第一时间来产生，并且

其中所述刷新操作对应于短刷新操作，所述短刷新操作的操作时间小于正常刷新操作的操作时间并且大于如下时间，该时间使得在短刷新操作之后进行存取操作时保持存储单元中的数据不损失。

20.根据权利要求19的半导体存储器，其中，

所述芯控制电路根据所述存取请求的接收时间之间的差异来设置所述刷新操作的结束时间。

21.根据权利要求19的半导体存储器，包括

判优器，当在所述存取请求和所述刷新请求之间出现冲突时，所述判优器确定与所述存取请求对应的存取操作和与所述刷新请求对应的刷新操作之间的优先权，并且其中：

当所述存取请求具有优于所述刷新请求的优先权时，所述判优器向所述芯控制电路输出用于开始存取操作的存取控制信号，并且接着输出用于开始刷新操作的刷新控制信号，并且

当所述刷新请求具有优于所述存取请求的优先权时，所述判优器向所述芯控制电路输出所述刷新控制信号并且接着输出所述存取控制信号，并且

所述芯控制电路分别根据所述存取控制信号和所述刷新控制信号进行所述存取操作和所述刷新操作。

22.根据权利要求19的半导体存储器，其中：

所述存储芯具有分别与所述存储单元连接的多个字线；并且

所述刷新操作的结束时间对应于所述字线的停用时间。

23.根据权利要求22的半导体存储器，其中：

所述存储芯具有与所述存储单元连接的位线和与所述位线连接的感测放大器；并且

所述刷新操作的结束时间对应于所述感测放大器的停用时间。

24.根据权利要求19的半导体存储器，其中：

所述芯控制电路具有定时发生器，用于产生通报所述第一时间的第一时间信号和用于通报所述第二时间的第二时间信号；并且

所述芯控制电路根据提供所述存取请求的定时，相对于产生所述第一和第二时间信号的定时来设置所述结束时间。

25.根据权利要求19的半导体存储器，其中：

所述存储芯具有与所述存储单元连接的多个字线；

半导体存储器具有第一操作模式和第二操作模式，所述第一操作模式包括用于产生从所述刷新定时器输出的所述刷新请求的第一间隔，所述第二操作模式包括用于产生所述刷新请求的第二间隔，其中所述第一间隔比所述第二间隔长；

响应于所述刷新请求选择所述字线之一；

在第一操作模式，当响应于所述刷新请求进行第一或者第二短刷新操作时，试图在该第一或者第二刷新操作之后在所选的字线上进行正常刷新操作；并且

当所述存取请求具有优先权并且在下一个刷新请求出现之前不能在选择的字线上进行所述正常刷新操作时，进入所述第二操作模式。

26.根据权利要求25的半导体存储器，包括

刷新计数器，该刷新计数器响应于所述刷新请求进行计数操作，以便接连地选择所述字线，并且其中

当在第二操作模式中单独进行所述正常刷新操作并且所述刷新计数器走过一圈时，进入所述第一操作模式。

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