JPWO2004027780A1 - 半導体メモリ - Google Patents

半導体メモリ

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Abstract

所定の周期で生成されるリフレッシュ要求に応答してリフレッシュ信号が出力され、リフレッシュ動作が実行される。アクセス要求とリフレッシュ要求とが競合するときにリフレッシュ動作は終了する。このため、アクセス要求に対応するアクセス動作を早く開始でき、アクセス時間を短縮できる。リフレッシュ動作の終了時刻をアクセス要求の供給タイミングに応じて変化させることで、アクセス時間をさらに短縮できる。リフレッシュ動作の状態を外部に通知する試験回路を形成することで、リフレッシュ動作の動作マージンを短時間に評価できる。この結果、半導体メモリの開発期間を削減できる。

Description

本発明は、メモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要な半導体メモリに関する。特に、本発明は、外部からのリフレッシュコマンドを必要とせず、リフレッシュ動作を内部で自動的に実行する半導体メモリに関する。また、本発明は、上記半導体メモリの試験技術に関する。
近年、携帯電話等のモバイル機器では、サービス機能が高度になってきており、扱われるデータ量は、増加の一途をたどっている。これに伴い、モバイル機器に搭載されるワークメモリの大容量化が要求されている。
従来、モバイル機器のワークメモリとして、システムの構成が容易なＳＲＡＭが使用されていた。しかし、ＳＲＡＭは、１ビットのセルを構成する素子数がＤＲＡＭに比べて多いため、大容量化には不利である。このため、ＤＲＡＭのメモリセルを有し、メモリセルのリフレッシュ動作を内部で自動的に実行することで、ＳＲＡＭとして動作させる半導体メモリが開発されている。
この種の半導体メモリでは、１回のリフレッシュ動作を実行するためのリフレッシュ動作時間を、読み出しサイクル時間または書き込みサイクル時間に含めている。具体的には、リフレッシュ動作時間は、サイクル時間の前半に確保されている。実際の読み出し動作または書き込み動作は、サイクル時間の後半に実行される。このため、半導体メモリを搭載するシステム（ユーザ）は、半導体メモリのリフレッシュ動作を意識する必要がない。すなわち、ユーザは、この半導体メモリをＳＲＡＭとして使用できる。
また、この種の半導体メモリでは、サイクル時間を短くするために、リフレッシュ動作時間を読み出し動作時間より短くしている。具体的には、リフレッシュ動作時のワード線の選択時間は、読み出し動作時のワード線の選択時間より短い（例えば、特公平７−５８５８９号公報（２〜３ページ、第４図））。
上記公報に開示される半導体メモリでは、リフレッシュ要求が読み出し動作の直前に発生したときに、読み出し動作の前にリフレッシュ動作が実行される。リフレッシュ動作時間は、読み出し動作時間より短く設定されている。しかし、リフレッシュ動作時間は、メモリセルに所定の信号量のデータを再書き込みするために、読み出し動作時間より僅かしか短くできない。上述したように、実際の読み出し動作は、読み出しサイクル時間の後半に実行される。このため、アクセス時間を十分に短縮できない。
なお、上記公報の第４図は、読み出し動作（読み出しデータＤ）の前後にリフレッシュ動作ＲＦが実行されることを示したものではない。第４図は、リフレッシュ動作ＲＦをリフレッシュ要求の発生タイミングに合わせて、読み出し動作の前または後に実行する例を簡略化して表したものである（上記公報のコラム５の１行〜１０行）。
また、擬似ＳＲＡＭは、上述したようにリフレッシュ動作を外部から認識されることなく自動的に実行する。一方、リフレッシュ動作が正しく実行されないと、メモリセルに保持されているデータは、破壊されてしまう。このため、リフレッシュ動作が正しく実行されることを評価する必要がある。特に、外部から供給される読み出し動作または書き込み動作の要求と、チップ内部で発生すリフレッシュ動作の要求とが競合するときの回路動作は、詳細に評価する必要がある。
本発明の目的は、ＤＲＡＭの大容量とＳＲＡＭの使いやすさを兼ね備えた半導体メモリを提供することにある。
本発明の別の目的は、チップ内部で自動的にリフレッシュ動作を実行する半導体メモリにおいて、アクセス時間を短縮することにある。
本発明の別の目的は、チップ内部で自動的にリフレッシュ動作を実行する半導体メモリにおいて、リフレッシュ動作を確実に実行することにある。
本発明の別の目的は、リフレッシュ動作を確実に実行するために、チップの内部状態を評価することにある。
本発明の半導体メモリの一形態では、メモリコアは、複数のメモリセルを有している。コマンド制御回路は、コマンド端子を介して供給されるアクセス要求に応答してメモリセルをアクセスするためのアクセス信号を出力する。リフレッシュタイマは、メモリセルをリフレッシュするために、所定の周期でリフレッシュ要求を生成する。リフレッシュ制御回路は、リフレッシュ動作を開始するためにリフレッシュ要求に応答して第１リフレッシュ信号を出力する。アクセス要求とリフレッシュ要求とが競合するときに第１リフレッシュ信号の出力は停止される。このため、アクセス要求に対応するアクセス動作を早く開始できる。すなわち、アクセス時間を短縮できる。リフレッシュ制御回路は、アクセス要求に対応するアクセス動作後にリフレッシュ要求に応答する第２リフレッシュ信号を出力する。コア制御回路は、アクセス信号に応答してアクセス動作を実行し、第１および第２リフレッシュ信号に応答して第１および第２リフレッシュ動作をそれぞれ実行する。第１リフレッシュ動作の後に第２リフレッシュ動作が必ず実行されるため、第１リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後の第２リフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
本発明の半導体メモリの別の一形態では、外部アドレス入力回路は、アドレス端子を介して外部アドレス信号を受信する。リフレッシュカウンタは、メモリセルのうちリフレッシュするメモリセルを示すリフレッシュアドレス信号を生成する。スイッチ回路は、第１および第２リフレッシュ信号の出力に応答してリフレッシュアドレスを選択し、第１および第２リフレッシュ信号の未出力時に外部アドレス信号を選択し、選択したアドレス信号をメモリコアに出力する。第１および第２リフレッシュ信号によりスイッチ回路を動作させることで、アドレス信号の切り替え制御を容易にできる。このため、スイッチ回路を簡易に構成できる。
本発明の半導体メモリの別の一形態では、第１リフレッシュ動作の実行時間は、第２リフレッシュ動作の実行時間より短い。第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリの別の一形態では、第１リフレッシュ動作の実行時間は、第１リフレッシュ動作によりメモリセルに再書き込みされるデータを、第２リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間である。すなわち、第１リフレッシュ動作の実行時間は、最小限に設定されている。第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリの別の一形態では、メモリコアは、メモリセルにそれぞれ接続されている複数のワード線と、メモリセルに接続されているビット線と、ビット線に接続されているセンスアンプとを有している。第１および第２リフレッシュ動作は、読み出し工程、増幅工程、およびプリチャージ工程とで構成される。読み出し工程では、ワード線のいずれかの選択に応答してアクセスされるメモリセルからビット線にデータが読み出される。増幅工程では、ビット線にデータが読み出された後にセンスアンプが活性化され、ビット線上のデータを増幅される。増幅されたデータは、アクセスされているメモリセルに再書き込みされる。プリチャージ工程では、ワード線が非選択され、ビット線は所定の電圧にプリチャージされる。
第１および第２リフレッシュ動作における読み出し工程の時間は、互いに等しい。第１および第２リフレッシュ動作におけるプリチャージ工程の時間は、互いに等しい。第１リフレッシュ動作の増幅工程の時間は、第２リフレッシュ動作の増幅工程の時間より短い。増幅工程の時間のみを動作に応じて調整することで、第１リフレッシュ動作の実行時間を容易に最小限にできる。すなわち、コア制御回路等の回路を簡易に構成できる。
本発明の半導体メモリの別の一形態では、リフレッシュ制御回路は、アクセス要求とリフレッシュ要求とが競合しないときに、第１リフレッシュ信号の出力をマスクし、第２リフレッシュ信号のみ出力する。第１リフレッシュ動作を必要のあるときのみ実行することで、動作時の消費電力を削減できる。
本発明の半導体メモリの別の一形態では、第１および第２リフレッシュ動作の実行時間、および２回のアクセス動作の実行時間の和は、アクセス要求の最小供給間隔である外部アクセスサイクル時間の２回分より小さい。換言すれば、２回の外部アクセスサイクル時間の間に、第１および第２リフレッシュ動作と、２回のアクセス動作とを実行できる。本発明では、上述したように、第１リフレッシュ動作の実行時間が短いため、外部アクセスサイクルを従来より短縮できる。
本発明の半導体メモリの別の一形態では、第２リフレッシュ動作の実行時間は、アクセス動作の実行時間と同じである。このため、第２リフレッシュ動作およびアクセス動作を実行するための制御回路を共通化できる。この結果、コア制御回路等の回路規模を小さくできる。
本発明の半導体メモリの別の一形態では、第２リフレッシュ動作の実行時間は、アクセス動作の実行時間より短い。このため、第２リフレッシュ動作の実行後、次のアクセス動作を実行するまでにタイミングに余裕ができる。したがって、コア制御回路等の動作余裕を向上でき、これ等回路のタイミング設計が容易になる。
本発明の半導体メモリの別の一形態では、試験制御回路は、試験モード中に外部試験端子を介して供給される試験リフレッシュ要求信号から第１および第２リフレッシュ信号を生成する。このため、第１リフレッシュ動作後に実行される第２リフレッシュ動作を、所望のタイミングで開始できる。第２リフレッシュ動作は、第１リフレッシュ動作によりメモリセルに保持されるべきデータを、再度メモリセルに再書き込みする。したがって、第１リフレッシュ動作の動作マージンを容易に評価できる。
本発明の半導体メモリの別の一形態では、試験制御回路は、第１および第２リフレッシュ信号の生成間隔を、試験リフレッシュ要求信号のパルス幅に応じて設定する。このため、１つの外部試験端子により、第１および第２リフレッシュ信号の生成間隔を自在に設定できる。
本発明の半導体メモリの別の一形態では、メモリコアは、複数のメモリセル、メモリセルに接続されたビット線、およびビット線に接続されたセンスアンプを有している。コマンド制御回路は、コマンド端子を介して供給されるアクセス要求に応答してメモリセルをアクセスするためのアクセス制御信号を出力する。動作制御回路は、アクセス制御信号に応答してメモリコアにアクセス動作を実行させる。
リフレッシュタイマは、所定の周期で内部リフレッシュ要求を生成する。リフレッシュ制御回路は、アクセス要求および内部リフレッシュ要求の発生タイミングに応じて、第１リフレッシュ制御信号および第２リフレッシュ制御信号のいずれかを出力する。すなわち、リフレッシュ制御回路は、アクセス要求および内部リフレッシュ要求の発生タイミングに応じて、第１および第２リフレッシュ制御信号の出力を切り替える。センスアンプは、第１リフレッシュ制御信号により第１期間活性化され、第２リフレッシュ制御信号により第１期間より長い第２期間活性化される。動作制御回路は、第１および第２リフレッシュ制御信号に応答して、メモリコアに第１および第２リフレッシュ動作を実行させる。このように、半導体メモリは、自身が発生するリフレッシュ要求に応じて、外部に認識されることなく２種類のリフレッシュ動作を自動的に実行する。
検出回路は、試験モード中に動作し、第１リフレッシュ制御信号を検出したときに検出信号を出力する。このため、検出信号の出力により、リフレッシュ制御回路による第１および第２リフレッシュ制御信号の切り替えタイミングを検出できる。すなわち、半導体メモリが２種類のリフレッシュ動作機能を有するときにも、それぞれのリフレッシュ動作が実行されるタイミング条件を評価できる。また、例えば、第１リフレッシュ制御信号が連続して発生すると動作不良が起こる場合に、不良が発生するタイミングを、検出信号により確実に評価できる。
半導体メモリ内で自動的に実行される２種類のリフレッシュ動作を容易に検出できるため、これ等リフレッシュ動作に関連する半導体メモリの動作特性を、簡易な手法で正確に評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
本発明の半導体メモリの別の一形態では、検出回路により検出される検出信号は、外部端子を介して半導体メモリの外部に出力される。このため、例えば、半導体メモリのリフレッシュ特性を評価するための評価装置により検出信号を検出することで、リフレッシュ動作に関連する半導体メモリの動作特性を正確に評価できる。
本発明の半導体メモリの別の一形態では、トライステート出力バッファは、メモリセルからの読み出しデータをデータ端子に出力する。出力マスク回路は、試験モード中に、トライステート出力バッファを制御することで、検出信号に応答して読み出しデータのデータ端子への出力を禁止し、データ端子をハイインピーダンス状態に設定する。このため、半導体メモリに接続される評価装置は、データ端子のハイインピーダンス状態を測定することで検出信号を検出できる。例えば、評価装置としてＬＳＩテスタを使用し、アクセス時間の評価用プログラムを利用してパス／フェイル判定をすることで、容易に検出信号の発生を検出できる。すなわち、半導体メモリのリフレッシュ動作に関連する動作特性を容易に評価できる。また、データ端子を外部端子として使用することで、新たな端子を形成することが不要になり、チップサイズの増加を防止できる。
本発明の半導体メモリの別の一形態では、リフレッシュ選択回路は、試験モード中に、外部試験端子を介して供給される試験リフレッシュ要求を内部リフレッシュ要求の代わりにリフレッシュ制御回路に出力する。このとき、リフレッシュタイマから出力される内部リフレッシュ要求はマスクされる。このため、所望のタイミングを有するリフレッシュ要求を、半導体メモリの外部から供給できる。リフレッシュ要求およびアクセス要求を、一つの評価装置から供給できるため、アクセス要求とリフレッシュ要求のずれ（時間差）を高い精度で制御できる。この結果、半導体メモリのリフレッシュ動作に関連する動作特性を詳細に評価できる。
本発明の半導体メモリの別の一形態では、リフレッシュタイマは、試験モード中に、リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号を受ける。このため、通常の動作時に動作する回路を用いて、半導体メモリチップの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、半導体メモリの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
本発明の半導体メモリの別の一形態では、リフレッシュ制御回路内の裁定回路は、アクセス要求と内部リフレッシュ要求とが競合するときに、アクセス要求に応答するアクセス動作およびリフレッシュ要求に応答するリフレッシュ動作の優先順を決める。裁定回路は、アクセス要求を内部リフレッシュ要求より優先させるときに、アクセス制御信号を出力した後に、第２リフレッシュ制御信号を出力する。また、裁定回路は、内部リフレッシュ要求をアクセス要求より優先させるときに、第１リフレッシュ制御信号、アクセス制御信号、および第２リフレッシュ制御信号を順次出力する。
第１リフレッシュ制御信号に応答するリフレッシュ動作は、短期間で終了する。このため、内部リフレッシュ要求がアクセス要求より優先される場合にもアクセス要求に対応するアクセス動作を早く開始できる。すなわち、アクセス時間を短縮できる。第１リフレッシュ制御信号に応答するリフレッシュ動作（第１リフレッシュ動作）後に、第２リフレッシュ制御信号に応答するリフレッシュ動作が必ず実行されるため、第１リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後のリフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
本発明の半導体メモリの別の一形態では、第１リフレッシュ動作の実行時間は、第１リフレッシュ動作によりメモリセルに再書き込みされるデータを、第２リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間である。すなわち、第１リフレッシュ動作の実行時間は、最小限に設定されている。第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリの別の一形態では、メモリコアは、複数のメモリセルを有している。外部端子は、メモリセルをアクセスするためのアクセス要求を受信する。リフレッシュタイマは、所定の周期でリフレッシュ要求を生成する。コア制御回路は、アクセス要求とリフレッシュ要求とが競合し、かつリフレッシュ要求が優先されるときに、リフレッシュ要求に応答するリフレッシュ動作の終了時刻を、アクセス要求の供給タイミングに応じて、第１時刻と第１時刻より遅い第２時刻との間に設定する。例えば、コア制御回路は、アクセス要求の受信時刻とリフレッシュ要求の発生時刻との差が小さいときに、終了時刻を早く設定する。また、コア制御回路は、アクセス要求の受信時刻とリフレッシュ要求の発生時刻との差が大きいときに、終了時刻を遅く設定する。リフレッシュ動作の終了時刻は、固定でなく、アクセス要求の供給タイミングに応じて可変である。このため、リフレッシュ要求とアクセス要求が競合したときに、リフレッシュ動作後のアクセス動作をさらに早く開始できる。すなわち、アクセス時間をさらに短縮できる。
リフレッシュ動作の終了時刻が、アクセス要求の供給タイミングに応じて変化するため、アクセス要求がリフレッシュ要求に対して徐々にずれても、アクセス時間は変化しない。このため、リフレッシュ要求とアクセス要求の時間差によりアクセス時間がばらつくことが防止できる。アクセス時間がばらつかないため、アクセス時間の最大値（ワースト値）を小さくできる。
本発明の半導体メモリの別の一形態では、裁定回路は、アクセス要求と内部リフレッシュ要求とが競合するときに、アクセス要求に応答するアクセス動作およびリフレッシュ要求に応答するリフレッシュ動作の優先順を決める。裁定回路は、アクセス要求をリフレッシュ要求より優先させるときに、コア制御回路に、アクセス動作を開始するためのアクセス制御信号を出力した後にリフレッシュ動作を開始するためのリフレッシュ制御信号を出力する。また、裁定回路は、リフレッシュ要求をアクセス要求より優先させるときに、コア制御回路に、リフレッシュ制御信号を出力した後にアクセス制御信号を出力する。コア制御回路は、アクセス制御信号およびリフレッシュ制御信号に応じてアクセス動作およびリフレッシュ動作をそれぞれ実行する。このため、アクセス要求とリフレッシュ要求とが競合するときにも、アクセス動作およびリフレッシュ動作を確実に実行できる。
本発明の半導体メモリの別の一形態では、メモリコアは、メモリセルにそれぞれ接続された複数のワード線を有している。リフレッシュ動作の終了時刻は、ワード線の非活性化時刻に対応する。すなわち、コア制御回路は、アクセス要求の供給タイミングに応じてワード線を非活性化することで、リフレッシュ動作を終了する。
本発明の半導体メモリの別の一形態では、メモリコアは、メモリセルに接続されたビット線とビット線に接続されたセンスアンプを有している。リフレッシュ動作の終了時刻は、センスアンプの非活性化時刻に対応する。すなわち、コア制御回路は、アクセス要求の供給タイミングに応じてワード線を非活性化するとともに、センスアンプを非活性化することで、リフレッシュ動作を終了する。
本発明の半導体メモリの別の一形態では、コア制御回路は、第１時刻を通知する第１時刻信号、第２時刻を通知する第２時刻信号を生成するタイミング生成回路を有している。コア制御回路は、終了時刻を、第１および第２時刻信号の生成タイミングに対するアクセス要求の供給タイミングに応じて設定する。このため、簡易な論理回路により、アクセス要求の供給タイミングに応じてリフレッシュ動作を終了できる。
本発明の半導体メモリの別の一形態では、アクセス要求が第１時刻より前に供給されるときに、終了時刻が第１時刻に設定され、第１ショートリフレッシュ動作が実行される。アクセス要求が第１時刻から第２時刻の間に供給されるときに、終了時刻がアクセス要求の供給時刻に設定され、第２ショートリフレッシュ動作が実行される。アクセス要求が第２時刻後に供給されるときに、終了時刻が第２時刻に設定され、通常リフレッシュ動作が実行される。
リフレッシュ動作の終了は、常に第１時刻以後になる。最低限のリフレッシュ動作期間を確保することで（第１ショートリフレッシュ動作）、リフレッシュ動作によりメモリセル内のデータが破壊することを防止できる。また、リフレッシュ動作の終了は、常に第２時刻以前になる。アクセス要求が供給されないときにも、リフレッシュ動作を常に第２時刻で終了することで、メモリコアの無駄な動作を防止できる。この結果、無駄なコア動作電流の消費を防ぐことができる。さらに、リフレッシュ動作の終了を、第１時刻から第２時刻の間に設定することで、アクセス要求の供給タイミングに同期してリフレッシュ動作を完了できる。このとき、アクセス時間を悪化させることなく再書き込みできる最大限の電荷が、メモリセルに書き込まれるため、第１ショートリフレッシュ動作の場合に比べてデータ保持特性に余裕を持たせることができる。
本発明の半導体メモリの別の一形態では、メモリコアは、メモリセルに接続された複数のワード線を有している。半導体メモリは、リフレッシュタイマが出力するリフレッシュ要求の生成間隔の長い第１動作モードと、リフレッシュ要求の生成間隔の短い第２動作モードとを有している。リフレッシュ要求に対応して、ワード線の一つが選択される。
半導体メモリは、第１動作モード中に、リフレッシュ要求に対応して第１または第２ショートリフレッシュ動作が実行されるとき、この第１または第２ショートリフレッシュ動作後に、選択されたワード線に対して通常リフレッシュ動作を試みる。半導体メモリは、次のリフレッシュ要求が発生するまでに、アクセス要求が優先され、選択されたワード線に対する通常リフレッシュ動作が実行できないときに、第２動作モードに移行する。第２動作モードへの移行の判断を、所定の期間待つことで、アクセス要求の供給頻度が一時的に高くなったのか、継続して高いのかを確実に判断できる。このため、アクセス頻度に応じた最適な動作モードに移行できる。この結果、第２動作モードに移行している期間を最小限にでき、リフレッシュ動作による消費電力を必要最小限にできる。すなわち、半導体メモリの消費電力を削減できる。
本発明の半導体メモリの別の一形態では、リフレッシュカウンタは、ワード線を順次選択するために、リフレッシュ要求に応答してカウント動作する。半導体メモリは、第２動作モード中に、通常リフレッシュ動作のみが実行されてリフレッシュカウンタが１周したときに、第１動作モードに移行する。アクセス要求の頻度が所定の期間下がったときに、第１動作モードに移行することで、リフレッシュ要求の頻度が下がるため、消費電力を削減できる。
図１は、本発明の半導体メモリの第１の実施形態を示すブロック図である。
図２は、図１に示したリフレッシュ制御回路の詳細を示すブロック図である。
図３は、図１に示したコア制御回路の要部の詳細を示す回路図である。
図４は、図１に示したリフレッシュアドレス入力回路、外部アドレス入力回路、およびスイッチ回路の詳細を示す回路図である。
図５は、第１の実施形態におけるメモリセルアレイの基本動作を示すタイミング図である。
図６は、第１の実施形態の動作例を示すタイミング図である。
図７は、第１の実施形態の別の動作例を示すタイミング図である。
図８は、第１の実施形態の別の動作例を示すタイミング図である。
図９は、本発明の半導体メモリの第２の実施形態を示すブロック図である。
図１０は、図９に示したコア制御回路の要部の詳細を示す回路図である。
図１１は、第２の実施形態の動作例を示すタイミング図である。
図１２は、第２の実施形態の別の動作例を示すタイミンダ図である。
図１３は、本発明の半導体メモリの第３の実施形態を示すブロック図である。
図１４は、図１３に示したリフレッシュ制御回路の詳細を示すブロック図である。
図１５は、図１３に示したコア制御回路の詳細を示す回路図である。
図１６は、第３の実施形態の動作例を示すタイミング図である。
図１７は、第３の実施形態の別の動作例を示すタイミング図である。
図１８は、本発明の半導体メモリの第４の実施形態を示すブロック図である。
図１９は、図１８に示したリリフレッシュ判定回路の詳細を示す回路図である。
図２０は、図１８に示したデータ出力回路の詳細を示す回路図である。
図２１は、第４の実施形態におけるメモリセルアレイの基本動作を示すタイミング図である。
図２２は、第４の実施形態における通常動作モードでの動作例を示すタイミング図である。
図２３は、第４の実施形態における通常動作モードでの別の動作例を示すタイミング図である。
図２４は、第４の実施形態における通常動作モードでの別の動作例を示すタイミング図である。
図２５は、第４の実施形態における第１試験モードでの動作例を示すタイミング図である。
図２６は、第４の実施形態における第２試験モードでの動作例を示すタイミング図である。
図２７は、第４の実施形態における第２試験モードでの動作例を示すタイミング図である。
図２８は、本発明の半導体メモリの第５の実施形態を示すブロック図である。
図２９は、本発明の半導体メモリの第６の実施形態を示すブロック図である。
図３０は、第６の実施形態における試験モード中の動作例を示すタイミング図である。
図３１は、本発明の半導体メモリの第７の実施形態を示すブロック図である。
図３２は、図３１に示したコア制御回路１５８の要部の詳細を示す回路図である。
図３３は、コア制御回路１５８内に形成される先着判定回路１６０を示すブロック図である。
図３４は、第７の実施形態の動作例を示すタイミング図である。
図３５は、第７の実施形態の別の動作例を示すタイミング図である。
図３６は、第７の実施形態の別の動作例を示すタイミング図である。
図３７は、アクセス要求とリフレッシュ要求との競合時におけるアクセス時間を示す特性図である。
図３８は、第７の実施形態における第１動作モードから第２動作モードへの移行を示すタイミング図である。
図３９は、第７の実施形態における第２動作モードから第１動作モードへの移行を示すタイミング図である。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。図の二重丸は、外部端子を示している。先頭に”／”の付いている信号および末尾に”Ｘ”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
擬似ＳＲＡＭは、コマンド制御回路１０、リフレッシュタイマ１２、リフレッシュ制御回路１４、リフレッシュカウンタ１６、リフレッシュアドレス入力回路１８、外部アドレス入力回路２０、スイッチ回路２２、データ入出力回路２４、コア制御回路２６、およびメモリコア２８を有している。
コマンド制御回路１０は、コマンド端子を介して外部からコマンド信号（チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ）を受け、受けたコマンドを解読し、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺ（アクセス信号）および読み書き制御信号ＲＷＺ、ＲＷＩＺ（アクセス信号）を出力する。読み出し制御信号ＲＤＺおよび書き込み制御信号ＷＲＺ（高レベル）は、読み出しコマンドおよび書き込みコマンドがそれぞれ供給されたときに出力される。読み書き制御信号ＲＷＺ、ＲＷＩＺ（高レベル）は、読み出しコマンドおよび書き込みコマンドが供給されたときに出力される。読み書き制御信号ＲＷＩＺは、読み書き制御信号ＲＷＺよりも早く出力される。
リフレッシュタイマ１２は、リフレッシュ要求信号ＲＥＦＩ０Ｚ（リフレッシュコマンド）を所定の周期で出力する。リフレッシュ要求信号ＲＥＦＩ０Ｚは、メモリセルＭＣに保持されたデータを失うことなく、メモリセルＭＣを順次リフレッシュできる周期で生成される。例えば、全てのメモリセルＭＣが、６４ｍｓ以内に１回リフレッシュされるように、リフレッシュ要求信号ＲＥＦＩ０Ｚの生成周期が設定されている。具体的には、リフレッシュ要求毎に順次選択される２０４８本のワード線ＷＬが配線されている場合、リフレッシュ要求信号ＲＥＦＩ０Ｚは、３１μｓ毎に生成される。
リフレッシュ制御回路１４は、読み書き制御信号ＲＷＺ、ＲＷＩＺおよびリフレッシュ要求信号ＲＥＦＩ０Ｚに応じて、リフレッシュ信号ＲＥＦＳＺ（第１リフレッシュ信号）およびリフレッシュ信号ＲＥＦＺ（第２リフレッシュ信号）を出力する。リフレッシュカウンタ１６は、リフレッシュ信号ＲＥＦＺの立ち上がりエッジから一定期間後にカウント動作し、リフレッシュアドレス信号ＲＡＺを順次出力する。
リフレッシュアドレス入力回路１８は、リフレッシュアドレス信号ＲＡＺをリフレッシュアドレス信号ＲＥＦＡＤとして出力する。外部アドレス入力回路２０は、アドレス端子を介してアドレス信号ＡＤＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。なお、擬似ＳＲＡＨは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
スイッチ回路２２は、リフレッシュ信号ＲＥＦＺまたはＲＥＦＳＺが高レベルのときに、リフレッシュアドレス信号ＲＥＦＡＤを内部ロウアドレス信号ＩＲＡＤとして出力し、リフレッシュ信号ＲＥＦＺおよびＲＥＦＳＺがともに低レベルのときに、ロウアドレス信号ＲＡＤをロウアドレス信号ＩＲＡＤとして出力する。
データ入出力回路２４は、読み出しデータをコモンデータバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力し、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをコモンデータバスＣＤＢに出力する。データ端子ＤＱのビット数は、例えば１６ビットである。
コア制御回路２６は、第１および第２タイミング制御回路３０、３２、およびＯＲ回路３４を有している。
第１タイミング制御回路３０は、読み書き制御信号ＲＷＺおよびリフレッシュ信号ＲＥＦＺに同期して第１ワードタイミング信号ＴＷＸ１を出力する。第２タイミング制御回路３２は、リフレッシュ信号ＲＥＦＳＺに同期して第２ワードタイミング信号ＴＷＸ２を出力する。ＯＲ回路３４は、第１または第２ワードタイミング信号ＴＷＸ１、ＴＷＸ２をワードタイミング信号ＴＷＺとして出力する。
なお、コア制御回路２６は、図示しないセンスアンプ制御回路およびプリチャージ制御回路を有している。センスアンプ制御回路は、読み書き制御信号ＲＷＺおよびリフレッシュ信号ＲＥＦＺ、ＲＥＦＳＺのいずれかを受けたとき、後述するセンスアンプ部ＳＡのセンスアンプを活性化するためのセンスアンプ活性化信号ＬＥＺを出力する。プリチャージ制御回路は、ビット線ＢＬ、／ＢＬが使用されないときに、ビット線リセット信号ＢＲＳを出力する。
メモリコア２８は、メモリセルアレイＡＲＹ、ワードデコーダ部ＷＤＥＣ、センスアンプ部ＳＡ、コラムデコーダ部ＣＤＥＣ、センスバッファ部ＳＢおよびライトアンプ部ＷＡを有している。メモリセルアレイＡＲＹは、複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬ、／ＢＬとを有している。各メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。メモリセルアレイＡＲＹは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線リセット信号ＢＲＳに応答してビット線ＢＬ、／ＢＬを所定の電圧にプリチャージするプリチャージ動作を実行する。
ワードデコーダ部ＷＤＥＣは、高レベルのワード線制御信号ＴＷＺを受けたとき、内部ロウアドレス信号ＩＲＡＤに応じてワード線ＷＬのいずれかを選択し、選択したワード線ＷＬを高レベルに変化させる。コラムデコーダ部ＣＤＥＣはコラムアドレス信号ＣＡＤに応じて、ビット線ＢＬ、／ＢＬとデータバスＤＢとをそれぞれ接続するコラムスイッチをオンさせるコラム線信号を出力する。
センスアンプ部ＳＡは、複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号ＬＥＺに応答して動作し、ビット線ＢＬ、／ＢＬ上のデータの信号量を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスＤＢに伝達され、書き込み動作時にビット線を介してメモリセルＭＣに書き込まれる。
センスバッファ部ＳＢは、データバスＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプ部ＷＡは、コモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。
図２は、図１に示したリフレッシュ制御回路１４の詳細を示している。
リフレッシュ制御回路１４は、リフレッシュ要求信号ＲＥＦＩ０Ｚおよび読み書き制御信号ＲＷＩＺを受け、リフレッシュ要求信号ＲＥＦＩＺを出力する裁定回路ＡＲＢ、リフレッシュ信号ＲＥＦＺを生成する第１リフレッシュ生成回路３６、およびリフレッシュ信号ＲＥＦＳＺを生成する第２リフレッシュ生成回路３８を有している。
裁定回路ＡＲＢは、リフレッシュ要求信号ＲＥＦＩ０Ｚを読み書き制御信号ＲＷＩＺに対して所定時間遅れて受信したときに、リフレッシュ要求信号ＲＥＦＩ０Ｚを一時保持し、読み書き制御信号ＲＷＩＺの出力後にリフレッシュ要求信号ＲＥＦＩ０Ｚをリフレッシュ要求信号ＲＥＦＩＺとして出力する。
第１リフレッシュ生成回路３６は、読み書き制御信号ＲＷＺ、ＲＷＩＺがともに低レベルのときに、高レベルのリフレッシュ要求信号ＲＥＦＩＺに応答して高レベルのリフレッシュ信号ＲＥＦＺを出力する。第２リフレッシュ生成回路３８は、読み書き制御信号ＲＷＩＺが高レベルのときに、高レベルのリフレッシュ要求信号ＲＥＦＩＺに応答して高レベルのリフレッシュ信号ＲＥＦＳＺを出力する。
図３は、図１に示したコア制御回路２６の要部の詳細を示している。
第１タイミング制御回路３０は、読み書き制御信号ＲＷＺまたはリフレッシュ信号ＲＥＦＺの立ち上がりエッジに同期して、所定のパルス幅を有する第１ワードタイミング信号ＴＷＸ１（低レベルのパルス）を出力する。第２タイミング制御回路３２は、リフレッシュ信号ＲＥＦＳＺの立ち上がりエッジに同期して所定のパルス幅を有する第２ワードタイミング信号ＴＷＸ２（低レベルのパルス）を出力する。ＯＲ回路３４は、上述したように、第１または第２ワードタイミング信号ＴＷＸ１、ＴＷＸ２をワードタイミング信号ＴＷＺとして出力する。
図４は、図１に示したリフレッシュアドレス入力回路１８、外部アドレス入力回路２０、およびスイッチ回路２２の詳細を示している。なお、図４に示した回路は、１ビットのアドレス信号に対応する回路である。実際には、アドレス信号のビット数に対応する数の回路が存在する。
リフレッシュアドレス入力回路１８は、奇数段のインバータで構成されている。リフレッシュアドレス入力回路１８は、リフレッシュアドレス信号ＲＡＺを反転し、リフレッシュアドレス信号ＲＥＦＡＤとして出力する。外部アドレス入力回路２０は、奇数段のインバータで構成されている２つのバッファ回路を有している。バッファ回路は、アドレス信号ＡＤＤをロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとしてそれぞれ出力する。
スイッチ回路２２は、リフレッシュ信号ＲＥＦＺまたはＲＥＦＳＺが高レベルのときに、リフレッシュアドレス信号ＲＥＦＡＤの反転論理を内部ロウアドレス信号ＩＲＡＤとして出力し、リフレッシュ信号ＲＥＦＺまたはＲＥＦＳＺが低レベルのときに、ロウアドレス信号ＲＡＤの反転論理をロウアドレス信号ＩＲＡＤとして出力する。
図５は、第１の実施形態におけるメモリセルアレイＡＲＹの基本動作を示している。
この実施形態では、メモリセルアレイＡＲＹは、２つの基本タイミングＡ、Ｂのいずれかに従って動作する。基本タイミングＡ、Ｂのいずれも、読み出し工程ＲＰ、増幅工程ＡＰ、およびプリチャージ工程ＰＰから構成される。読み出し工程ＲＰは、ワード線ＷＬの活性化（選択）に応答して選択されるメモリセルＭＣからビット線ＢＬ（または／ＢＬ）にデータを読み出す期間である。
増幅工程ＡＰは、ビット線ＢＬ（または／ＢＬ）にデータが読み出された後に、センスアンプ活性化信号ＬＥＺに応答してセンスアンプが活性化されてビット線ＢＬ、／ＢＬの電圧差（データ）が増幅され、増幅されたビット線ＢＬ、／ＢＬの電圧がデータを読み出したメモリセルＭＣに再書き込みされる期間である。プリチャージ工程ＰＰは、ワード線ＷＬを非活性化（非選択）し、ビット線ＢＬ、／ＢＬを所定の電圧にプリチャージする期間である。
書き込み動作ＷＲ、読み出し動作ＲＤおよび通常のリフレッシュ動作ＲＥＦ（第２リフレッシュ動作）は、基本タイミングＡを使用して実行される。すなわち、通常のリフレッシュ動作ＲＥＦの実行時間は、書き込み動作ＷＲおよび読み出し動作ＲＤの実行時間と同じである。ワード線ＷＬは、基本時間Ｔの７倍（７Ｔ）の期間活性化される。このときのサイクル時間ｔＲＣは、期間８Ｔになる。書き込み動作ＷＲでは、メモリセルＭＣから読み出され、ビット線ＢＬ、／ＢＬ上で増幅されたデータを、書き込みデータで反転する必要がある。このため、書き込み動作ＷＲのサイクル時間ｔＲＣが最も長くなる。読み出し動作ＲＤでは、ユーザの使い勝手を考慮して、書き込み動作ＷＲと同じ基本タイミングが使用される。
通常のリフレッシュ動作ＲＥＦでは、ビット線ＢＬ、／ＢＬをデータバスＤＢに接続する必要がなく、ビット線ＢＬ、／ＢＬ上でデータを反転する必要もない。このため、ワード線ＷＬの活性化期間を期間６Ｔにしても、メモリセルＭＣに保持されていたデータを再びメモリセルＭＣにフル書き込みできる（図５の基本タイミングＣに示した短縮リフレッシュ動作ＲＥＦｒ）。しかし、この実施形態では、コア制御回路２６を簡易に構成するために、通常のリフレッシュ動作ＲＥＦでは、書き込み動作ＷＲと同じ基本タイミングが使用される。リフレッシュ動作ＲＥＦは、リフレッシュ信号ＲＥＦＺが出力されたときに実行される。
リフレッシュ動作ＲＥＦにより、データがメモリセルＭＣにフル書き込みされることで、各メモリセルＭＣのデータ保持時間（ポーズ時間）は、６４ｍｓ以上になる。
なお、基本タイミングＣを使用するリフレッシュ動作ＲＥＦｒのサイクル時間ｔＲＣｒは、従来技術で説明したリフレッシュ動作のサイクル時間と同じであり、期間７Ｔである。
ショートリフレッシュ動作ＲＥＦｆ（第１リフレッシュ動作）は、基本タイミングＢを使用して実行される。ここで、ショートリフレッシュ動作ＲＥＦｆは、アクセス要求（読み出しコマンドまたは書き込みコマンド）とリフレッシュ要求とが競合したときに、リフレッシュ動作を最小限の期間実行するために使用される。ショートリフレッシュ動作ＲＥＦｆの後にすぐアクセス動作（読み出し動作ＲＤまたは書き込み動作ＷＲ）を実行することで、アクセス時間が短縮できる。ショートリフレッシュ動作ＲＥＦｆでは、ワード線ＷＬの活性化期間は、期間３Ｔに設定される。ショートリフレッシュ動作ＲＥＦｆのサイクル時間ｔＲＣｆは、期間４Ｔである。
ショートリフレッシュ動作ＲＥＦｆでは、センスアンプの活性化期間（ＬＥＺ信号の高レベル期間）が短いため、ビット線ＢＬ、／ＢＬの電圧差は、十分に増幅されない。メモリセルＭＣに再書き込みされるデータの信号量（リストアレベル）が小さいため、ショートリフレッシュ動作ＲＥＦｆの後、例えば２００ｎｓ以内に再度基本タイミングＡを使用して通常のリフレッシュ動作ＲＥＦをする必要がある。換言すれば、２００ｎｓ以内に通常のリフレッシュ動作ＲＥＦが実行できるのであれば、ショートリフレッシュ動作ＲＥＦｆをとりあえず実行することでメモリセルＭＣのデータが失われることが防止できる。このように、ショートリフレッシュ動作ＲＥＦｆの実行時間（データの増幅と再書き込み時間）は、ショートリフレッシュ動作ＲＥＦｆの実行後、通常のリフレッシュ動作ＲＥＦを実行するまでの期間に、メモリセルＭＣ内のデータを失うことなく保持できる時間である。
基本タイミンダＡ、Ｂのサイクル時間の差は、センスアンプの活性化時間に対応する増幅工程ＡＰの時間差によって生じる。読み出し工程ＲＰおよびプリチャージ工程ＰＰの時間は、それぞれ基本タイミングＡ、Ｂとも同じである。
図６は、第１の実施形態における擬似ＳＲＡＭの動作を示している。
この例では、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドとリフレッシュ要求信号ＲＥＦＩ０Ｚとが、ほぼ同時に発生する。
まず、図１に示したコマンド制御回路１０は、低レベルのチップイネーブル信号／ＣＥおよび図示しない低レベルのアウトプットイネーブル信号／ＯＥ、高レベルのライトイネーブル信号／ＷＥを受け、読み出しコマンド（読み出しアクセス要求）が供給されたことを検出する（図６（ａ））。コマンド制御回路１０は、読み出しコマンドに応答して、読み書き制御信号ＲＷＩＺおよび読み書き制御信号ＲＷＺを出力する（図６（ｂ、ｃ））。読み書き制御信号ＲＷＺは、読み書き制御信号ＲＷＩＺが低レベルに変化する前に出力される。
図２に示したリフレッシュタイマ１２は、読み出しコマンドの供給とほぼ同時にリフレッシュ要求信号ＲＥＦＩ０Ｚを出力する。リフレッシュ制御回路１４の裁定回路ＡＲＢは、リフレッシュ要求信号ＲＥＦＩ０Ｚに応答してリフレッシュ要求信号ＲＥＦＩＺを出力する（図６（ｄ））。
読み書き制御信号ＲＷＩＺの高レベル期間にリフレッシュ要求信号ＲＥＦＩＺが生成されるため、リフレッシュ制御回路１４の第２リフレッシュ生成回路３８は、高レベルのリフレッシュ信号ＲＥＦＳＺを出力する（図６（ｅ））。図４に示したスイッチ回路２２は、高レベルのリフレッシュ信号ＲＥＦＳＺに応答して、リフレッシュアドレス信号ＲＡＺ（ＲＡ１）をロウアドレス信号ＩＲＡＤとして出力する（図６（ｆ））。
図３に示した第２タイミング制御回路３２は、リフレッシュ信号ＲＥＦＳＺに同期して第２ワードタイミンダ信号ＴＷＸ２を出力する（図６（ｇ））。第２ワードタイミング信号ＴＷＸ２の出力により、ワードタイミング信号ＴＷＺが出力され（図６（ｈ））、図５に示したショートリフレッシュ動作ＲＥＦｆ（第１リフレッシュ動作）が実行される。
次に、第２リフレッシュ生成回路３８は、読み書き制御信号ＲＷＩＺの低レベルへの変化に応答して、リフレッシュ信号ＲＥＦＳＺの出力を停止する（図６（ｉ））。スイッチ回路２２は、低レベルのリフレッシュ信号ＲＥＦＳＺに応答して、１回目の読み出しコマンドに対応する外部アドレス信号ＡＤＤ（ＡＤ１）をロウアドレス信号ＩＲＡＤとして出力する（図６（ｊ））。
図３に示した第１タイミング制御回路３０は、読み書き制御信号ＲＷＺの立ち上がりエッジに同期して第１ワードタイミング信号ＴＷＸ１を出力する（図６（ｋ））。第１ワードタイミング信号ＴＷＸ１の出力により、ワードタイミング信号ＴＷＺが出力され（図６（ｌ））、図５に示した読み出し動作ＲＤが実行される。なお、ワードタイミング信号ＴＷＺの出力間隔は、ビット線ＢＬ、／ＢＬのプリチャージ動作が正しく実行されるように、プリチャージ動作時間ｔＲＰに設定されている。読み出し動作ＲＤによりビット線ＢＬ、／ＢＬ上で増幅された読み出しデータＤ０は、コモンデータバスＣＤＢを介してデータ端子ＤＱに出力される（図６（ｍ））。
読み出し要求と競合するリフレッシュ要求に対応してショートリフレッシュ動作ＲＥＦｆを実行することで、チップイネーブル信号／ＣＥの立ち下がりエッジからデータ端子ＤＱにデータが出力されるまでのチップイネーブルアクセス時間ｔＣＥは、従来に比べて時間Ｔ１だけ短縮される。
次に、図２に示したリフレッシュ制御回路１４の第１リフレッシュ生成回路３６は、読み書き制御信号ＲＷＺ、ＲＷＩＺの低レベルを検出して、リフレッシュ信号ＲＥＦＺを出力する（図６（ｎ））。図１に示したリフレッシュカウンタ１６は、リフレッシュ信号ＲＥＦＺの立ち上がりエッジから所定時間後に、カウントアップし、リフレッシュアドレス信号ＲＡＺを”１”増加する（図６（ｏ））。スイッチ回路２２は、高レベルのリフレッシュ信号ＲＥＦＺに応答して、ショートリフレッシュ動作ＲＥＦｆの実行時と同じリフレッシュアドレス信号ＲＡＺ（ＲＡ１）をロウアドレス信号ＩＲＡＤとして出力する（図６（ｐ））。
第１タイミング制御回路３０は、リフレッシュ信号ＲＥＦＺに同期して第１ワードタイミング信号ＴＷＸ１を出力する（図６（ｑ））。第１ワードタイミング信号ＴＷＸ２の出力により、ワードタイミング信号ＴＷＺが出力され（図６（ｒ））、図５に示した通常のリフレッシュ動作ＲＥＦ（第２リフレッシュ動作）が実行される。
なお、アドレスＡＤ１に対応する読み出し動作ＲＤは、従来に比べ早く実行される。このため、通常リフレッシュ動作ＲＥＦも従来に比べ早く実行される。
次に、低レベルのチップイネーブル信号／ＣＥおよび図示しない低レベルのアウトプットイネーブル信号／ＯＥ、高レベルのライトイネーブル信号／ＷＥが再び供給される（図６（ｓ））。コマンド制御回路１０は、読み出しコマンドに応答して、読み書き制御信号ＲＷＩＺおよび読み書き制御信号ＲＷＺを出力する（図６（ｔ、ｕ））。
スイッチ回路２２は、リフレッシュ信号ＲＥＦＳＺの立ち下がりエッジに同期して、２回目の読み出しコマンドに対応する外部アドレス信号ＡＤＤ（ＡＤ２）をロウアドレス信号ＩＲＡＤとして出力する（図６（ｖ））。第１タイミング制御回路３０は、読み書き制御信号ＲＷＺの立ち上がりエッジに同期して第１ワードタイミング信号ＴＷＸ１を出力する（図６（ｗ））。
第１ワードタイミング信号ＴＷＸ１の出力により、ワードタイミング信号ＴＷＺが出力され（図６（ｘ））、図５に示した読み出し動作ＲＤが実行される。読み出し動作ＲＤによりビット線ＢＬ、／ＢＬ上で増幅された読み出しデータＤ０は、コモンデータバスＣＤＢを介してデータ端子ＤＱに出力される（図６（ｙ））。
ショートリフレッシュ動作ＲＥＦｆの影響により、読み出し動作ＲＤおよび通常リフレッシュ動作ＲＥＦは、従来より早く実行される。この結果、アドレスＡＤ２に対応する読み出し動作ＲＤも早く実行され、チップイネーブルアクセス時間ｔＣＥは、上述と同様に従来に比べて時間Ｔ１だけ短縮される。
なお、この擬似ＳＲＡＭは、図６に示したように、ショートリフレッシュ動作ＲＥＦｆおよび通常のリフレッシュ動作ＲＥＦの実行時間、および２回の読み出し動作ＲＤの実行時間の和が、アクセス要求の最小供給間隔である外部アクセスサイクル時間ｔＥＲＣの２回分より小さくなるように設計されている。このため、２回の外部アクセスサイクル時間ｔＥＲＣの間に、ショートリフレッシュ動作ＲＥＦｆおよび通常のリフレッシュ動作ＲＥＦと、２回の読み出し動作ＲＤとを実行できる。本発明では、上述したように、ショートリフレッシュ動作ＲＥＦｆの実行時間が短いため、外部アクセスサイクルｔＥＲＣを従来より短縮できる。
図７は、第１の実施形態における擬似ＳＲＡＭの別の動作を示している。図６と同じ動作については、詳細な説明を省略する。
この例では、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドの供給後に、リフレッシュ要求信号ＲＥＦＩ０Ｚが発生する。
図２に示したリフレッシュ制御回路１４の裁定回路ＡＲＢは、リフレッシュ要求信号ＲＥＦＩ０Ｚを一時保持し、読み書き制御信号ＲＷＩＺの出力後にリフレッシュ要求信号ＲＥＦＩ０Ｚをリフレッシュ要求信号ＲＥＦＩＺとして出力する（図７（ａ））。裁定回路ＡＲＢにより、リフレッシュ要求信号ＲＥＦＩＺの出力を遅らせることで、第２リフレッシュ生成回路３８からリフレッシュ信号ＲＥＦＳＺが出力されることが防止される。リフレッシュ信号ＲＥＦＳＺが出力されないため、読み出し動作ＲＤ前のショートリフレッシュ動作ＲＥＦｆは、実行されない。このように、アクセス要求とリフレッシュ要求とが競合しないときに、リフレッシュ信号ＲＥＦＳＺの出力をマスクすることで、ショートリフレッシュ動作ＲＥＦｆを必要のあるときのみ実行できる。この結果、動作時の消費電力を削減できる。
この後、図６と同様に、第１ワードタイミング信号ＴＷＸ１が、読み書き制御信号ＲＷＺの立ち上がりエッジに同期して出力され（図７（ｂ））、ワードタイミング信号ＴＷＺが出力され（図７（ｃ））、読み出し動作ＲＤが実行される。読み出し動作ＲＤ以降のタイミングは、図６と同じである。読み出し動作ＲＤ時のチップイネーブルアクセス時間ｔＣＥは、図６と同様に、従来に比べて時間Ｔ１だけ短縮される。
図８は、第１の実施形態における擬似ＳＲＡＭの別の動作を示している。図６と同じ動作については、詳細な説明を省略する。
この例では、読み出し動作ＲＤおよび書き込み動作ＷＲが連続して実行され、読み出しコマンドとリフレッシュ要求信号ＲＥＦＩ０Ｚとが、ほぼ同時に発生する。図８に示したタイミングは、図６のアドレスＡＤ２に対応する読み出し動作ＲＤが書き込み動作ＷＲに代わったことを除き、図６と同じである。すなわち、読み出し動作ＲＤと書き込み動作ＷＲが繰り返し実行される場合においても、図６と同様に、サイクル時間を短縮できる。
以上、本実施形態では、アクセス要求とリフレッシュ要求とが競合するときにリフレッシュ信号ＲＥＦＳＺの出力を停止し、ショートリフレッシュ動作ＲＥＦｆを中断する。このため、アクセス要求に対応するアクセス動作を早く開始できる。すなわち、アクセス時間を短縮できる。
ショートリフレッシュ動作ＲＥＦｆの後に通常のリフレッシュ動作ＲＥＦが必ず実行されるため、ショートリフレッシュ動作ＲＥＦｆによるメモリセルＭＣへの再書き込みが十分でなくても、その後のリフレッシュ動作ＲＥＦで十分な信号量のデータがメモリセルＭＣに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルＭＣのデータを確実に保持できる。特に、本実施形態では、ショートリフレッシュ動作ＲＥＦｆの実行時間を最小限にしているため、アクセス動作をより早く開始できる。
外部アドレス信号ＡＤＤ（ＲＡＤ）およびリフレッシュアドレス信号ＲＥＦＡＤをリフレッシュ信号ＲＥＦＳＺ、ＲＥＦＺにより切替えるため、スイッチ回路２２を簡易に構成できる。
ショートリフレッシュ動作ＲＥＦｆおよび通常のリフレッシュ動作ＲＥＦの実行時間は、増幅工程ＡＰの時間の変更のみで調整される。このため、ショートリフレッシュ動作ＲＥＦｆの実行時間を容易に所望の時間に調整できる。また、リフレッシュ動作ＲＥＦｆ、ＲＥＦの実行時間を増幅工程ＡＰのみで調整することで、メモリコア２８の動作制御が容易になり、コア制御回路２６の回路を簡易に構成できる。
アクセス要求とリフレッシュ要求とが競合しないときに、ショートリフレッシュ動作ＲＥＦｆを実行しないことで、動作時の消費電力を削減できる。
読み出し動作ＲＤおよび書き込み動作ＷＲの前に実行されるショートリフレッシュ動作ＲＥＦｆの実行時間が最小限に設定されているため、外部アクセスサイクル時間ｔＥＲＣを従来より短縮できる。
通常のリフレッシュ動作ＲＥＦの実行時間と、読み出し動作ＲＤおよび書き込み動作ＷＲの実行時間とが同じであるため、これ等動作を実行するための制御回路を共通化できる。具体的には、第１タイミング制御回路３０を共有できるため、擬似ＳＲＡＭの回路規模を小さくできる。
図９は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のコア制御回路２６の代わりにコア制御回路２６Ａが形成されている。その他の構成は、第１の実施形態と同じである。コア制御回路２６Ａは、第１および第２タイミング制御回路３０Ａ、３２Ａ、およびＯＲ回路３４Ａを有している。
第１タイミング制御回路３０Ａは、読み書き制御信号ＲＷＺに同期して第１ワードタイミング信号ＴＷＸ１を出力する。第２タイミング制御回路３２Ａは、リフレッシュ信号ＲＥＦＺ、ＲＥＦＳＺに同期して第３ワードタイミング信号ＴＷＸ３および第２ワードタイミング信号ＴＷＸ２をそれぞれ出力する。ＯＲ回路３４Ａは、第１または第２、第３ワードタイミング信号ＴＷＸ１、ＴＷＸ２、ＴＷＸ３をワードタイミング信号ＴＷＺとして出力する。
なお、コア制御回路２６Ａは、第１の実施形態と同様に、センスアンプ活性化信号ＬＥＺを出力するセンスアンプ制御回路およびビット線リセット信号ＢＲＳを出力するプリチャージ制御回路を有している。
図１０は、図９に示したコア制御回路２６Ａの要部の詳細を示している。
第１タイミング制御回路３０Ａは、読み書き制御信号ＲＷＺの立ち上がりエッジに同期して、所定のパルス幅を有する第１ワードタイミング信号ＴＷＸ１（低レベルのパルス）を出力する。第２タイミング制御回路３２Ａは、リフレッシュ信号ＲＥＦＺの立ち上がりエッジに同期して所定のパルス幅を有する第３ワードタイミング信号ＴＷＸ３（低レベルのパルス）を出力する。また、第２タイミング制御回路３２Ａは、リフレッシュ信号ＲＥＦＳＺの立ち上がりエッジに同期して所定のパルス幅を有する第２ワードタイミング信号ＴＷＸ２（低レベルのパルス）を出力する。タイミング信号ＴＷＸ１−３のパルス幅は、ＮＡＮＤゲートに接続されているインバータ列の段数に応じて設定される。すなわち、この実施形態では、読み出し動作ＲＤ・書き込み動作ＷＲ、通常のリフレッシュ動作ＲＥＦ、およびショートリフレッシュ動作ＲＥＦｆの順に、ワード線ＷＬの選択期間が短くなる。ＯＲ回路３４Ａは、タイミング信号ＴＷＸ１、ＴＷＸ２、ＴＷＸ３をワードタイミング信号ＴＷＺとして出力する。
図１１は、第２の実施形態における擬似ＳＲＡＭの動作を示している。第１の実施形態（図６）と同じ動作については、詳細な説明を省略する。
この例では、第１の実施形態の図６と同様に、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドとリフレッシュ要求信号ＲＥＦＩ０Ｚとが、ほぼ同時に発生する。ショートリフレッシュ動作ＲＥＦｆおよび１回目、２回目の読み出し動作ＲＤのタイミングは、第１の実施形態と同じである。
１回目の読み出し動作ＲＤの後、リフレッシュ制御回路１４の第１リフレッシュ生成回路３６（図２）は、読み書き制御信号ＲＷＺ、ＲＷＩＺの低レベルを検出して、リフレッシュ信号ＲＥＦＳＺを出力する（図１１（ａ））。スイッチ回路２２は、高レベルのリフレッシュ信号ＲＥＦＺに応答して、ショートリフレッシュ動作ＲＥＦｆの実行時と同じリフレッシュアドレス信号ＲＡＺ（ＲＡ１）をロウアドレス信号ＩＲＡＤとして出力する（図１１（ｂ））。
図１０に示した第２タイミング制御回路３２Ａは、リフレッシュ信号ＲＥＦＺに同期して第３ワードタイミング信号ＴＷＸ３を出力する（図１１（ｃ））。第３ワードタイミング信号ＴＷＸ３のパルス幅は、第１ワードタイミング信号ＴＷＸ１より短く、そのタイミンダは、図５に示した基本タイミングＣに対応している。第３ワードタイミング信号ＴＷＸ３の出力により、ワードタイミング信号ＴＷＺが出力され（図１１（ｄ））、基本タイミングＣに対応する短縮リフレッシュ動作ＲＥＦｒが実行される。
短縮リフレッシュ動作ＲＥＦｒは、第１の実施形態のサイクル時間ｔＲＣより短いサイクル時間ｔＲＣｒで実行される。このため、短縮リフレッシュ動作ＲＥＦｒの完了から２回目の読み出し動作ＲＤの開始までの期間に余裕時間ｔＭＲＧが生じる。余裕時間ｔＭＲＧにより、コア制御回路２６Ａ等の擬似ＳＲＡＭの内部回路の動作余裕を向上できる。換言すれば、擬似ＳＲＡＭのタイミング設計が容易になる。
図１２は、第２の実施形態における擬似ＳＲＡＭの別の動作を示している。上述した図６、図７および図１１と同じ動作については、詳細な説明を省略する。
この例では、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドの供給後に、リフレッシュ要求信号ＲＥＦＩ０Ｚが発生する。読み出し動作ＲＤの間に、短縮リフレッシュ動作ＲＥＦｒが実行されることを除き、第１の実施形態（図７）と同じである。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、通常のリフレッシュ動作ＲＥＦの実行時間は、読み出し動作ＲＤおよび書き込み動作ＷＲの実行時間より短い。このため、通常のリフレッシュ動作ＲＥＦの実行後、次のアクセス動作ＲＤ、ＷＲを実行するまでにタイミング余裕ができる。したがって、コア制御回路２６Ａ等の動作余裕を向上でき、これ等回路のタイミング設計が容易になる。
図１３は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のリフレッシュ制御部１４、スイッチ回路２２およびコア制御回路２６の代わりにリフレッシュ制御部１４Ｂ、スイッチ回路２２Ｂおよびコア制御回路２６Ｂが形成されている。その他の構成は、第１の実施形態と同じである。
リフレッシュ制御部１４Ｂは、読み書き制御信号ＲＷＩＺおよびリフレッシュ要求信号ＲＥＦＩ０Ｚに応じて、リフレッシュ信号ＲＥＦＺ（高レベル）を出力する。スイッチ回路２２Ｂは、リフレッシュ信号ＲＥＦＺが高レベルのときに、リフレッシュアドレス信号ＲＥＦＡＤを内部ロウアドレス信号ＩＲＡＤとして出力し、リフレッシュ信号ＲＥＦＺが低レベルのときに、ロウアドレス信号ＲＡＤをロウアドレス信号ＩＲＡＤとして出力する。後述するように、リフレッシュ信号ＲＥＦＺは、通常リフレッシュ動作ＲＥＦ時だけでなく、ショートリフレッシュ動作ＲＥＦｆにも出力される。
コア制御回路２６Ｂは、第１および第２タイミング制御回路３０Ｂ、３２Ｂ、およびＯＲ回路３４を有している。第１タイミング制御回路３０Ｂは、読み書き制御信号ＲＷＺに同期して第１ワードタイミング信号ＴＷＸ１を出力する。第２タイミング制御回路３２Ｂは、リフレッシュ信号ＲＥＦＺに同期して第２ワードタイミング信号ＴＷＸ２を出力する。ＯＲ回路３４は、第１または第２ワードタイミング信号ＴＷＸ１、ＴＷＸ２をワードタイミシグ信号ＴＷＺとして出力する。
図１４は、図１３に示したリフレッシュ制御回路１４Ｂの詳細を示している。
リフレッシュ制御回路１４Ｂは、リフレッシュ信号ＲＥＦＺ、ＲＥＦＩＸを生成するリフレッシュ生成回路４０と、第１の実施形態と同じ裁定回路ＡＲＢとを有している。
リフレッシュ生成回路４０は、リフレッシュ要求信号ＲＥＦＩＺが高レベルのときに、読み書き制御信号ＲＷＩＺの立ち上がりエッジから第１所定時間後にリフレッシュ信号ＲＥＦＺを低レベルに変化させ、読み書き制御信号ＲＷＩＺの立ち下がりエッジから第２所定時間後にリフレッシュ信号ＲＥＦＺを高レベルに変化させる。第１所定時間は、第２所定時間より短い。第１および第２所定時間は、遅延回路ＤＬＹ１により設定される。遅延回路ＤＬＹ１は、例えば、偶数個のインバータを直列に接続して構成されている。
また、リフレッシュ生成回路４０は、リフレッシュ信号ＲＥＦＺのパルス幅（高レベルのパルス）が所定時間以上のとき、リフレッシュカウント信号ＲＥＦＣＺを出力する。リフレッシュカウント信号ＲＥＦＣＺは、リフレッシュタイマ１２にフィードバックされる。
図１５は、図１３に示したコア制御回路２６Ｂの要部の詳細を示している。
第１タイミング制御回路３０Ｂは、読み書き制御信号ＲＷＺの立ち上がりエッジに同期して、所定のパルス幅を有する第１ワードタイミング信号ＴＷＸ１（低レベルのパルス）を出力する。第２タイミング制御回路３２Ａは、リフレッシュ信号ＲＥＦＺの立ち上がりエッジに同期して所定のパルス幅を有する第２ワードタイミング信号ＴＷＸ２（低レベルのパルス）を出力する。
タイミング信号ＴＷＸ１、ＴＷＸ２のパルス幅は、ＮＡＮＤゲートに接続されているインバータ列の段数に応じて設定される。但し、リフレッシュ信号ＲＥＦＺが読み書き制御信号ＲＷＩＺの立ち上がりエッジに同期して低レベルに変化したとき（ショートリフレッシュ動作ＲＥＦｆ時）、タイミング信号ＴＷＸ２のパルス幅は、リフレッシュ信号ＲＥＦＺのパルス幅と同じになる。ＯＲ回路３４は、タイミング信号ＴＷＸ１、ＴＷＸ２をワードタイミング信号ＴＷＺとして出力する。
この実施形態では、第１の実施形態と同様に、ワード線ＷＬの選択期間は、読み出し動作ＲＤ・書き込み動作ＷＲ、および通常のリフレッシュ動作ＲＥＦで同じになり、ショートリフレッシュ動作ＲＥＦｆ時に短くなる。
図１６は、第３の実施形態における擬似ＳＲＡＭの動作を示している。第１の実施形態（図６）と同じ動作については、詳細な説明を省略する。
この例では、第１の実施形態の図６と同様に、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドとリフレッシュ要求信号ＲＥＦＩ０Ｚとが、ほぼ同時に発生する。ショートリフレッシュ動作ＲＥＦｆおよび１回目、２回目の読み出し動作ＲＤのタイミングは、第１の実施形態と同じであり、回路動作のみが相違している。
まず、図１４に示したリフレッシュ制御回路１４Ｂのリフレッシュ生成回路４０は、リフレッシュ要求信号ＲＥＦＩＺの立ち上がりエッジに同期してリフレッシュ信号ＲＥＦＺを高レベルに変化させる（図１６（ａ））。スイッチ回路２２Ｂは、高レベルのリフレッシュ信号ＲＥＦＺに応答して、リフレッシュアドレス信号ＲＡＺ（ＲＡ１）をロウアドレス信号ＩＲＡＤとして出力する（図１６（ｂ））。第２タイミング制御回路３２Ｂは、リフレッシュ信号ＲＥＦＺに同期して第２ワードタイミング信号ＴＷＸ２を出力する（図１６（ｃ））。
読み出しコマンドの供給に応答して、読み書き制御信号ＲＷＩＺが高レベルに変化する（図１６（ｄ））。リフレッシュ生成回路４０は、読み書き制御信号ＲＷＩＺの立ち上がりエッジから第１所定時間後に、リフレッシュ信号ＲＥＦＺを低レベルに変化させる（図１６（ｅ））。第２タイミング制御回路３２Ｂは、リフレッシュ信号ＲＥＦＺの低レベルへの変化に応答して第２ワードタイミング信号ＴＷＸ２を高レベルに変化させる（図１６（ｆ））。すなわち、ショートリフレッシュ動作ＲＥＦｆに対応するパルス幅を有する第２ワードタイミング信号ＴＷＸ２が生成される。
ＯＲ回路３４は、第２ワードタイミング信号ＴＷＸ２の論理レベルを反転し、ワードタイミング信号ＴＷＺとして出力する（図１６（ｇ））。そして、ショートリフレッシュ動作ＲＥＦｆが実行される。スイッチ回路２２Ｂは、リフレッシュ信号ＲＥＦＺの低レベルへの変化に応答して、１回目の読み出しコマンドに対応する外部アドレス信号ＡＤＤ（ＡＤ１）をロウアドレス信号ＩＲＡＤとして出力する（図１６（ｈ））。
この後、第１の実施形態（図６）と同様に、１回目の読み出し動作ＲＤが実行される。
次に、リフレッシュ生成回路４０は、１回目の読み出しコマンドに応答して生成された読み書き制御信号ＲＷＩＺの立ち下がりエッジから第２所定時間後に、リフレッシュ信号ＲＥＦＺを高レベルに変化させる（図１６（ｉ））。そして、第１の実施形態（図６）と同様に、通常のリフレッシュ動作ＲＥＦが開始される（図１６（ｊ））。
リフレッシュ生成回路４０は、リフレッシュ信号ＲＥＦＺの高レベル期間が所定期間を超えたことに応答して、リフレッシュカウント信号ＲＥＦＣＺを高レベルに変化させる（図１６（ｋ））。リフレッシュカウント信号ＲＥＦＣＺは、リフレッシュタイマ１２にフィードバックされる。
リフレッシュ生成回路４０は、リフレッシュ要求信号ＲＥＦＩ０Ｚ（ＲＥＦＩＺ）の低レベルへの変化に応答して、リフレッシュ要求信号ＲＥＦＩＸを高レベルに変化させる（図１６（ｌ））。リフレッシュカウンタ１６は、リフレッシュ要求信号ＲＥＦＩＸの立ち上がりエッジから所定時間後に、カウントアップし、リフレッシュアドレス信号ＲＡＺを”１”増加する（図１６（ｍ））。
リフレッシュ生成回路４０は、２回目の読み出しコマンドに応答して生成される読み書き制御信号ＲＷＩＺの立ち上がりエッジから第１所定時間後に、リフレッシュ信号ＲＥＦＺを低レベルに変化させる（図１６（ｎ））。そして、通常のリフレッシュ動作ＲＥＦが完了する。スイッチ回路２２Ｂは、リフレッシュ信号ＲＥＦＺの低レベルへの変化に応答して、２回目の読み出しコマンドに対応する外部アドレス信号ＡＤＤ（ＡＤ２）をロウアドレス信号ＩＲＡＤとして出力する（図１６（ｏ））。
この後、第１の実施形態（図６）と同様に、２回目の読み出し動作ＲＤが実行される。
図１７は、第３の実施形態における擬似ＳＲＡＭの別の動作を示している。上述した図６および図７と同じ動作については、詳細な説明を省略する。
この例では、第１の実施形態（図７）と同様に、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドの供給後に、リフレッシュ要求信号ＲＥＦＩ０Ｚが発生する。このため、ショートリフレッシュ動作ＲＥＦｆは、実行されない。また、リフレッシュ要求信号ＲＥＦＩ０Ｚの発生が遅いため、リフレッシュ要求信号ＲＥＦＩＸの立ち上がりエッジが遅れる（図１７（ａ））。このため、リフレッシュカウンタ１６は、２回目の読み出し動作ＲＤ後にカウントアップされる（図１７（ｂ））。その他の動作は、上述した図１６と同じである。
第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１８は、本発明の半導体メモリの第４の実施形態を示している。図中の二重の四角は、試験パッドを示している。試験パッドは、出荷する製品の外部端子（リードフレーム等）には接続されない。試験パッドは、例えば、プローブ試験においてプローバに接続され、試験パターンを受信する。この半導体メモリは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
擬似ＳＲＡＭは、アクセスタイミング生成回路１１０、コマンドデコーダ１１２、リフレッシュ選択回路１１４、リフレッシュタイマ１１６、リフレッシュカウンタ１１８、アドレス入力回路１２０、スイッチ回路１２２、データ出力回路１２４、データ入力回路１２６、裁定回路１２８、リフレッシュ判定回路１３０、ロウ動作制御回路１３２、コア制御回路１３４、およびメモリコア１３６を有している。
アクセスタイミング生成回路１１０は、コマンド端子ＣＭＤを介して外部からコマンド信号ＣＭＤ（チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ等）を受け、読み出し動作または書き込み動作を実行するためのアクセスタイミング信号ＡＴＤＰＺ等を出力する。
コマンドデコーダ１１２は、コマンド信号ＣＭＤを解読し、読み出し動作を実行するための読み出し制御信号ＲＤＺまたは書き込み動作を実行するための書き込み制御信号ＷＲＺを出力する。
リフレッシュ選択回路１１４は、通常動作モード中に、リフレッシュタイマ１１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺをリフレッシュタイミング信号ＳＲＴＰＺとして出力する。リフレッシュ選択回路１１４は、試験モード中に、外部試験端子ＳＲＣを介して擬似ＳＲＡＭの外部から供給される試験リフレッシュ要求信号ＥＲＥＦＺをリフレッシュタイミング信号ＳＲＴＰＺとして出力する。すなわち、試験モード中、リフレッシュタイマ１１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺはマスクされ、内部リフレッシュ要求信号ＩＲＥＦＺの代わりに試験リフレッシュ要求信号ＥＲＥＦＺが、リフレッシュタイミング信号ＳＲＴＰＺとして出力される。
なお、擬似ＳＲＡＭは、通常動作では使用しない組み合わせの複数のコマンド信号ＣＭＤを受信することで、通常動作モードから試験モード（第１試験モードまたは第２試験モード）に移行する。擬似ＳＲＡＭの状態は、コマンド信号ＣＭＤの論理値に応じて、第１試験モードまたは第２試験モードに設定される。擬似ＳＲＡＭは、第１試験モード中、試験信号ＴＥＳ１Ｚを高レベルに保持し、第２試験モード中、試験信号ＴＥＳ２Ｚを高レベルに保持する。
リフレッシュタイマ１１６は、内部リフレッシュ要求信号ＩＲＥＦＺを所定の周期で出力する。内部リフレッシュ要求信号ＩＲＥＦＺは、メモリセルＭＣに保持されたデータを失うことなく、メモリセルＭＣを順次リフレッシュできる周期で生成される。例えば、全てのメモリセルＭＣが、３００ｍｓ以内に１回リフレッシュされるように、内部リフレッシュ要求信号ＩＲＥＦＺの生成周期が設定されている。より詳細には、リフレッシュ要求毎に順次選択される８ｋ本のワード線ＷＬが配線されている場合、内部リフレッシュ要求信号ＩＲＥＦＺは、３６〜３７μｓ毎に生成される。リフレッシュタイマ１１６は、例えば、発振周期が１μｓのリングオシレータと、リングオシレータの出力から内部リフレッシュ要求信号ＩＲＥＦＺを生成するための分周回路とで構成されている。
リフレッシュカウンタ１１８は、内部リフレッシュ要求信号ＩＲＥＦＺに応答してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤを順次生成する。
アドレス入力回路１２０は、アドレス端子ＡＤＤを介してアドレス信号ＡＤＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。なお、擬似ＳＲＡＭは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
スイッチ回路１２２は、リフレッシュ動作が実行されるときにリフレッシュアドレス信号ＲＥＦＡＤを内部ロウアドレス信号ＩＲＡＤとして出力し、読み出し動作または書き込み動作が実行されるときに、ロウアドレス信号ＲＡＤを内部ロウアドレス信号ＩＲＡＤとして出力する。
データ出力回路１２４は、メモリセルＭＣからの読み出しデータをコモンデータバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱ（ＤＱ０−７）に出力する。また、データ出力回路１２２は、試験モード中に、リフレッシュ判定回路１２８から出力されるショートリフレッシュ検出信号ＲＥＦＳＳＺ（検出信号）を受けたときに、データ端子ＤＱ０−７をハイインピーダンス状態に設定する。
データ入力回路１２６は、書き込みデータをデータ端子ＤＱ（ＤＱ０−７）を介して受信し、受信したデータをコモンデータバスＣＤＢに出力する。
裁定回路１２８は、アクセスタイミング信号ＡＴＤＰＺ（アクセス要求）とリフレッシュタイミング信号ＳＲＴＰＺ（リフレッシュ要求）の遷移エッジを比較することで、これ等要求の競合を判断し、アクセス動作およびリフレッシュ動作のいずれを優先させるかを決める。裁定回路１２８は、アクセス動作が優先される場合、リフレッシュタイミング信号ＳＲＴＰＺを一時保持し、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺに応答して読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺを出力する。この後、裁定回路１２８は、コアサイクル状態信号ＩＣＳＸの非活性化（高レベルへの変化）によりアクセス動作の完了を検出し、保持しているリフレッシュタイミンダ信号ＳＲＴＰＺに応じてリフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦ１Ｚ（第２リフレッシュ制御信号）を出力する。リフレッシュ状態信号ＲＥＦ１Ｚは、リフレッシュ動作が実行中であることを示す信号である。
また、裁定回路１２８は、リフレッシュ動作が優先される場合、アクセスタイミング信号ＡＴＤＰＺを一時保持し、リフレッシュタイミング信号ＳＲＴＰＺに応答してリフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦ１Ｚ（第１リフレッシュ制御信号）を出力する。この後、裁定回路１２８は、コアサイクル状態信号ＩＣＳＸの非活性化（高レベルへの変化）によりリフレッシュ動作の完了を検出し、保持しているアクセスタイミング信号ＡＴＤＰＺに応じて、読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺを出力する。
なお、リフレッシュ判定回路１３０からショートリフレッシュ信号ＲＥＦＳ２Ｚが出力される場合、裁定回路１２８は、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦ１Ｚを出力し、リフレッシュ動作が実行された後もリフレッシュタイミング信号ＳＲＴＰＺを一時保持する。そして、コアサイクル状態信号ＩＣＳＸの非活性化によりアクセス動作の完了を検出した後、再び、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦ１Ｚ（第２リフレッシュ制御信号）を出力し、リフレッシュ動作を実行する。すなわち、ショートリフレッシュ信号ＲＥＦＳ２Ｚが出力されるとき、１回のリフレッシュ要求に応答して２回のリフレッシュ動作が実行される。
ショートリフレッシュ信号ＲＥＦＳ２Ｚが出力される場合、裁定回路１２８は、１回目のリフレッシュ動作に対応するリフレッシュ状態信号ＲＥＦ１Ｚ（第１リフレッシュ制御信号）を、通常のリフレッシュ動作に比べ短い期間（後述する第１期間に対応）出力する。裁定回路１２８は、２回目のリフレッシュ動作に対応するリフレッシュ状態信号ＲＥＦ１Ｚ（第２リフレッシュ制御信号）を、通常のリフレッシュ動作と同じ期間（後述する第２期間に対応）出力する。
リフレッシュ判定回路１３０は、アクセスタイミンダ信号ＡＴＤＰＺとリフレッシュ状態信号ＲＥＦ１Ｚとの遷移エッジの間隔が、所定期間より短いとき、ショートリフレッシュ信号ＲＥＦＳ２Ｚを出力する。また、リフレッシュ判定回路１３０は、第１試験モード中（ＴＥＳ１Ｚ＝高レベル）に、ショートリフレッシュ信号ＲＥＦＳ２Ｚをショートリフレッシュ検出信号ＲＥＦＳＳＺ（検出信号）として出力する。リフレッシュ判定回路３０は、第２試験モード中（ＴＥＳ２Ｚ＝高レベル）に、ショートリフレッシュ信号ＲＥＦＳ２Ｚが２回連続して出力されたときに、ショートリフレッシュ検出信号号ＲＥＦＳＳＺを出力する。
アクセスタイミング生成回路１１０、コマンドデコーダ１１２、および裁定回路１２８は、コマンド端子ＣＭＤを介して供給されるアクセス要求信号（読み出しコマンドまたは書き込みコマンド）に応答して、後述するメモリセルＭＣをアクセスするためのアクセス制御信号（読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺ）を出力するコマンド制御回路として動作する。
裁定回路１２８およびリフレッシュ判定回路１３０は、アクセス要求および内部リフレッシュ要求の発生タイミングに応じて、センスアンプを第１期間活性化するための第１リフレッシュ制御信号（ＲＥＦ１Ｚ）、またはセンスアンプを第１期間より長い第２期間活性化するための第２リフレッシュ制御信号（ＲＥＦ１Ｚ）を出力するリフレッシュ制御回路として動作する。
ロウ動作制御回路１３２は、読み出しタイミング信号ＲＤＰＺ、書き込みタイミング信号ＷＲＰＺ、またはリフレッシュタイミング信号ＳＲＴＰＺを受けたときに、メモリコア１３６を動作させる基本タイミング信号であるロウ制御信号ＲＡＳＺを出力する。また、メモリコア１３６の動作中に、コアサイクル状態信号ＩＣＳＸを低レベルに保持する。なお、ロウ動作制御回路１３２は、ショートリフレッシュ信号ＲＥＦＳ２Ｚを受けることなくリフレッシュタイミング信号ＳＲＴＰＺを受けるときに、通常のリフレッシュ動作（第２リフレッシュ動作）を実行し、ショートリフレッシュ信号ＲＥＦＳ２Ｚとともにリフレッシュタイミング信号ＳＲＴＰＺを受けるときに、通常のリフレッシュ動作より短いショートリフレッシュ動作（第１リフレッシュ動作）を実行する。
コア制御回路１３４は、図示しないワード線制御回路、センスアンプ制御回路およびプリチャージ制御回路を有している。ワード線制御回路は、後述するワード線ＷＬを選択するワード線制御信号ＴＷＺを、ロウ制御信号ＲＡＳＺに応答して出力する。センスアンプ制御回路は、後述するセンスアンプ部ＳＡのセンスアンプを活性化するためのセンスアンプ活性化信号ＬＥＺを、ロウ制御信号ＲＡＳＺに応答して出力する。プリチャージ制御回路は、ビット線ＢＬ、／ＢＬが使用されないときに、ビット線リセット信号ＢＲＳを出力する。
ロウ動作制御回路１３２およびコア制御回路１３４は、読み出しタイミング信号ＲＤＰＺ（アクセス制御信号）または書き込みタイミング信号ＷＲＰＺ（アクセス制御信号）に応答してメモリコア１３６にアクセス動作を実行させ、第１および第２リフレッシュ制御信号ＲＥＦ１Ｚに応答して、メモリコア１３６に第１および第２リフレッシュ動作を実行させる動作制御回路として動作する。
メモリコア１３６は、メモリセルアレイＡＲＹ、ワードデコーダ部ＷＤＥＣ、センスアンプ部ＳＡ、コラムデコーダ部ＣＤＥＣ、センスバッファ部ＳＢ、およびライトアンプ部ＷＡを有している。メモリセルアレイＡＲＹは、複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬ、／ＢＬ（相補のビット線）とを有している。各メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。メモリセルアレイＡＲＹは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線リセット信号ＢＲＳに応答してビット線ＢＬ、／ＢＬを所定の電圧にプリチャージするプリチャージ動作を実行する。
ワードデコーダ部ＷＤＥＣは、高レベルのワード線制御信号ＴＷＺを受けたとき、内部ロウアドレス信号ＩＲＡＤに応じてワード線ＷＬのいずれかを選択し、選択したワード線ＷＬを高レベルに変化させる。コラムデコーダ部ＣＤＥＣはコラムアドレス信号ＣＡＤに応じて、ビット線ＢＬ、／ＢＬとデータバスＤＢとをそれぞれ接続するコラムスイッチをオンさせるコラム線信号を出力する。
センスアンプ部ＳＡは、複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号ＬＥＺに応答して動作し、ビット線ＢＬ、／ＢＬ上のデータの信号量を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスＤＢに伝達され、書き込み動作時にビット線を介してメモリセルＭＣに書き込まれる。
センスバッファ部ＳＢは、データバスＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプ部ＷＡは、コモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。
図１９は、図１８に示したリフレッシュ判定回路１３０の詳細を示している。
リフレッシュ判定回路１３０は、比較信号生成回路１３８、ショートリフレッシュ判定回路１４０、ショートリフレッシュラッチ回路１４２、および選択回路１４４を有している。
比較信号生成回路１３８は、アクセスタイミング信号ＡＴＤＰＺに応じて比較信号ＡＴＤＲＥＦＺを生成する。ショートリフレッシュ判定回路１４０は、リフレッシュ状態信号ＲＥＦ１Ｚの遷移エッジと比較信号ＡＴＤＲＥＦＺの遷移エッジとを比較して、リフレッシュ状態信号ＲＥＦ１Ｚが示すリフレッシュ動作を、通常のリフレッシュ動作とすべきか、ショートリフレッシュ動作とすべきかを判定する。ショートリフレッシュ判定回路１４０は、ショートリフレッシュ動作を実行すべきと判定したとき、ショートリフレッシュ信号ＲＥＦＳ２Ｚを出力する。
ショートリフレッシュラッチ回路１４２は、リフレッシュ状態信号ＲＥＦ１Ｚの立ち下がりエッジに同期してショートリフレッシュ信号ＲＥＦＳ２Ｚの論理レベルをラッチし、ラッチした論理レベルをショートリフレッシュ信号ＲＥＦＳＣＺとして出力する。このため、ショートリフレッシュ信号ＲＥＦＳＣＺは、ショートリフレッシュ動作が実行されるときに高レベルに変化し、通常のリフレッシュ動作が実行されるときに低レベルに変化する。また、ショートリフレッシュラッチ回路１４２は、リセット信号ＲＥＳＥＴ２Ｚの高レベル期間にリセットされ、ショートリフレッシュ検出信号ＲＥＦＳＳＺを低レベルに変化させる。リセット信号ＲＥＳＥＴ２Ｚは、第２試験モード中に、リセットコマンドをコマンド信号ＣＭＤとして受けたときに所定の期間高レベルに変化する。
選択回路１４４は、試験信号ＴＥＳ１Ｚが高レベルのとき（第１試験モード）、ショートリフレッシュ信号ＲＥＦＳ２Ｚをショートリフレッシュ検出信号ＲＥＦＳＳＺとして出力し、試験信号ＴＥＳ２Ｚが高レベルのとき（第２試験モード）、ショートリフレッシュ信号ＲＥＦＳ２Ｚおよびショートリフレッシュ信号ＲＥＦＳＣＺのＡＮＤ論理をショートリフレッシュ検出信号ＲＥＦＳＳＺとして出力する。後述するように、第１試験モードでは、ショートリフレッシュ動作が実行される毎にショートリフレッシュ検出信号ＲＥＦＳＳＺが出力され、第２試験モードでは、２回のショートリフレッシュ動作が連続して実行されるときにショートリフレッシュ検出信号ＲＥＦＳＳＺが出力される。このように、選択回路１４４は、試験モード中に動作し、ショートリフレッシュ動作を実行するためのリフレッシュ状態信号ＲＥＦ１Ｚ（第１リフレッシュ制御信号）を検出したときにショートリフレッシュ検出信号ＲＥＦＳＳＺを出力する検出回路として動作する。
図２０は、図１８に示したデータ出力回路１２４の詳細を示している。
データ出力回路１２４は、出力マスク回路１４６および出力バッファ回路１４８を有している。なお、図２０では、データ端子ＤＱ０に対応する出力バッファ回路１４８を示す。他のデータ端子ＤＱ１−７に対応する出力バッファ回路は、出力バッファ回路１４８と同じである。出力マスク回路１４６は、データ端子ＤＱ０−７に対応する出力バッファ回路１４８に共通の回路である。
出力マスク回路１４６は、高レベルのリセット信号ＲＥＳＥＴ１Ｚによりリセットされ、読み出しタイミング信号ＲＥＡＤＺを反転して出力イネーブル信号ＯＤＥＸとして出力する。出力マスク回路１４６は、高レベルのショートリフレッシュ検出信号ＲＥＦＳＳＺを受けたときに、読み出しタイミング信号ＲＥＡＤＺの出力を禁止する。すなわち、出力イネーブル信号ＯＤＥＸは、高レベルのショートリフレッシュ検出信号ＲＥＦＳＳＺにより高レベルに保持される。
出力バッファ回路１４８は、出力イネーブル信号ＯＤＥＸが低レベルのときに、読み出しデータＤＡＴＡ０Ｘの論理レベルに応じて、トライステート出力バッファ１４８ａを動作させ、データ端子ＤＱ０に高レベルまたは低レベルを出力する。出力バッファ回路１４８は、出力イネーブル信号ＯＤＥＸが高レベルのとき、トライステート出力バッファ１４８ａの出力をハイインピーダンス状態にする。すなわち、出力マスク回路１４６は、試験モード中に、ショートリフレッシュ検出信号ＲＥＦＳＳＺに応答して読み出しデータＤＡＴＡ０Ｘのデータ端子ＤＱ０への出力を禁止するとともにデータ端子ＤＱ０をハイインピーダンス状態に設定するために、トライステート出力バッファ１４８ａを制御する。
図２１は、第４の実施形態におけるメモリセルアレイＡＲＹの基本動作を示している。
この実施形態では、書き込み動作ＷＲ、読み出し動作ＲＤ、および通常のリフレッシュ動作ＲＥＦ（第２リフレッシュ動作）は、同じサイクル時間ｔＲＣで実行される。ショートリフレッシュ動作ＲＥＦｆ（第１リフレッシュ動作）は、サイクル時間ｔＲＣより短いサイクル時間ｔＲＣｆで実行される。書き込み動作ＷＲ、読み出し動作ＲＤ、通常のリフレッシュ動作ＲＥＦ、およびショートリフレッシュ動作ＲＫＦｆは、読み出し工程ＲＰ、増幅工程ＡＰ１またはＡＰ２、およびプリチャージ工程ＰＰから構成される。
読み出し工程ＲＰは、ワード線ＷＬの活性化（選択）に応答して選択されるメモリセルＭＣからビット線ＢＬ（または／ＢＬ）にデータを読み出す期間である。増幅工程ＡＰ１、ＡＰ２は、ビット線ＢＬ（または／ＢＬ）にデータが読み出された後に、センスアンプ活性化信号ＬＥＺに応答してセンスアンプが活性化されてビット線ＢＬ、／ＢＬの電圧差（データ）が増幅され、増幅されたビット線ＢＬ、／ＢＬの電圧がデータを読み出したメモリセルＭＣに再書き込みされる期間である。増幅工程ＡＰ２の期間（通常のリフレッシュ動作ＲＥＦにおけるセンスアンプ活性化信号ＬＥＺの高レベル期間）は、第２期間に対応する。増幅工程ＡＰ１（ショートリフレッシュ動作ＲＥＦｆにおけるセンスアンプ活性化信号ＬＥＺの高レベル期間）は、第１期間に対応する。プリチャージ工程ＰＰは、ワード線ＷＬを非活性化（非選択）し、ビット線ＢＬ、／ＢＬを所定の電圧にプリチャージする期間である。
書き込み動作ＷＲでは、メモリセルＭＣから読み出されビット線ＢＬ、／ＢＬ上で増幅されたデータを、書き込みデータで反転する必要がある。このため、書き込み動作ＷＲのサイクル時間は、他の動作に比べて長くなる。しかし、この実施形態では、ユーザの使い勝手を考慮して、読み出し動作ＲＤのサイクル時間を、書き込み動作ＷＲのサイクル時間と同じ値に設定している。
また、通常のリフレッシュ動作ＲＥＦでは、ビット線ＢＬ、／ＢＬをデータバスＤＢに接続する必要がなく、ビット線ＢＬ、／ＢＬ上でデータを反転する必要もない。このため、サイクル時間がｔＲＣより短くても、メモリセルＭＣに保持されていたデータを再びメモリセルＭＣにフル書き込みできる。フル書き込みにより、各メモリセルＭＣのデータ保持時間（ポーズ時間）は、６４ｍｓ以上になる。しかし、この実施形態では、ロウ動作制御回路１３２およびコア制御回路１３４を簡易に構成するために、通常のリフレッシュ動作ＲＥＦのサイクル時間を、書き込み動作ＷＲのサイクル時間と同じ時間に設定している。
ショートリフレッシュ動作ＲＥＦｆは、アクセス要求（読み出しコマンドまたは書き込みコマンド）とリフレッシュ要求とが競合したときに、リフレッシュ動作を最小限の期間実行するために使用される。ショートリフレッシュ動作ＲＥＦｆの後にすぐアクセス動作（読み出し動作ＲＤまたは書き込み動作ＷＲ）を実行することで、アクセス時間が短縮できる。
ショートリフレッシュ動作ＲＥＦｆでは、センスアンプの活性化期間（ＬＥＺ信号の高レベル期間）が短いため、ビット線ＢＬ、／ＢＬの電圧差は、十分に増幅されない。メモリセルＭＣに再書き込みされるデータの信号量（リストアレベル）が小さいため、ショートリフレッシュ動作ＲＥＦｆの後、例えば２００ｎｓ以内に通常のリフレッシュ動作ＲＥＦをする必要がある。換言すれば、２００ｎｓ以内に通常のリフレッシュ動作ＲＥＦが実行できるのであれば、ショートリフレッシュ動作ＲＥＦｆをとりあえず実行することでメモリセルＭＣのデータが失われることが防止できる。このように、ショートリフレッシュ動作ＲＥＦｆの実行時間（データの増幅と再書き込み時間）は、ショートリフレッシュ動作ＲＥＦｆの実行後、通常のリフレッシュ動作ＲＥＦを実行するまでの期間に、メモリセルＭＣ内のデータを失うことなく保持できる時間である。
図２２は、第４の実施形態における通常動作モードでの動作例を示している。
この例では、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドＲＤと内部リフレッシュ要求信号ＩＲＥＦＺとが、ほぼ同時に発生する。
まず、図１８に示したアクセスタイミング生成回路１１０は、低レベルのチップイネーブル信号／ＣＥおよび図示しない低レベルのアウトプットイネーブル信号／ＯＥを受け、アクセスタイミング信号ＡＴＤＰＺを出力する（図２２（ａ））。コマンドデコーダ１１２は、低レベルのチップイネーブル信号／ＣＥおよび図示しない低レベルのアウトプットイネーブル信号／ＯＥ、高レベルのライトイネーブル信号／ＷＥを受け、読み出しコマンドＲＤ（読み出しアクセス要求）が供給されたことを検出し、読み出し制御信号ＲＤＺを出力する（図２２（ｂ））。
図１９に示したリフレッシュタイマ１１６は、読み出しコマンドＲＤの供給とほぼ同時に内部リフレッシュ要求信号ＩＲＥＦＺを出力する。リフレッシュ選択回路１１４は、内部リフレッシュ要求信号ＩＲＥＦＺに応答してリフレッシュタイミング信号ＳＲＴＰＺを出力する（図２２（ｃ））。
裁定回路１２８は、リフレッシュ動作を読み出し動作より優先して実行することを判定し、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦ１Ｚ（第１リフレッシュ制御信号）を順次出力する（図２２（ｄ））。リフレッシュ判定回路１３０は、アクセスタイミング信号ＡＴＤＰＺがリフレッシュ状態信号ＲＥＦ１Ｚより所定時間早く生成されたことを検出し、ショートリフレッシュ信号ＲＥＦＳ２Ｚを出力する（図２２（ｅ））。スイッチ回路１２２は、ショートリフレッシュを実行するために、リフレッシュアドレス信号ＲＥＦＡＤ（ＲＡ１）をロウアドレス信号ＩＲＡＤとして出力する（図２２（ｆ））。
ロウ動作制御回路１３２は、リフレッシュ開始信号ＲＥＦＰＺに同期してロウ制御信号ＲＡＳＺを出力する（図２２（ｇ））。コア制御回路１３４は、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺ等を出力する。そして、図２１に示したショートリフレッシュ動作ＲＥＦｆ（第１リフレッシュ動作）が実行される（図２２（ｈ））。ロウ動作制御回路１３２は、ショートリフレッシュ動作ＲＥＦｆの実行中にコアサイクル状態信号ＩＣＳＸを低レベルに変化させる（図２２（ｉ））。
裁定回路１２８は、ショートリフレッシュ動作ＲＥＦｆの実行後、リフレッシュ状態信号ＲＥＦ１Ｚを低レベルに変化させる（図２２（ｊ））。スイッチ回路１２２は、読み出し動作を実行するために、アドレス信号ＡＤＤ（ＡＤ１）をロウアドレス信号ＩＲＡＤとして出力する（図２２（ｋ））。
裁定回路１２８は、コアサイクル状態信号ＩＣＳＸの立ち上がりエッジに応答して読み出しタイミング信号ＲＤＰＺを出力する（図２２（ｌ））。ロウ動作制御回路１３２は、読み出しタイミング信号ＲＤＰＺに同期してロウ制御信号ＲＡＳＺを出力する（図２２（ｍ））。コア制御回路１３４は、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺ等を出力する。そして、図２１に示した読み出し動作ＲＤが実行される（図２２（ｎ））。読み出し動作ＲＤによりビット線ＢＬ、／ＢＬ上で増幅された読み出しデータＤ０は、コモンデータバスＣＤＢを介してデータ端子ＤＱに出力される（図２２（ｏ））。
ショートリフレッシュ動作ＲＥＦｆは、図２１に示したように短期間で終了する。このため、リフレッシュ要求がアクセス要求と競合し、リフレッシュ要求が優先される場合にもアクセス要求に対応するアクセス動作を早く開始できる。すなわち、チップイネーブル信号／ＣＥの立ち下がりエッジからデータ端子ＤＱにデータが出力されるまでのチップイネーブルアクセス時間を短縮できる。
次に、裁定回路１２８は、コアサイクル状態信号ＩＣＳＸの立ち上がりエッジに応答してリフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦ１Ｚ（第２リフレッシュ制御信号）を順次出力する（図２２（ｐ））。リフレッシュ判定回路１３０は、アクセスタイミング信号ＡＴＤＰＺの生成を検出できないため、ショートリフレッシュ信号ＲＥＦＳ２Ｚを出力しない（図２２（ｑ））。スイッチ回路２２は、ショートリフレッシュ動作後の通常のリフレッシュを実行するために、リフレッシュアドレス信号ＲＥＦＡＤ（ＲＡ１）をロウアドレス信号ＩＲＡＤとして出力する（図２２（ｒ））。
ロウ動作制御回路１３２は、リフレッシュ開始信号ＲＥＦＰＺに同期してロウ制御信号ＲＡＳＺを出力する（図２２（ｓ））。コア制御回路１３４は、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺ等を出力する。そして、図２１に示した通常のリフレッシュ動作ＲＥＦ（第２リフレッシュ動作）が実行される（図２２（ｔ））。第１リフレッシュ制御信号に応答するリフレッシュ動作（第１リフレッシュ動作）後に、第２リフレッシュ制御信号に応答するリフレッシュ動作が必ず実行されるため、第１リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後のリフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
擬似ＳＲＡＭは、リフレッシュ動作ＲＥＦの実行中に、読み出しコマンド（低レベルのチップイネーブル信号／ＣＥおよび図示しない低レベルのアウトプットイネーブル信号／ＯＥ、高レベルのライトイネーブル信号／ＷＥ）を受信する（図２２（ｕ））。アクセスタイミング生成回路１１０およびコマンドデコーダ１１２は、読み出しコマンドに応答して、アクセスタイミング信号ＡＴＤＰＺおよび読み出し制御信号ＲＤＺを出力する（図２２（ｖ））。
裁定回路１２８は、通常のリフレッシュ動作ＲＥＦのコアサイクル状態信号ＩＣＳＸの立ち上がりエッジに応答して読み出しタイミング信号ＲＤＰＺを出力する（図２２（ｗ））。ロウ動作制御回路１３２は、読み出しタイミング信号ＲＤＰＺに同期してロウ制御信号ＲＡＳＺを出力する（図２２（ｘ））。コア制御回路１３４は、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺ等を出力する。そして、アドレス信号ＡＤ２に対応する読み出し動作ＲＤが実行される（図２２（ｙ））。読み出し動作ＲＤによりビット線ＢＬ、／ＢＬ上で増幅された読み出しデータＤ１は、コモンデータバスＣＤＢを介してデータ端子ＤＱに出力される（図２２（ｚ））。
図２２に示したように、裁定回路１２８は、内部リフレッシュ要求信号ＩＲＥＦＺを読み出しコマンドＲＤ（アクセス要求）より優先させるときに、リフレッシュ状態信号ＲＥＦ１Ｚ（第１リフレッシュ制御信号）、読み出しタイミング信号ＲＤＰＺ、およびリフレッシュ状態信号ＲＥＦ１Ｚ（第２リフレッシュ制御信号）を順次出力する。
なお、この擬似ＳＲＡＭは、ショートリフレッシュ動作ＲＥＦｆおよび通常のリフレッシュ動作ＲＥＦの実行時間、および２回の読み出し動作ＲＤの実行時間の和が、アクセス要求の最小供給間隔である外部アクセスサイクル時間の２回分より小さくなるように設計されている。このため、２回の外部アクセスサイクル時間の間に、ショートリフレッシュ動作ＲＥＦｆおよび通常のリフレッシュ動作ＲＥＦと、２回の読み出し動作ＲＤ（または書き込み動作）とを実行できる。すなわち、擬似ＳＲＡＭは、リフレッシュ動作を外部から認識されることなく実行できる。
図２３は、第４の実施形態における通常動作モードでの別の動作例を示している。図２２と同じ動作については、詳細な説明を省略する。
この例では、書き込み動作ＷＲおよび読み出し動作ＲＤが連続して実行され、書き込みコマンドと内部リフレッシュ要求信号ＩＲＥＦＺとが、ほぼ同時に発生する。
リフレッシュタイマ１１６は、書き込みコマンドＷＲの供給とほぼ同時に内部リフレッシュ要求信号ＩＲＥＦＺを出力する（図２３（ａ））。裁定回路１２８は、リフレッシュ動作を書き込み動作より優先して実行することを判定し、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦ１Ｚ（第１リフレッシュ制御信号）を順次出力する（図２３（ｂ））。リフレッシュ判定回路１３０は、アクセスタイミング信号ＡＴＤＰＺがリフレッシュ状態信号ＲＥＦ１Ｚより所定時間早く生成されたことを検出し、ショートリフレッシュ信号ＲＥＦＳ２Ｚを出力する（図２３（ｃ））。
そして、図２２と同様に、ショートリフレッシュ動作ＲＥＦｆ（第１リフレッシュ動作）、書き込み動作ＷＲ（アクセス動作）、および通常のリフレッシュ動作ＲＥＦ（第２リフレッシュ動作）が順次実行される（図２３（ｄ）、（ｅ）、（ｆ））。リフレッシュ動作の実行後、アドレスＡＤ２に対応する読み出し動作が実行される（図２３（ｇ））。
図２３に示したように、１裁定回路２８は、内部リフレッシュ要求信号ＩＲＥＦＺを書き込みコマンドＷＲ（アクセス要求）より優先させるときに、リフレッシュ状態信号ＲＥＦ１Ｚ（第１リフレッシュ制御信号）、書き込みタイミング信号ＷＲＰＺ、およびリフレッシュ状態信号ＲＥＦ１Ｚ（第２リフレッシュ制御信号）を順次出力する。
図２４は、第４の実施形態における通常動作モードでの別の動作例を示している。図２２と同じ動作については、詳細な説明を省略する。
この例では、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドＲＤの供給後に内部リフレッシュ要求信号ＩＲＥＦＺが発生する。
裁定回路１２８は、リフレッシュタイミング信号ＳＲＴＰＺを受信する前にアクセスタイミング信号ＡＴＤＰＺを受信する。このため、裁定回路１２８は、読み出し動作をリフレッシュ動作より優先して実行することを判定する。そして、裁定回路２８は、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦ１Ｚを出力することなく、読み出しタイミング信号ＲＤＰＺを出力する（図２４（ａ））。
リフレッシュ判定回路１３０は、リフレッシュ状態信号ＲＥＦ１Ｚを受けることなくアクセスタイミング信号ＡＴＤＰＺを受けるため、ショートリフレッシュ信号ＲＥＦＳ２Ｚを出力しない（図２４（ｂ））。このように、読み出しコマンドＲＤ（または、書き込みコマンドＷＲ）がリフレッシュコマンド（内部リフレッシュ要求信号ＩＲＥＦＺ）より優先される場合、ショートリフレッシュ動作は実行されない。読み出しコマンドＲＤの供給後、内部リフレッシュ要求信号ＩＲＥＦＺが生成される（図２４（ｃ））。そして、アドレスＡＤ１に対応する読み出し動作ＲＤが、リフレッシュ動作に優先して実行される（図２４（ｄ））。
裁定回路１２８は、読み出し動作ＲＤの完了に伴うコアサイクル状態信号ＩＣＳＸの立ち上がりエッジに同期して、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦ１Ｚを出力する（図２４（ｅ））。そして、図２２と同様に、通常のリフレッシュ動作ＲＥＦ（第２リフレッシュ動作）およびアドレスＡＤ２に対応する読み出し動作ＲＤが順次実行される（図２４（ｆ）、（ｇ））。このように、裁定回路１２８は、読み出しコマンドＲＤ（アクセス要求）を内部リフレッシュ要求信号ＩＲＥＦＺより優先させるときに、読み出しタイミング信号ＲＤＰＺを出力した後に、リフレッシュ状態信号ＲＥＦ１Ｚ（第２リフレッシュ制御信号）を出力する。
図２５は、第４の実施形態における第１試験モードでの動作例を示している。図２２と同じ動作については、詳細な説明を省略する。擬似ＳＲＡＭは、予め通常動作モードから第１試験モードに移行している。第１試験モードは、例えば、擬似ＳＲＡＭの開発時の特性評価において使用される。特性評価は、ウエハ状態の擬似ＳＲＡＭをプローバに接続し、ＬＳＩテスタから擬似ＳＲＡＭに試験パターンを入力することで実施される。
この例は、読み出しコマンドＲＤに対する試験リフレッシュ要求信号ＥＲＥＦＺの供給タイミングを徐々に早くしていき、ショートリフレッシュ動作が発生するタイミングが見つかったときのタイミングを示している。すなわち、リフレッシュ要求とアクセス要求とが競合するタイミングを示している。図２５の直前のタイミング（ショートリフレッシュ動作が発生する前のタイミング）は、上述した図２４と同じである。
第１試験モードでは、図１８に示したリフレッシュ選択回路１１４は、リフレッシュタイマ１１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺをマスクし、試験端子ＳＲＣを介してＬＳＩテスタから供給される試験リフレッシュ要求信号ＥＲＥＦＺを内部リフレッシュ要求信号ＩＲＥＦＺの代わりに受信し、リフレッシュタイミング信号ＳＲＴＰＺとして出力する（図２５（ａ））。所望のタイミングを有するリフレッシュ要求およびアクセス要求を、ＬＳＩテスタ等を使用して擬似ＳＲＡＭの外部から供給できるため、アクセス要求とリフレッシュ要求のずれ（時間差）を高い精度で制御できる。
第１試験モードでは、ＬＳＩテスタは、例えば、試験リフレッシュ要求信号ＥＲＥＦＺの供給タイミンダを、アクセスコマンド（例えば、読み出しコマンドＲＤ）に対して徐々に早めていく。そして、リフレッシュ動作が読み出し動作より優先され、ショートリフレッシュ動作が実行されるタイミングが見つけられる。すなわち、ショートリフレッシュ動作ＲＥＦｆと通常のリフレッシュ動作ＲＥＦとが切り替わるタイミングを検出できる。
第１試験モードにおいて、図１９に示したリフレッシュ判定回路１３０の選択回路１４４は、高レベルの試験信号ＴＥＳ１Ｚを受けてショートリフレッシュ信号ＲＥＦＳ２Ｚをショートリフレッシュ信号ＲＥＦＳＳＺとして出力する（図２５（ｂ））。図２０に示したデータ出力回路１２４の出力マスク回路１４６は、ショートリフレッシュ信号ＲＥＦＳＳＺに応答して、読み出しタイミンダ信号ＲＥＡＤＺをマスクし、出力イネーブル信号ＯＤＥＸを高レベルに固定する。このため、図２０に示したデータ出力回路１２４の出力バッファ回路１４８は、非活性化され、トライステート出力バッファ１４８ａは、読み出し動作ＲＤに伴う読み出しデータＤ０のデータ端子ＤＱへの出力を禁止するとともに、データ端子ＤＱをハイインピーダンス状態Ｈｉ−Ｚに設定する（図２５（ｃ））。すなわち、第１試験モードでは、ショートリフレッシュ動作ＲＥＦｆが実行されるときに、データ端子ＤＱがハイインビーダンス状態Ｈｉ−Ｚになる。そして、ハイインピーダンス状態Ｈｉ−Ｚが検出されるか否かにより、リフレッシュ要求とアクセス要求とが競合しているか否かが判断される。上記評価をするために専用の試験端子を形成しなくてよいため、擬似ＳＲＡＭのチップサイズが増加することを防止できる。
実際の評価では、データ端子ＤＱがプルアップされた（論理”１”）評価基板またはプローブカードが、ＬＳＩテスタに装着され、アドレスＡＤ１に対応するメモリセルＭＣに予め論理”０”が書き込まれる。そして、上記試験において、論理”０”が読み出せず、エラーになったとき、リフレッシュ要求とアクセス要求との競合によりショートリフレッシュ動作ＲＥＦｆが、実行されたと判断される。
データ端子ＤＱのハイインピーダンス状態Ｈｉ−Ｚは、出力マスク回路１４６にリセット信号ＲＥＳＥＴＺ１が供給されるまで続く。このため、ショートリフレッシュ動作ＲＥＦｆが実行される場合、アドレスＡＤ２に対応する読み出し動作ＲＤにおいても、読み出しエラーが発生する（図２５（ｄ））。
なお、図２５では、アドレスＡＤ１に対応する読み出し動作ＲＤを実行することで、読み出しコマンドとリフレッシュ要求との競合を評価する例を示している。しかし、図２３に示したように、アドレスＡＤ１に対応する書き込み動作ＷＲを実行することで、書き込みコマンドとリフレッシュ要求との競合を評価してもよい。
第１試験モードにおいて、ショートリフレッシュ動作の発生するタイミングが評価された後、擬似ＳＲＡＭは、第２試験モードに移行され、第１試験モードでの評価結果に基づく別の評価が行われる。
図２６および図２７は、第４の実施形態における第２試験モードでの動作例を示している。図２２と同じ動作については、詳細な説明を省略する。擬似ＳＲＡＭは、予め通常動作モードまたは第１試験モードから第２試験モードに移行している。第２試験モードは、第１試験モードと同様に、例えば、擬似ＳＲＡＭの開発時の特性評価において使用される。特性評価は、ウエハ状態の擬似ＳＲＡＭをプローバに接続し、ＬＳＩテスタから擬似ＳＲＡＭに試験パターンを入力することで実施される。
第２試験モードでは、図１８に示したリフレッシュ選択回路１４は、リフレッシュタイマ１１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺをマスクし、試験端子ＳＲＣを介してＬＳＩテスタから供給される試験リフレッシュ要求信号ＥＲＥＦＺを内部リフレッシュ要求信号ＩＲＥＦＺの代わりに受信し、リフレッシュタイミンダ信号ＳＲＴＰＺとして出力する（図２６（ａ）、図２７（ａ））。
ＬＳＩテスタは、第２試験モードにおいて、第１試験モードで評価したタイミング条件を変えずに、サイクル時間（例えば、読み出しサイクル時間）を徐々に短くしていく。そして、ショートリフレッシュ動作ＲＥＦｆの後に実行される通常のリフレッシュ動作ＲＥＦがショートリフレッシュ動作ＲＥＦｆに変化するタイミングが見つけられる。すなわち、擬似ＳＲＡＭが正しく動作するための最小のサイクル時間が評価される。
図２６に示す基本的なタイミングは、図２２と同じである。このとき、擬似ＳＲＡＭは、正しく動作しており、ショートリフレッシュ動作ＲＥＦｆ、読み出し動作ＲＤ、および通常のリフレッシュ動作ＲＥＦが順次実行される（図２６（ｂ）、（ｃ）、（ｄ））。図１９に示したリフレッシュ判定回路１３０のショートリフレッシュラッチ回路１４２は、ショートリフレッシュ動作ＲＥＦｆが実行されるときに、リフレッシュ状態信号ＲＥＦ１Ｚの立ち下がりエッジに同期して高レベルのショートリフレッシュ信号ＲＥＦＳ２Ｚをラッチし、ショートリフレッシュ信号ＲＥＦＳＣＺとして出力する（図２６（ｅ））。
また、ショートリフレッシュラッチ回路１４２は、ショートリフレッシュ動作ＲＥＦｆ後に通常のリフレッシュ動作ＲＥＦが実行されるときに、リフレッシュ状態信号ＲＥＦ１Ｚの立ち下がりエッジに同期して低レベルのショートリフレッシュ信号ＲＥＦＳ２Ｚをラッチし、ショートリフレッシュ信号ＲＥＦＳＣＺとして出力する（図２６（ｆ））。すなわち、ショートリフレッシュ信号ＲＥＦＳＣＺは、高レベルから低レベルに変化する。
図２６に示すように、ショートリフレッシュ信号ＲＥＦＳ２Ｚ、ＲＥＦＳＳＺの高レベル期間がオーバラップすることはないため、ショートリフレッシュ信号ＲＥＦＳＳＺが低レベルを保持する（図２６（ｇ））。したがって、図２０に示した出力バッファ回路１４８は、ショートリフレッシュ信号ＲＥＦＳＳＺにより非活性化されることはない。この結果、読み出し動作ＲＤに伴う読み出しデータＤ１は、データ端子ＤＱを介して擬似ＳＲＡＭの外部に出力される（図２６（ｈ））。すなわち、リフレッシュ要求とアクセス要求とが競合する場合において、擬似ＳＲＡＭが正常に動作するとき、正しいデータＤ１が読み出される。
一方、図２７は、サイクル時間が短くなり過ぎ、擬似ＳＲＡＭが正しく動作しない例を示している。このとき、ショートリフレッシュ動作ＲＥＦｆ、読み出し動作ＲＤ、およびショートリフレッシュ動作ＲＥＦｆが順次実行される（図２７（ｂ）、（ｃ）、（ｄ））。図２７では、通常のリフレッシュ動作ＲＥＦの代わりにショートリフレッシュ動作ＲＥＦｆ（図２７（ｄ））が実行されるため、メモリセルＭＣに十分な電荷量が再書き込みされず、メモリセルＭＣに保持されているデータは消失する。
この例では、アドレスＡＤ１に対応する読み出し動作ＲＤの後のショートリフレッシュ動作ＲＥＦｆに対応して、ショートリフレッシュ信号ＲＥＦＳ２Ｚが出力される（図２７（ｅ））。ショートリフレッシュラッチ回路１４２は、ショートリフレッシュ動作ＲＥＦｆが実行されるときに、リフレッシュ状態信号ＲＥＦ１Ｚの立ち下がりエッジに同期して高レベルのショートリフレッシュ信号ＲＥＦＳ２Ｚを再びラッチし、ショートリフレッシュ信号ＲＥＦＳＣＺとして出力する（図２７（ｆ））。このため、ショートリフレッシュ信号ＲＥＦＳ２Ｚ、ＲＥＦＳＳＺの高レベル期間がオーバラップし、ショートリフレッシュ信号ＲＥＦＳＳＺは、高レベルに変化する（図２７（ｇ））。
図２０に示したデータ出力回路１２４の出力マスク回路１４６は、ショートリフレッシュ信号ＲＥＦＳＳＺに応答して、読み出しタイミング信号ＲＥＡＤＺをマスクし、出力イネーブル信号ＯＤＥＸを高レベルに固定する。このため、図２０に示したデータ出力回路１２４の出力バッファ回路１４８は、非活性化される。トライステート出力バッファ１４８ａは、アドレス信号ＡＤ２に対応する読み出し動作ＲＤに伴う読み出しデータＤ１のデータ端子ＤＱへの出力を禁止し、データ端子ＤＱをハイインピーダンス状態Ｈｉ−Ｚに設定する（図２７（ｈ））。
このため、図２５と同様に、データ端子ＤＱがプルアップされている場合（論理”１”）、メモリセルＭＣに予め書き込まれた論理”０”が読み出せずエラーとなったとき、ショートリフレッシュ動作の実行に伴い出力バッファ回路１４８が非活性化されていると判断される。すなわち、ショートリフレッシュ信号ＲＥＦＳ２Ｚが２回連続して生成されたことが検出されることで、擬似ＳＲＡＭのリフレッシュ動作が正常に実行される最小のサイクル時間が評価される。
図２６および図２７では、アドレスＡＤ１に対応する読み出し動作ＲＤを実行することで、読み出しコマンドとリフレッシュ要求との競合を評価する例を示している。しかし、図２３に示したように、アドレスＡＤ１に対応する書き込み動作ＷＲを実行することで、書き込みコマンドとリフレッシュ要求との競合を評価してもよい。
なお、ショートリフレッシュ機能を有する擬似ＳＲＡＭにおいてリフレッシュ動作が正常に実行されるか否かは、メモリセルＭＣに書き込まれたデータが実際に消失することを確認することで評価可能である。具体的には、リフレッシュ要求をアクセス要求に対して徐々にずらしながら、メモリセルＭＣのデータ保持特性を評価する試験（一般にポーズ試験と称される）を実施すればよい。しかし、ＤＲＡＭのメモリセルＭＣに書き込まれたデータは、数百ミリ秒〜数秒保持される。このため、リフレッシュ動作が正しく実行されることをポーズ試験により確認する場合、膨大な試験時間が必要になる。
以上、第４の実施形態では、リフレッシュ要求がアクセス要求と競合し、ショートリフレッシュ動作ＲＥＦｆが実行されるときに、データ端子ＤＱをハイインピーダンス状態に設定した。このため、擬似ＳＲＡＭを評価するＬＳＩテスタ等の評価装置は、ショートリフレッシュ動作ＲＥＦｆが挿入されるタイミングを容易かつ正確に評価できる。すなわち、リフレッシュ要求とアクセス要求とが競合するタイミングを容易に評価できる。この結果、擬似ＳＲＡＭの開発期間を短縮でき、開発コストを削減できる。擬似ＳＲＡＭの量産においては、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
また、ショートリフレッシュ動作ＲＥＦｆが連続して発生すると動作不良が起こる場合に、不良が発生するタイミングを、検出信号ＲＥＦＳＳＺにより確実に評価できる。
トライステート出力バッファ１４８ａに接続されるデータ端子ＤＱを試験モード中に、外部試験端子として使用した。このため、評価用の新たな端子を形成することが不要になり、擬似ＳＲＡＭのチップサイズの増加を防止できる。
アクセス要求とリフレッシュ要求が競合したときに、アクセス動作前に、短期間で終了するショートリフレッシュ動作ＲＥＦｆが実行される。このため、リフレッシュ要求がアクセス要求より優先される場合にもアクセス要求に対応するアクセス動作を早く開始できる。すなわち、アクセス時間を短縮できる。
ショートリフレッシュ動作ＲＥＦｆが実行されるとき、アクセス動作後に必ず通常のリフレッシュ動作ＲＥＦが実行される。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルＭＣのデータを確実に保持できる。
図２８は、本発明の半導体メモリの第５の実施形態を示している。第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第４の実施形態のコマンドデコーダ１１２およびリフレッシュタイマ１１６の代わりにコマンドデコーダ１１２Ａおよびリフレッシュタイマ１１６Ａが形成されている。また、この実施形態では、リフレッシュ選択回路１１４および外部試験端子ＳＲＣは形成されていない。その他の構成は、第４の実施形態とほぼ同じである。
コマンドデコーダ１１２Ａは、コマンド信号ＣＭＤを解読し、読み出し動作を実行するための読み出し制御信号ＲＤＺまたは書き込み動作を実行するための書き込み制御信号ＷＲＺを出力する。また、コマンドデコーダ１１２Ａは、第１および第２試験モード時に、コマンド端子ＣＭＤに供給されるコマンド信号ＣＭＤ（試験コマンド）に応じて、リフレッシュタイマ１１６Ａの周期を変更するためのリフレッシュ調整信号ＲＥＦＡＤＪを出力する。
リフレッシュタイマ１１６Ａは、内部リフレッシュ要求信号ＩＲＥＦＺを所定の周期で出力する。内部リフレッシュ要求信号ＩＲＥＦＺは、通常動作モード時に、メモリセルＭＣに保持されたデータを失うことなく、メモリセルＭＣを順次リフレッシュできる周期で生成される。また、内部リフレッシュ要求信号ＩＲＥＦＺは、第１および第２試験モード時に、リフレッシュ調整信号ＲＥＦＡＤＪの論理値に対応する周期で生成される。
この実施形態では、第１および第２試験モード時に、コマンド端子ＣＭＤを介して供給される試験コマンドにより、リフレッシュタイマ１１６Ａの周期を変えながら、第４の実施形態と同様の評価が実施される。
以上、第５の実施形態においても、上述した第４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュタイマ１１６Ａは、第１および第２試験モード中に、リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号ＲＥＦＡＤＪを受ける。このため、通常の動作時に動作する回路を用いて、擬似ＳＲＡＭの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、擬似ＳＲＡＭの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
図２９は、本発明の半導体メモリの第６の実施形態を示している。上述した第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図中の二重の四角は、試験パッド（外部試験端子ＳＲＣ）を示している。試験パッドは、出荷する製品の外部端子（リードフレーム等）には接続されない。試験パッドは、例えば、プローブ試験においてプローバに接続され、試験パターンを受信する。この半導体メモリは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。
この実施形態では、第２の実施形態のコマンド制御回路１０、リフレッシュ制御回路１４、およびリフレッシュカウンタ１６の代わりにコマンド制御回路１０Ｂ、リフレッシュ制御回路１４Ｂ、およびリフレッシュカウンタ１６Ｂが形成されている。また、試験制御回路４２が新たに形成されている。その他の構成は、第２の実施形態とほぼ同じである。
コマンド制御回路１０Ｂは、通常動作では使用しない組み合わせの複数のコマンド信号／ＣＥ、／ＯＥ、／ＷＤを受信したときに、擬似ＳＲＡＭを通常動作モードから試験モードに移行するために、試験モード信号ＴＭＤＺ（高レベル）を出力する。コマンド制御回路１０Ｂは、試験モード中、読み書き制御信号ＲＷＺ、ＲＷＩＺ、読み出し制御信号ＲＤＺ、および書き込み制御信号ＷＲＺの出力を禁止する。すなわち、読み出し動作および書き込み動作は、試験モード中、実行されない。
リフレッシュ制御回路１４Ｂは、高レベルの試験モード信号ＴＭＤＺを受けたときに動作を停止する。すなわち、試験モード中、リフレッシュ制御回路１４Ｂは、リフレッシュ信号ＲＥＦＺ、ＲＥＦＳＺを出力しない。
リフレッシュカウンタ１６Ｂは、高レベルの試験モード信号ＴＭＤＺを受けたときに、リフレッシュ信号ＲＥＦＺの入力をマスクし、外部試験端子ＳＲＣを介して擬似ＳＲＡＭの外部から供給される試験リフレッシュ要求信号ＥＲＥＦＺを受信する。
試験制御回路４２は、高レベルの試験モード信号ＴＭＤＺを受けたときに活性化され、試験リフレッシュ要求信号ＥＲＥＦＺに応答して、リフレッシュ信号ＲＥＦＳＺ（第１リフレッシュ信号）およびリフレッシュ信号ＲＥＦＺ（第２リフレッシュ信号）を出力する。すなわち、試験モード中は、試験制御回路４２から出力されるリフレッシュ信号ＲＥＦＳＺ（第１試験リフレッシュ信号）およびリフレッシュ信号ＲＥＦＺ（第２試験リフレッシュ信号）によりリフレッシュ動作が実行される。
試験制御回路４２が試験モード中に生成するリフレッシュ信号ＲＥＦＳＺ、ＲＥＦＺの生成間隔は、後述するように、試験リフレッシュ要求信号ＥＲＥＦＺのパルス幅に対応している。なお、通常動作モード中のリフレッシュ信号ＲＥＦＳＺ、ＲＥＦＺの生成間隔は、第１の実施形態と同様に、約２００ｎｓに設定されている。
図３０は、第６の実施形態における試験モード中の動作例を示している。
まず、試験モードに移行する前に、擬似ＳＲＡＭのメモリセルＭＣには、所定のデータ（期待値）が書き込まれる。次に、試験コマンドが擬似ＳＲＡＭに供給され、擬似ＳＲＡＭは、通常動作モードから試験モードに移行する。コマンド制御回路１０Ｂは、試験モード信号ＴＭＤＺを高レベルに保持する（図３０（ａ））。
次に、外部試験端子ＳＲＣからパルス波形を有する試験リフレッシュ要求信号ＥＲＥＦＺが供給される（図３０（ｂ））。試験制御回路４２は、試験リフレッシュ要求信号ＥＲＥＦＺの立ち上がりエッジに同期してショートリフレッシュ動作を実行するためのリフレッシュ信号ＲＥＦＳＺを出力する（図３０（ｃ））。また、試験制御回路４２は、試験リフレッシュ要求信号ＥＲＥＦＺの立ち下がりエッジに同期して通常のリフレッシュ動作を実行するためのリフレッシュ信号ＲＥＦＺを出力する（図３０（ｄ））。このように、試験リフレッシュ要求信号ＥＲＥＦＺのパルス幅は、リフレッシュ信号ＲＥＦＳＺ、ＲＥＦＺの生成間隔に対応する。換言すれば、試験リフレッシュ要求信号ＥＲＥＦＺのパルス幅は、ショートリフレッシュ動作の開始時刻と通常のリフレッシュ動作の開始時刻の差ＤＩＦに対応する。
リフレッシュカウンタ１６Ｂは、試験リフレッシュ要求信号ＥＲＥＦＺに同期してカウントアップし、リフレッシュアドレス信号ＲＥＦＡＤ（ＲＡＤＺ）を出力する（図３０（ｅ））。そして、ワード線ＷＬがリフレッシュアドレス信号ＲＥＦＡＤに応じて順次切り替えられ、１つのワード線ＷＬに対してショートリフレッシュ動作および通常のリフレッシュ動作が順次実行される。
ショートリフレッシュ動作によりメモリセルＭＣに再書き込み（リストア）されるデータが、通常のリフレッシュ動作までメモリセルＭＣ内に保持される場合、正しいデータが通常のリフレッシュ動作によりメモリセルＭＣに再書き込みされる。一方、ショートリフレッシュ動作によりメモリセルＭＣに再書き込みされるデータが通常のリフレッシュ動作までメモリセルＭＣ内に保持されない場合、メモリセルＭＣ内のデータは、破壊される。このとき、誤ったデータが通常のリフレッシュ動作によりメモリセルＭＣに再書き込みされる。
図３０に示した試験は、リフレッシュカウンタ１６Ｂが１周するまで実施される。１周に要する時間は、通常のリフレッシュ動作後、メモリセルＭＣ内のデータが失われることなく保持される時間より十分短く設定される。その後、擬似ＳＲＡＭにコマンド信号が入力されることで、擬似ＳＲＡＭは、試験モードから通常動作モードに移行する。そして、メモリセルＭＣからデータが読み出され、読み出されるデータが期待値か否かにより、ショートリフレッシュ動作と通常のリフレッシュ動作との間隔が十分か否かが判断される。
実際には、擬似ＳＲＡＭを試験するＬＳＩテスタは、試験リフレッシュ要求信号ＥＲＥＦＺのパルス幅を順次長くして、上記試験を繰り返し行う。例えば、差ＤＩＦは１００ｎｓから３００ｎｓまで順次変えられる。そして、ショートリフレッシュ動作によりメモリセルＭＣに再書き込みされたデータの保持時間が測定される。換言すれば、ショートリフレッシュ動作の動作マージンが評価される。
以上、第６の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、試験モード中に擬似ＳＲＡＭの外部からショートリフレッシュ動作および通常のリフレッシュ動作のリフレッシュ要求を所望のタイミングで入力可能にしたので、ショートリフレッシュ動作の動作マージンを容易に評価できる。
リフレッシュ信号ＲＥＦＳＺ、ＲＥＦＺの生成間隔は、試験リフレッシュ要求信号ＥＲＥＦＺのパルス幅に応じて設定される。このため、１つの外部試験端子ＳＲＣにより、リフレッシュ信号ＲＥＦＳＺ、ＲＥＦＺの生成間隔を自在に設定できる。
図３１は、本発明の半導体メモリの第７の実施形態を示している。第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
擬似ＳＲＡＭは、アクセスタイミンダ生成回路１１０、コマンドデコーダ１１２、ヒューズ回路ＦＵＳ１、ＦＵＳ２、分周切替回路１５０、リフレッシュタイマ１５２、リフレッシュカウンタ１１８、アドレス入力回路１２０、スイッチ回路１２２、データ出力回路１２４、データ入力回路１２６、裁定回路１５４、再要求タイマ１５６、コア制御回路１５８、およびメモリコア１３６を有している。コマンド端子ＣＭＤ（外部端子）は、メモリセルＭＣをアクセスするためのコマンド信号（アクセス要求）を受信する。
ヒューズ回路ＦＵＳ１、ＦＵＳ２は、リフレッシュタイマ１５２から出力される内部リフレッシュ要求信号ＩＲＥＦＺの生成周期を調整するためのヒューズをそれぞれ有している。
分周切替回路１５０は、ショートフラグ信号ＳＦＬＧＺが低レベルのときに（第１動作モード）、ヒューズ回路ＦＵＳ１の出力を選択する。分周切替回路１５０は、コア制御回路１５８から出力されるショートフラグ信号ＳＦＬＧＺが高レベルのときに（第２動作モード）、ヒューズ回路ＦＵＳ２の出力を選択する。分周切替回路１５０は、選択した信号をリフレッシュタイマ１５２の分周器に出力する。
ヒューズ回路ＦＵＳ１の出力が選択されるとき、内部リフレッシュ要求信号ＩＲＥＦＺの生成周期は、長くなる（約７３μｓ）。ヒューズ回路ＦＵＳ２の出力が選択されるとき、内部リフレッシュ要求信号ＩＲＥＦＺの生成周期は、短くなる（約７．３μｓ）。
リフレッシュタイマ１５２は、発振器ＯＳＣと分周器とを有している。分周器は、発振器ＯＳＣから出力されるクロック信号を分周切替回路１５０の出力に応じて分周し、分周した信号を内部リフレッシュ要求信号ＩＲＥＦＺ（リフレッシュ要求）として出力する。
裁定回路１５４は、アクセスタイミング信号ＡＴＤＰＺ（アクセス要求）と内部リフレッシュ要求信号ＩＲＥＦＺ（リフレッシュ要求）との遷移エッジ、またはアクセスタイミング信号ＡＴＤＰＺとリフレッシュ動作の再要求信号ＲＲＥＱＺ（リフレッシュ要求）との遷移エッジを比較することで、アクセス要求とリフレッシュ要求の競合を判断し、アクセス動作およびリフレッシュ動作のいずれを優先させるかを決める。裁定回路１５４は、アクセス動作が優先される場合、リフレッシュ要求を一時保持し、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺに応答してアクセス開始信号ＣＭＤＰＺ（アクセス制御信号）を出力する。この後、裁定回路１５４は、コアサイクル状態信号ＩＣＳＸの非活性化（高レベルへの変化）によりアクセス動作の完了を検出し、保持しているリフレッシュ要求に応じてリフレッシュ開始信号ＲＥＦＰＺ（リフレッシュ制御信号）を出力する。
また、裁定回路１５４は、リフレッシュ動作が優先される場合、アクセス要求を一時保持し、リフレッシュ要求に応答してリフレッシュ開始信号ＲＥＦＰＺを出力する。この後、裁定回路１５４は、コアサイクル状態信号ＩＣＳＸの非活性化（高レベルへの変化）によりリフレッシュ動作の完了を検出し、保持しているアクセス要求に応じてアクセス開始信号ＣＭＤＰＺを出力する。
再要求タイマ１５６は、低レベルのショートフラグ信号ＳＦＬＧＺを受けているときに（第１動作モード）、活性化されて動作する。活性化された再要求タイマ１５６は、リフレッシュ開始信号ＲＥＦＰＺにより、コア制御回路１５８が通常のリフレッシュ動作を実行できないことを判断し、通常のリフレッシュ動作を実行するために再要求信号ＲＲＥＱＺを出力する。裁定回路１５４は、上述したように、再要求信号ＲＲＥＱＺをリフレッシュ要求として受信する。すなわち、擬似ＳＲＡＭは、リフレッシュ周期の長い第１動作モード中に、リフレッシュ要求に対応して後述する第１または第２ショートリフレッシュ動作のみが実行され、通常のリフレッシュ動作が実行できないとき、選択されたワード線ＷＬに対して通常のリフレッシュ動作を試みる。
コア制御回路１５８は、上述した第４の実施形態のロウ動作制御回路１３２およびコア制御回路１３４とほぼ同じ機能を有している。コア制御回路１５８は、リフレッシュ開始信号ＲＥＦＰＺまたはアクセス開始信号ＣＭＤＰＺを受けたときに、メモリコア１３６を動作させる基本タイミング信号であるロウ制御信号ＲＡＳＺ（図示せず）を出力する。また、メモリコア１３６の動作中に、コアサイクル状態信号ＩＣＳＸを低レベルに保持する。なお、コア制御回路１５８は、リフレッシュ要求に応答して、後述する第１ショートリフレッシュ動作、第２ショートリフレッシュ動作、および通常リフレッシュ動作のいずれかを実行する。
また、コア制御回路１５８は、図示しないワード線制御回路、センスアンプ制御回路およびプリチャージ制御回路を有している。ワード線制御回路は、ワード線ＷＬを選択するワード線制御信号ＴＷＺを、ロウ制御信号ＲＡＳＺに応答して出力する。センスアンプ制御回路は、後述するセンスアンプ部ＳＡのセンスアンプを活性化するためのセンスアンプ活性化信号ＬＥＺを、ロウ制御信号ＲＡＳＺに応答して出力する。プリチャージ制御回路は、ビット線ＢＬ、／ＢＬを所定の電圧にプリチャージするためのプリチャージ信号ＰＲＥＰＺを出力する。
図３２は、図３１に示したコア制御回路１５８の要部の詳細を示している。
コア制御回路１５８は、フリップフロップ１５８ａ、波形成形回路１５８ｂ、第１遅延回路１５８ｃ、第２遅延回路１５８ｄ、パルス生成回路１５８ｅ、フリップフロップ１５８ｆ、パルス生成回路１５８ｇ、およびプリチャージ生成回路１５８ｈを有している。
フリップフロップ１５８ａは、アクセス開始信号ＣＭＤＰＺまたはリフレッシュ開始信号ＲＥＦＰＺを受けたときにロウ制御信号ＲＡＳＺを高レベルに変化し、スタータ信号ＳＴＴＺまたはプリチャージ信号ＰＲＥＰＺを受けたときにロウ制御信号ＲＡＳＺを低レベルに変化する。ロウ制御信号ＲＡＳＺの高レベル期間は、ワード線ＷＬの活性化期間、センスアンプＳＡの活性化期間に対応する。
波形成形回路１５８ｂは、ロウ制御信号ＲＡＳＺの立ち下がりエッジ（非活性化エッジ）を引き延ばし、ワード線オン信号ＷＯＮＺとして出力する。第１遅延回路１５８ｃは、ワード線オン信号ＷＯＮＺを所定時間遅延させ、ワード線オン信号ＷＯＮＢＺ（第１時刻信号）として出力する。第２遅延回路１５８ｄは、ワード線オン信号ＷＯＮＢＺを所定時間遅延させ、ワード線オン信号ＷＯＮＤＺ（第２時刻信号）として出力する。パルス生成回路１５８ｅは、ワード線オン信号ＷＯＮＤＺの立ち上がりエッジに同期するワード線オンパルス信号ＷＯＮＤＰＺを出力する。第１遅延回路１５８ｃおよび第２遅延回路１５８ｄは、第１時刻信号および第２時刻信号をそれぞれ生成するタイミング生成回路として動作する。
フリップフロップ１５８ｆは、ロウ制御信号ＲＡＳＺが高レベル期間中にアクセス開始信号ＣＭＤＰＺを受けたときに、ワード線オフ信号ＷＯＦＦＺを高レベルに変化し、プリチャージ信号ＰＲＥＰＺまたはスタータ信号ＳＴＴＺを受けたときに、ワード線オフ信号ＷＯＦＦＺを低レベルに変化する。パルス生成回路１５８ｇは、ワード線オフ信号ＷＯＦＦＺの高レベル期間中に、ワード線オン信号ＷＯＮＢＺの立ち上がりエッジを検出したときに、ワード線オフパルス信号ＷＯＦＦＰＺを出力する。
プリチャージ生成回路１５８ｈは、ロウ制御信号ＲＡＳＺの高レベル期間中に、次のいずれかの条件が一致したときに、プリチャージ信号ＰＲＥＰＺを出力する。
（１）ワード線オフパルス信号ＷＯＦＦＰＺが出力されるとき。
（２）ワード線オン信号ＷＯＮＢＺが高レベル、かつワード線オン信号ＷＯＮＤＺが低レベルの期間に、アクセス開始信号ＣＭＤＰＺが供給されるとき。
（３）ワード線オンパルス信号ＷＯＮＤＰＺが出力されるとき。
図３３は、コア制御回路１５８内に形成される先着判定回路１６０を示している。
先着判定回路１６０は、内部リフレッシュ要求信号ＩＲＥＦＺを受けてリセットされ、ショート信号ＳＨＲＴＺを低レベルに変化する。先着判定回路１６０は、プリチャージ信号ＰＲＥＰＺをワード線オンパルス信号ＷＯＮＤＰＺより先に受けるときに、ショート信号ＳＨＲＴＺを高レベルに変化する。高レベルのショート信号ＳＨＲＴＺは、次の内部リフレッシュ要求信号ＩＲＥＦＺに同期して、ショートフラグ信号ＳＦＬＧＺとして出力される。
後述するように、リフレッシュ要求に応答して、通常リフレッシュ動作が実行されずに第１または第２ショートリフレッシュ動作が実行されるとき、リフレッシュ動作の完了を示すプリチャージ信号ＰＲＥＰＺは、ワード線オンパルス信号ＷＯＮＤＰＺより先に出力され、ショート信号ＳＨＲＴＺが出力される。すなわち、ショートフラグ信号ＳＦＬＧＺは、通常リフレッシュ動作が実行されることなく、リフレッシュタイマ１５２から次のリフレッシュ要求が発生したときに出力される。
図３４は、第７の実施形態の動作例を示している。この例では、アクセスコマンド（アクセス要求）が、リフレッシュ開始信号ＲＥＦＰＺのすぐ後に供給される（図３４（ａ））。
まず、図３２に示したフリップフロップ１５８ａは、リフレッシュ開始信号ＲＥＦＰＺに同期して、ロウ制御信号ＲＡＳＺを出力する（図３４（ｂ））。ロウ制御信号ＲＡＳＺに応答して、ワード線オン信号ＷＯＮＺ、ＷＯＮＢＺ、ＷＯＮＤＺが順次出力される（図３４（ｃ）、（ｄ）、（ｅ））。ワード線オン信号ＷＯＮＢＺ（第１時刻信号）は、ロウ制御信号ＲＡＳＺの出力後、第１時刻ＴＩＭＥ１に常に出力される。ワード線オン信号ＷＯＮＤＺ（第２時刻信号）は、ロウ制御信号ＲＡＳＺの出力後、第２時刻ＴＩＭＥ２に常に出力される。
ロウ制御信号ＲＡＳＺに同期してワード線制御信号ＴＷＺが出力され、アドレス信号ＡＤに応じたワード線ＷＬが活性化される（図３４（ｆ））。ワード線ＷＬの活性化により、メモリセルＭＣからビット線ＢＬ、／ＢＬにデータが読み出される（図３４（ｇ））。ワード線ＷＬの活性化後、センスアンプ活性化信号ＬＥＺが出力され、センスアンプＳＡが活性化される。センスアンプＳＡの活性化により、ビット線ＢＬ、／ＢＬ上のデータが増幅される（図３４（ｈ））。すなわち、ワード線ＷＬに接続されたメモリセルＭＣにデータを再書き込みするリフレッシュ動作が開始される。
図３２に示したフリップフロップ１５８ｆは、コマンド要求に応答するアクセス開始信号ＣＭＤＰＺに同期して、ワード線オフ信号ＷＯＦＦＺを出力する（図３４（ｉ））。ワード線オフ信号ＷＯＦＦＺの高レベル期間にワード線オン信号ＷＯＮＢＺが高レベルに変化するため、第１時刻ＴＩＭＥ１にワード線オフパルス信号ＷＯＦＦＰＺが出力される（図３４（ｊ））。
図３２に示したプリチャージ生成回路１５８ｈは、ワード線オフパルス信号ＷＯＦＦＰＺに同期してプリチャージ信号ＰＲＥＰＺを出力する（図３４（ｋ））。プリチャージ信号ＰＲＥＰＺの出力により、ロウ制御信号ＲＡＳＺは低レベルに変化する（図３４（ｌ））。ロウ制御信号ＲＡＳＺの低レベルの変化により、ワード線ＷＬは非活性化され、センスアンプ活性化信号ＬＥＺは非活性化される（図３４（ｍ））。そして、ビット線ＢＬ、／ＢＬがプリチャージされ、リフレッシュ動作は、第１時刻ＴＩＭＥ１に対応して終了する。
ロウ制御信号ＲＡＳＺの低レベルへの変化に応答して、ワード線オン信号ＷＯＮＺ、ＷＯＮＢＺ、ＷＯＮＤＺが順次低レベルに変化する。図中の破線は、アクセス要求がリフレッシュ要求より遅れて発生する場合の波形（後述する図３６に示す通常リフレッシュ動作）を示している。
このように、アクセス開始信号ＣＭＤＰＺがリフレッシュ開始信号ＲＥＦＰＺから第１時刻ＴＩＭＥ１の間に出力されるとき、すなわち、アクセス要求が第１時刻ＴＩＭＥ１より前に供給されるとき、リフレッシュ動作は、第１時刻ＴＩＭＥ１に対応して終了し、リフレッシュ動作として最も短い第１ショートリフレッシュ動作が実行される。
図３５は、第７の実施形態の別の動作例を示している。図３４と同じ動作については、詳細な説明を省略する。この例では、アクセスコマンド（アクセス要求）が、第１時刻ＴＩＭＥ１と第２時刻ＴＩＭＥ２の間に供給される（図３５（ａ））。
まず、ロウ制御信号ＲＡＳＺに同期してワード線制御信号ＴＷＺ（ワード線ＷＬ）およびセンスアンプ活性化信号ＬＥＺが順次出力され、リフレッシュ動作が開始される。（図３５（ｂ））。
アクセス開始信号ＣＭＤＰＺは、ワード線オン信号ＷＯＮＢＺが高レベル、かつワード線オン信号ＷＯＮＤＺが低レベルのときに出力される。このため、プリチャージ生成回路１５８ｈは、アクセス開始信号ＣＭＤＰＺに同期してプリチャージ信号ＰＲＥＰＺを出力する（図３５（ｃ））。
プリチャージ信号ＰＲＥＰＺの出力により、ロウ制御信号ＲＡＳＺは低レベルに変化する（図３５（ｄ））。ロウ制御信号ＲＡＳＺの低レベルの変化により、ワード線ＷＬは非活性化され、センスアンプ活性化信号ＬＥＺは非活性化される（図３５（ｅ））。そして、ビット線ＢＬ、／ＢＬがプリチャージされ、リフレッシュ動作は、終了する。図中の破線は、アクセス要求がリフレッシュ要求より遅れて発生する場合の波形（後述する図３６に示す通常リフレッシュ動作）を示している。
このように、アクセス開始信号ＣＭＤＰＺが第１時刻ＴＩＭＥ１と第２時刻ＴＩＭＥの間に出力されるとき、リフレッシュ動作は、アクセス開始信号ＣＭＤＰＺに同期して終了する。第１時刻ＴＩＭＥ１と第２時刻ＴＩＭＥの間に動作が終了するリフレッシュ動作は、第２ショートリフレッシュ動作と称される。第２ショートリフレッシュ動作の動作時間は、第１ショートリフレッシュ動作より長く、通常リフレッシュ動作より短い。第２ショートリフレッシュ動作の動作時間は、アクセス開始信号ＣＭＤＰＺの生成タイミングにより可変である。
図３６は、第７の実施形態の別の動作例を示している。図３４と同じ動作については、詳細な説明を省略する。この例では、アクセスコマンド（アクセス要求）が、第２時刻ＴＩＭＥ２後に供給される（図３６（ａ））。
まず、ロウ制御信号ＲＡＳＺに同期してワード線制御信号ＴＷＺ（ワード線ＷＬ）およびセンスアンプ活性化信号ＬＥＺが順次出力され、リフレッシュ動作が開始される。（図３５（ｂ））。また、図３４と同様に、リフレッシュ開始信号ＲＥＦＰＺに応答して、ロウ制御信号ＲＡＳＺ、ワード線オン信号ＷＯＮＺ、ＷＯＮＢＺ、ＷＯＮＤＺが順次出力される（図３４（ｃ）、（ｄ）、（ｅ）、（ｆ））。ワード線オン信号ＷＯＮＤＺに応答して、ワード線オンパルス信号ＷＯＮＤＰＺが出力される（図３６（ｇ））。
図３２に示したプリチャージ生成回路１５８ｈは、ワード線オンパルス信号ＷＯＮＤＰＺに同期してプリチャージ信号ＰＲＥＰＺを出力する（図３６（ｈ））。プリチャージ信号ＰＲＥＰＺの出力により、ロウ制御信号ＲＡＳＺは低レベルに変化する（図３６（ｉ））。ロウ制御信号ＲＡＳＺの低レベルの変化により、ワード線ＷＬは非活性化され、センスアンプ活性化信号ＬＥＺは非活性化される（図３６（ｊ））。そして、ビット線ＢＬ、／ＢＬがプリチャージされ、リフレッシュ動作は、終了する。
このように、アクセス開始信号ＣＭＤＰＺが第２時刻ＴＩＭＥ後に出力されるとき、リフレッシュ動作は、第２時刻ＴＩＭＥに同期して終了する。すなわち、第１および第２ショートリフレッシュ動作より動作時間の長い通常リフレッシュ動作が実行される。
なお、第１および第２ショートリフレッシュ動作によりメモリセルＭＣに再書き込みされるデータの保持時間は、３０ｍｓ以上になる。通常リフレッシュ動作によりメモリセルＭＣに再書き込みされるデータの保持時間は、３００ｍｓ以上になる。
図３７は、アクセス要求とリフレッシュ要求とが競合するときのアクセス時間を示している。図中、黒い四角印および黒い丸印は、本実施形態の適用前のアクセス時間を示し、白い三角印は、本実施形態でのアクセス時間を示している。
図中の一点鎖線（ＲＥＦ）は、リフレッシュ要求が発生する時刻を示している。一点鎖線より左の領域は、アクセス要求がリフレッシュ要求より早いことを示し、一点鎖線より右の領域は、アクセス要求がリフレッシュ要求より遅いことを示している。
黒い四角印は、リフレッシュ動作がアクセス動作に対して優先されるとき、アクセス動作が常にリフレッシュ動作から所定時間後に開始される擬似ＳＲＡＭを示している。この場合、リフレッシュ要求直後にアクセス要求があるとき、アクセス時間が最大になる（図３７（ａ））。
黒い丸印は、アクセス要求がリフレッシュ要求の直後に供給されるときに、動作期間の短いショートリフレッシュ動作（動作時間固定）を実行し、アクセス要求がリフレッシュ要求後しばらくして供給されるときに、動作期間の長い通常リフレッシュ動作（動作時間固定）を実行する擬似ＳＲＡＭを示している。この擬似ＳＲＡＭでは、２つの遅延回路の一方のパスを使用することで、リフレッシュ動作の終了時刻を切り替えている。この場合、アクセス時間のピークは、遅延回路の切り替え時刻に一致する。また、アクセス時間の跳びが、遅延回路の遅延時間（量子化誤差）に対応して生じる。図中の左側のピークは、ショートリフレッシュ動作が優先して実行される場合を示し（図３７（ｂ））、図中の右側のピークは、通常リフレッシュ動作が優先して実行される場合を示す（図３７（ｃ））。なお、３つ以上の遅延回路でリフレッシュ動作を切り替える場合、遅延回路の数と同じ数のピークが生じる。このとき、アクセス時間の最大値を小さくすることが可能であるが、遅延回路の切り替え制御は、複雑になる。また、遅延回路の遅延時間に対応するアクセス時間の跳びが生じる。すなわち、アクセス時間の特性は、のこぎり歯のようになる。
一方、本実施形態の擬似ＳＲＡＭでは（白い三角印）、アクセス要求が第１時刻ＴＩＭＥ１より前に供給されるとき、アクセス時間が増加する（図３７（ｄ））。しかし、その後、アクセス時間は、一定になる（図３７（ｅ））。これは、第１時刻ＴＩＭＥ１から第２時刻ＴＩＭＥ２では、図３５に示したように、アクセス要求に応答してリフレッシュ動作が終了するためである。このように、本実施形態では、裁定回路１５４の動作によるアクセス時間のばらつきが最小限になる。アクセス時間の跳びも１箇所でしか生じない。
図３８は、第７の実施形態における第１動作モードから第２動作モードへの移行を示している。図中の数値は、リフレッシュアドレスＲＥＦＡＤを示している。
タイミング図の始まりにおいて、通常リフレッシュ動作が、全てのメモリセルＭＣに実行されている。第１動作モード中、内部リフレッシュ要求信号ＩＲＥＦＺは、約７３μｓ毎に発生する。この数値は、通常リフレッシュ動作によりメモリセルＭＣがデータを保持できる時間（３００ｍｓ）を、ワード線ＷＬの本数（４０９６本）で割った値である。第２動作モード中、内部リフレッシュ要求信号ＩＲＥＦＺは、約７．３μｓ毎に発生する。この数値は、第１または第２ショートリフレッシュ動作によりメモリセルＭＣがデータを保持できる時間（３０ｍｓ）を、ワード線ＷＬの本数（４０９６本）で割った値である。
まず、リフレッシュアドレスＲＥＦＡＤ（＝”００”）に対応する内部リフレッシュ要求信号ＩＲＥＦＺの直後に、アクセス要求に伴うアクセスタイミング信号ＡＴＤＰＺが出力される（図３８（ａ））。このため、第１または第２ショートリフレッシュ動作（ＲＥＦｓ）が実行される（図３８（ｂ））。図３３に示したコア制御回路１５８の先着判定回路１６０は、ワード線オンパルス信号ＷＯＮＤＰＺより前に供給されるプリチャージ信号ＰＲＥＰＺに応答してショート信号ＳＨＲＴＺを高レベルに変化する（図３８（ｃ））。
アクセス要求に応答するアクセス動作（Ｒ／Ｗ）が、リフレッシュ動作ＲＥＦｓの後に実行される（図３８（ｄ））。ここで、アクセス動作は、読み出し動作または書き込み動作である。
図３１に示した再要求タイマ１５６は、第１動作モード中（ＳＦＬＧＺ＝低レベル）に活性化されている。再要求タイマ１５６は、第１または第２ショートリフレッシュ動作を示すリフレッシュ開始信号ＲＥＦＰＺに応答して再要求信号ＲＲＥＱＺを出力する（図３８（ｅ））。そして、アクセス動作の後に、リフレッシュアドレス”００”に対するリフレッシュ動作が再度開始される。
リフレッシュ動作の開始とほぼ同時刻に、次のアクセス要求が供給される（図３８（ｆ））。このため、リフレッシュ動作として第２ショートリフレッシュ動作が実行される（図３８（ｇ））。通常リフレッシュ動作が実行できないため、再要求タイマ１５６は、再要求信号ＲＲＥＱＺを再び出力する（図３８（ｈ））。この後、再要求信号ＲＲＥＱＺに応答する第１または第２リフレッシュ動作が繰り返される。
リフレッシュアドレス”００”に対する通常リフレッシュ動作が実行される前に、リフレッシュアドレス”０１”に対する次の内部リフレッシュ要求信号ＩＲＥＦＺが発生する（図３８（ｉ））。先着判定回路１６０は、内部リフレッシュ要求信号ＩＲＥＦＺに同期してショートフラグ信号ＳＦＬＧＺを高レベルに変化する（図３８（ｊ））。ショートフラグ信号ＳＦＬＧＺの高レベルへの変化により、擬似ＳＲＡＭは、第１動作モードから第２動作モードに移行する。
このように、擬似ＳＲＡＭは、第１動作モード中に、アクセス要求が頻繁に供給され、通常リフレッシュ動作が実行できないときに、第２動作モードに移行する。第２動作モードへの移行の判断は、内部リフレッシュ要求信号ＩＲＥＦＺの供給間隔（約７２μｓ）だけ待たれる。この間に、アクセス要求がとぎれ、通常リフレッシュ動作が実行されると、擬似ＳＲＡＭは、第２動作モードに移行しない。第２動作モードは、リフレッシュ要求間隔が短く、消費電力は、第１動作モードに比べ大きい。リフレッシュ要求の１周期の間、第２動作モードへの移行の判断を待つことで、第２動作モードへの無駄な移行は防止され、消費電力の増加が防止される。
図３１に示した分周切替回路１５０は、高レベルのショートフラグ信号ＳＦＬＧＺを受けて、ヒューズ回路ＦＵＳ２を選択する。ヒューズ回路ＦＵＳ２の選択により、リフレッシュタイマ１５２は、内部リフレッシュ要求信号ＩＲＥＦＺを約７．３μｓ毎に出力する。すなわち、第２動作モード中は、リフレッシュ要求の発生間隔が第１動作モードの約１０分の１になる。
第２動作モードでは、再要求タイマ１５６は、高レベルのショートフラグ信号ＳＦＬＧＺを受けて非活性化される。このため、再要求信号ＲＲＥＱＺは出力されず（図３８（ｋ））、再要求信号ＲＲＥＱＺに応答するリフレッシュ動作は、実行されない（図３８（ｌ））。第２動作モード中、リフレッシュ要求の発生間隔は、短くなるため、第１または第２リフレッシュ動作の実行により、メモリセルＭＣ内のデータは、リフレッシュカウンタ１１８が１周するまでの間、十分に保持される。換言すれば、再要求信号ＲＲＥＱＺに応答するリフレッシュ動作は不要になる。無駄なリフレッシュ動作を禁止することで、消費電力の増加が防止される。
図３９は、第７の実施形態における第２動作モードから第１動作モードへの移行を示している。図中の数値は、リフレッシュアドレスＲＥＦＡＤを示している。
第２動作モード中に、第１または第２ショートリフレッシュ動作（ＲＥＦｓ）が実行されることなく、通常リフレッシュ動作（ＲＥＦ）のみが実行され、リフレッシュカウンタ１１８が１周するとき、コア制御回路１５８は、ショートフラグ信号ＳＦＬＧＺを低レベルに変化する（図３９（ａ））。
分周切替回路１５０は、低レベルのショートフラグ信号ＳＦＬＧＺを受けて、ヒューズ回路ＦＵＳ１を選択する。ヒューズ回路ＦＵＳ１の選択により、リフレッシュタイマ１５２は、内部リフレッシュ要求信号ＩＲＥＦＺを約７３μｓ毎に出力する。すなわち、ショートフラグ信号ＳＦＬＧＺの低レベルへの変化により、動作モードは、第２動作モードから第１動作モードに戻り、リフレッシュ要求の発生間隔は、再び長くなる。このように、擬似ＳＲＡＭは、アクセス要求の頻度が低く、通常リフレッシュ動作が連続して実行できると判断したとき、第２動作モードから第１動作モードに移行する。第１動作モードへの移行により、消費電力が削減される。
以上、第７の実施形態では、リフレッシュ要求とアクセス要求とが競合したときに、リフレッシュ動作の終了時刻を、固定でなく、アクセス要求の供給タイミングに応じて可変にした。このため、リフレッシュ要求とアクセス要求が競合したときに、リフレッシュ動作後のアクセス動作をさらに早く開始できる。すなわち、アクセス時間をさらに短縮できる。
具体的には、アクセス要求が第１時刻ＴＩＭＥ１より前に供給されるときに、リフレッシュ動作の終了時刻は、第１時刻ＴＩＭＥ１に設定される。このとき、第１ショートリフレッシュ動作が実行される。このため、リフレッシュ動作の終了は、常に第１時刻ＴＩＭＥ１以後になる。最低限のリフレッシュ動作期間を確保することで、リフレッシュ動作によりメモリセルＭＣ内のデータが破壊することを防止できる。
アクセス要求が第１時刻ＴＩＭＥ１から第２時刻ＴＩＭＥ２の間に供給されるときに、リフレッシュ動作の終了時刻は、アクセス要求の供給時刻に設定される。このとき、第２ショートリフレッシュ動作が実行される。このため、アクセス要求の供給タイミングに同期してリフレッシュ動作を完了できる。この結果、リフレッシュ動作後のアクセス動作を早く開始でき、アクセス時間を短縮できる。
アクセス要求が第２時刻ＴＩＭＥ２後に供給されるときに、リフレッシュ動作の終了時刻は、第２時刻ＴＩＭＥ２に設定される。このとき、通常リフレッシュ動作が実行される。このため、リフレッシュ動作の終了は、常に第２時刻ＴＩＭＥ２以前になる。アクセス要求が供給されないときにも、リフレッシュ動作を常に第２時刻ＴＩＭＥ２で終了することで、メモリコア１３６の無駄な動作を防止できる。
リフレッシュ動作の終了時刻が、アクセス要求の供給タイミングに応じて変化するため、アクセス要求がリフレッシュ要求に対して徐々にずれても、アクセス時間は変化しない。このため、リフレッシュ要求とアクセス要求の時間差によりアクセス時間がばらつくこと（アクセス時間が跳ぶこと）が防止できる。アクセス時間がばらつかないため、アクセス時間の最大値（ワースト値）を小さくできる。
裁定回路１５４により、アクセス要求とリフレッシュ要求とが競合するときにも、アクセス動作およびリフレッシュ動作を確実に実行できる。
第１時刻ＴＩＭＥ１を通知するワード線オン信号ＷＯＮＢＺおよび第２時刻ＴＩＭＥ２を通知するワード線オン信号ＷＯＮＤＺを生成する遅延回路１５８ｃ、１５８ｄ（タイミング生成回路）を、コア制御回路１５８に形成したので、簡易な論理回路により、アクセス要求の供給タイミングに応じてリフレッシュ動作を終了できる。
第１動作モードから第２動作モードへの移行の判断を、次のリフレッシュ要求が発生するまで待つことで、アクセス要求の供給頻度が一時的に高くなったのか、継続して高いのかを確実に判断できる。このため、アクセス頻度に応じた最適な動作モードに移行できる。この結果、第２動作モードに移行している期間を最小限にでき、リフレッシュ動作による消費電力を必要最小限にできる。すなわち、半導体メモリの消費電力を削減できる。
擬似ＳＲＡＭは、第２動作モード中に、通常リフレッシュ動作のみが実行されてリフレッシュカウンタが１周したときに、アクセス要求の頻度が所定の期間下がったと判断し、第２動作モードから第１動作モードに移行する。このため、アクセス要求の頻度が低いときに、リフレッシュ要求の頻度が下げることができ、消費電力を削減できる。
このように、アクセス要求の頻度に応じて、リフレッシュ要求の発生間隔を自動的に調整することで、リフレッシュ動作に伴う消費電力を最小限にできる。すなわち、擬似ＳＲＡＭの消費電力を削減できる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
 産業上の利用の可能性
本発明の半導体メモリでは、第１リフレッシュ動作の後に第２リフレッシュ動作が必ず実行されるため、第１リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後の第２リフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
本発明の半導体メモリでは、第１および第２リフレッシュ信号によりスイッチ回路を動作させることで、アドレス信号の切り替え制御を容易にできる。このため、スイッチ回路を簡易に構成できる。
本発明の半導体メモリでは、第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリでは、第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリでは、第１および第２リフレッシュ動作において、増幅工程の時間のみを調整することで、第１リフレッシュ動作の実行時間を容易に最小限にできる。すなわち、コア制御回路等の回路を簡易に構成できる。
本発明の半導体メモリでは、第１リフレッシュ動作を必要のあるときのみ実行することで、動作時の消費電力を削減できる。
本発明の半導体メモリでは、２回の外部アクセスサイクル時間の間に、第１および第２リフレッシュ動作と、２回のアクセス動作とを実行できる。第１リフレッシュ動作の実行時間が短いため、外部アクセスサイクルを従来より短縮できる。
本発明の半導体メモリでは、第２リフレッシュ動作の実行時間は、第２リフレッシュ動作およびアクセス動作を実行するための制御回路を共通化できる。この結果、コア制御回路等の回路規模を小さくできる。
本発明の半導体メモリでは、第２リフレッシュ動作の実行後、次のアクセス動作を実行するまでにタイミング余裕ができる。したがって、コア制御回路等の動作余裕を向上でき、これ等回路のタイミンダ設計が容易になる。
本発明の半導体メモリでは、試験モード中に外部試験端子を介して供給される試験リフレッシュ要求信号から第１および第２リフレッシュ信号を生成することで、第１リフレッシュ動作の動作マージンを容易に評価できる。
本発明の半導体メモリでは、１つの外部試験端子により、第１および第２リフレッシュ信号の生成間隔を自在に設定できる。
本発明の半導体メモリでは、検出回路が検出信号を出力することで、リフレッシュ制御回路による第１および第２リフレッシュ制御信号の切り替えタイミングを検出できる。すなわち、半導体メモリが２種類のリフレッシュ動作機能を有するときにも、それぞれのリフレッシュ動作が実行されるタイミング条件を評価できる。また、第１リフレッシュ制御信号が連続して発生すると動作不良が起こる場合にも、不良が発生するタイミングを、検出信号により確実に評価できる。
半導体メモリ内で自動的に実行される２種類のリフレッシュ動作を容易に検出できるため、これ等リフレッシュ動作に関連する半導体メモリの動作特性を、簡易な手法で正確に評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
本発明の半導体メモリでは、半導体メモリのリフレッシュ特性を評価するための評価装置により検出信号を検出でき、リフレッシュ動作に関連する半導体メモリの動作特性を正確に評価できる。
本発明の半導体メモリでは、半導体メモリに接続される評価装置は、データ端子のハイインピーダンス状態を測定することで検出信号を検出でき、半導体メモリのリフレッシュ動作に関連する動作特性を容易に評価できる。また、データ端子を外部端子として使用することで、データ端子を試験端子として兼用できる。このため、新たな端子を形成することが不要になり、チップサイズの増加を防止できる。
本発明の半導体メモリでは、所望のタイミングを有するリフレッシュ要求およびアクセス要求を、半導体メモリの外部から供給できるため、アクセス要求とリフレッシュ要求のずれ（時間差）を高い精度で制御できる。この結果、半導体メモリのリフレッシュ動作に関連する動作特性を詳細に評価できる。
本発明の半導体メモリでは、通常の動作時に動作する回路を用いて、半導体メモリチップの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、半導体メモリの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
本発明の半導体メモリでは、内部リフレッシュ要求がアクセス要求より優先される場合にもアクセス要求に対応するアクセス動作を早く開始できる。すなわち、アクセス時間を短縮できる。第１リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後のリフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
本発明の半導体メモリでは、第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリでは、リフレッシュ動作の終了時刻は、固定でなく、アクセス要求の供給タイミングに応じて可変である。このため、リフレッシュ要求とアクセス要求が競合したときに、リフレッシュ動作後のアクセス動作をさらに早く開始できる。すなわち、アクセス時間をさらに短縮できる。リフレッシュ要求とアクセス要求の時間差によりアクセス時間がばらつくことが防止できる。アクセス時間がばらつかないため、アクセス時間のワースト値を小さくできる。
本発明の半導体メモリでは、裁定回路により、アクセス要求とリフレッシュ要求とが競合するときにも、アクセス動作およびリフレッシュ動作を確実に実行できる。
本発明の半導体メモリでは、タイミング生成回路により、第１時刻信号および第２時刻信号を生成することで、簡易な論理回路により、アクセス要求の供給タイミングに応じてリフレッシュ動作を終了できる。
本発明の半導体メモリでは、リフレッシュ動作の終了は、常に第１時刻以後のため、最低限のリフレッシュ動作期間を確保でき、リフレッシュ動作によりメモリセル内のデータが破壊することを防止できる。また、リフレッシュ動作の終了は、常に第２時刻以前のため、アクセス要求が供給されないときにも、メモリコアの無駄な動作を防止できる。この結果、その後のアクセス要求に応答するアクセス動作を迅速に開始できる。さらに、リフレッシュ動作の終了を、第１時刻から第２時刻の間に設定することで、アクセス要求の供給タイミングに同期してリフレッシュ動作を完了できる。この結果、リフレッシュ動作後のアクセス動作を早く開始でき、アクセス時間を短縮できる。
本発明の半導体メモリでは、第１動作モードから第２動作モードへの移行の判断を、所定の期間待つことで、アクセス要求の供給頻度が一時的に高くなったのか、継続して高いのかを確実に判断できる。このため、アクセス頻度に応じた最適な動作モードに移行できる。この結果、第２動作モードに移行している期間を最小限にでき、リフレッシュ動作による消費電力を必要最小限にできる。すなわち、半導体メモリの消費電力を削減できる。
本発明の半導体メモリでは、アクセス要求の頻度が所定の期間下がったときに、、第２動作モードから第１動作モードに移行することで、リフレッシュ要求の頻度が下がり、消費電力を削減できる。
本発明は、メモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要な半導体メモリに関する。特に、本発明は、外部からのリフレッシュコマンドを必要とせず、リフレッシュ動作を内部で自動的に実行する半導体メモリに関する。また、本発明は、上記半導体メモリの試験技術に関する。
近年、携帯電話等のモバイル機器では、サービス機能が高度になってきており、扱われるデータ量は、増加の一途をたどっている。これに伴い、モバイル機器に搭載されるワークメモリの大容量化が要求されている。
従来、モバイル機器のワークメモリとして、システムの構成が容易なSRAMが使用されていた。しかし、SRAMは、１ビットのセルを構成する素子数がDRAMに比べて多いため、大容量化には不利である。このため、DRAMのメモリセルを有し、メモリセルのリフレッシュ動作を内部で自動的に実行することで、SRAMとして動作させる半導体メモリが開発されている。
この種の半導体メモリでは、１回のリフレッシュ動作を実行するためのリフレッシュ動作時間を、読み出しサイクル時間または書き込みサイクル時間に含めている。具体的には、リフレッシュ動作時間は、サイクル時間の前半に確保されている。実際の読み出し動作または書き込み動作は、サイクル時間の後半に実行される。このため、半導体メモリを搭載するシステム（ユーザ）は、半導体メモリのリフレッシュ動作を意識する必要がない。すなわち、ユーザは、この半導体メモリをSRAMとして使用できる。
また、この種の半導体メモリでは、サイクル時間を短くするために、リフレッシュ動作時間を読み出し動作時間より短くしている。具体的には、リフレッシュ動作時のワード線の選択時間は、読み出し動作時のワード線の選択時間より短い（例えば、特許文献１）。
特公平７−５８５８９号公報（２〜３ページ、第４図）
特許文献１に開示される半導体メモリでは、リフレッシュ要求が読み出し動作の直前に発生したときに、読み出し動作の前にリフレッシュ動作が実行される。リフレッシュ動作時間は、読み出し動作時間より短く設定されている。しかし、リフレッシュ動作時間は、メモリセルに所定の信号量のデータを再書き込みするために、読み出し動作時間より僅かしか短くできない。上述したように、実際の読み出し動作は、読み出しサイクル時間の後半に実行される。このため、アクセス時間を十分に短縮できない。
なお、上記特許文献１の第４図は、読み出し動作（読み出しデータＤ）の前後にリフレッシュ動作ＲＦが実行されることを示したものではない。第４図は、リフレッシュ動作ＲＦをリフレッシュ要求の発生タイミングに合わせて、読み出し動作の前または後に実行する例を簡略化して表したものである（上記特許文献１のコラム５の１行〜１０行）。
また、擬似SRAMは、上述したようにリフレッシュ動作を外部から認識されることなく自動的に実行する。一方、リフレッシュ動作が正しく実行されないと、メモリセルに保持されているデータは、破壊されてしまう。このため、リフレッシュ動作が正しく実行されることを評価する必要がある。特に、外部から供給される読み出し動作または書き込み動作の要求と、チップ内部で発生すリフレッシュ動作の要求とが競合するときの回路動作は、詳細に評価する必要がある。
本発明の目的は、DRAMの大容量とSRAMの使いやすさを兼ね備えた半導体メモリを提供することにある。
本発明の別の目的は、チップ内部で自動的にリフレッシュ動作を実行する半導体メモリにおいて、アクセス時間を短縮することにある。
本発明の別の目的は、チップ内部で自動的にリフレッシュ動作を実行する半導体メモリにおいて、リフレッシュ動作を確実に実行することにある。
本発明の別の目的は、リフレッシュ動作を確実に実行するために、チップの内部状態を評価することにある。
本発明の半導体メモリの一形態では、メモリコアは、複数のメモリセルを有している。コマンド制御回路は、コマンド端子を介して供給されるアクセス要求に応答してメモリセルをアクセスするためのアクセス信号を出力する。リフレッシュタイマは、メモリセルをリフレッシュするために、所定の周期でリフレッシュ要求を生成する。リフレッシュ制御回路は、リフレッシュ動作を開始するためにリフレッシュ要求に応答して第１リフレッシュ信号を出力する。アクセス要求とリフレッシュ要求とが競合するときに第１リフレッシュ信号の出力は停止される。このため、アクセス要求に対応するアクセス動作を早く開始できる。すなわち、アクセス時間を短縮できる。リフレッシュ制御回路は、アクセス要求に対応するアクセス動作後にリフレッシュ要求に応答する第２リフレッシュ信号を出力する。コア制御回路は、アクセス信号に応答してアクセス動作を実行し、第１および第２リフレッシュ信号に応答して第１および第２リフレッシュ動作をそれぞれ実行する。第１リフレッシュ動作の後に第２リフレッシュ動作が必ず実行されるため、第１リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後の第２リフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
本発明の半導体メモリの別の一形態では、第１リフレッシュ動作の実行時間は、第２リフレッシュ動作の実行時間より短い。第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。また、第１リフレッシュ動作の実行時間は、第１リフレッシュ動作によりメモリセルに再書き込みされるデータを、第２リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間である。すなわち、第１リフレッシュ動作の実行時間は、最小限に設定されている。第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリの別の一形態では、試験制御回路は、試験モード中に外部試験端子を介して供給される試験リフレッシュ要求信号から第１および第２リフレッシュ信号を生成する。このため、第１リフレッシュ動作後に実行される第２リフレッシュ動作を、所望のタイミングで開始できる。第２リフレッシュ動作は、第１リフレッシュ動作によりメモリセルに保持されるべきデータを、再度メモリセルに再書き込みする。したがって、第１リフレッシュ動作の動作マージンを容易に評価できる。
本発明の半導体メモリの別の一形態では、試験制御回路は、第１および第２リフレッシュ信号の生成間隔を、試験リフレッシュ要求信号のパルス幅に応じて設定する。このため、１つの外部試験端子により、第１および第２リフレッシュ信号の生成間隔を自在に設定できる。
本発明の半導体メモリの別の一形態では、メモリコアは、複数のメモリセル、メモリセルに接続されたビット線、およびビット線に接続されたセンスアンプを有している。コマンド制御回路は、コマンド端子を介して供給されるアクセス要求に応答してメモリセルをアクセスするためのアクセス制御信号を出力する。動作制御回路は、アクセス制御信号に応答してメモリコアにアクセス動作を実行させる。
リフレッシュタイマは、所定の周期で内部リフレッシュ要求を生成する。リフレッシュ制御回路は、アクセス要求および内部リフレッシュ要求の発生タイミングに応じて、第１リフレッシュ制御信号および第２リフレッシュ制御信号のいずれかを出力する。すなわち、リフレッシュ制御回路は、アクセス要求および内部リフレッシュ要求の発生タイミングに応じて、第１および第２リフレッシュ制御信号の出力を切り替える。センスアンプは、第１リフレッシュ制御信号により第１期間活性化され、第２リフレッシュ制御信号により第１期間より長い第２期間活性化される。動作制御回路は、第１および第２リフレッシュ制御信号に応答して、メモリコアに第１および第２リフレッシュ動作を実行させる。このように、半導体メモリは、自身が発生するリフレッシュ要求に応じて、外部に認識されることなく２種類のリフレッシュ動作を自動的に実行する。
検出回路は、試験モード中に動作し、第１リフレッシュ制御信号を検出したときに検出信号を出力する。このため、検出信号の出力により、リフレッシュ制御回路による第１および第２リフレッシュ制御信号の切り替えタイミングを検出できる。すなわち、半導体メモリが２種類のリフレッシュ動作機能を有するときにも、それぞれのリフレッシュ動作が実行されるタイミング条件を評価できる。また、例えば、第１リフレッシュ制御信号が連続して発生すると動作不良が起こる場合に、不良が発生するタイミングを、検出信号により確実に評価できる。
半導体メモリ内で自動的に実行される２種類のリフレッシュ動作を容易に検出できるため、これ等リフレッシュ動作に関連する半導体メモリの動作特性を、簡易な手法で正確に評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
本発明の半導体メモリの別の一形態では、検出回路により検出される検出信号は、外部端子を介して半導体メモリの外部に出力される。このため、例えば、半導体メモリのリフレッシュ特性を評価するための評価装置により検出信号を検出することで、リフレッシュ動作に関連する半導体メモリの動作特性を正確に評価できる。また、トライステート出力バッファは、メモリセルからの読み出しデータをデータ端子に出力する。出力マスク回路は、試験モード中に、トライステート出力バッファを制御することで、検出信号に応答して読み出しデータのデータ端子への出力を禁止し、データ端子をハイインピーダンス状態に設定する。このため、半導体メモリに接続される評価装置は、データ端子のハイインピーダンス状態を測定することで検出信号を検出できる。例えば、評価装置としてＬＳＩテスタを使用し、アクセス時間の評価用プログラムを利用してパス／フェイル判定をすることで、容易に検出信号の発生を検出できる。すなわち、半導体メモリのリフレッシュ動作に関連する動作特性を容易に評価できる。また、データ端子を外部端子として使用することで、新たな端子を形成することが不要になり、チップサイズの増加を防止できる。
本発明の半導体メモリの別の一形態では、リフレッシュ選択回路は、試験モード中に、外部試験端子を介して供給される試験リフレッシュ要求を内部リフレッシュ要求の代わりにリフレッシュ制御回路に出力する。このとき、リフレッシュタイマから出力される内部リフレッシュ要求はマスクされる。このため、所望のタイミングを有するリフレッシュ要求を、半導体メモリの外部から供給できる。リフレッシュ要求およびアクセス要求を、一つの評価装置から供給できるため、アクセス要求とリフレッシュ要求のずれ（時間差）を高い精度で制御できる。この結果、半導体メモリのリフレッシュ動作に関連する動作特性を詳細に評価できる。
本発明の半導体メモリの別の一形態では、リフレッシュ制御回路内の裁定回路は、アクセス要求と内部リフレッシュ要求とが競合するときに、アクセス要求に応答するアクセス動作およびリフレッシュ要求に応答するリフレッシュ動作の優先順を決める。裁定回路は、アクセス要求を内部リフレッシュ要求より優先させるときに、アクセス制御信号を出力した後に、第２リフレッシュ制御信号を出力する。また、裁定回路は、内部リフレッシュ要求をアクセス要求より優先させるときに、第１リフレッシュ制御信号、アクセス制御信号、および第２リフレッシュ制御信号を順次出力する。
第１リフレッシュ制御信号に応答するリフレッシュ動作は、短期間で終了する。このため、内部リフレッシュ要求がアクセス要求より優先される場合にもアクセス要求に対応するアクセス動作を早く開始できる。すなわち、アクセス時間を短縮できる。第１リフレッシュ制御信号に応答するリフレッシュ動作（第１リフレッシュ動作）後に、第２リフレッシュ制御信号に応答するリフレッシュ動作が必ず実行されるため、第１リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後のリフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
また、第１リフレッシュ動作の実行時間は、第１リフレッシュ動作によりメモリセルに再書き込みされるデータを、第２リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間である。すなわち、第１リフレッシュ動作の実行時間は、最小限に設定されている。第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリの別の一形態では、メモリコアは、複数のメモリセルを有している。外部端子は、メモリセルをアクセスするためのアクセス要求を受信する。リフレッシュタイマは、所定の周期でリフレッシュ要求を生成する。コア制御回路は、アクセス要求とリフレッシュ要求とが競合し、かつリフレッシュ要求が優先されるときに、リフレッシュ要求に応答するリフレッシュ動作の終了時刻を、アクセス要求の供給タイミングに応じて、第１時刻と第１時刻より遅い第２時刻との間に設定する。例えば、コア制御回路は、アクセス要求の受信時刻とリフレッシュ要求の発生時刻との差が小さいときに、終了時刻を早く設定する。また、コア制御回路は、アクセス要求の受信時刻とリフレッシュ要求の発生時刻との差が大きいときに、終了時刻を遅く設定する。リフレッシュ動作の終了時刻は、固定でなく、アクセス要求の供給タイミングに応じて可変である。このため、リフレッシュ要求とアクセス要求が競合したときに、リフレッシュ動作後のアクセス動作をさらに早く開始できる。すなわち、アクセス時間をさらに短縮できる。
リフレッシュ動作の終了時刻が、アクセス要求の供給タイミングに応じて変化するため、アクセス要求がリフレッシュ要求に対して徐々にずれても、アクセス時間は変化しない。このため、リフレッシュ要求とアクセス要求の時間差によりアクセス時間がばらつくことが防止できる。アクセス時間がばらつかないため、アクセス時間の最大値（ワースト値）を小さくできる。
本発明の半導体メモリの別の一形態では、メモリコアは、メモリセルに接続された複数のワード線を有している。半導体メモリは、リフレッシュタイマが出力するリフレッシュ要求の生成間隔の長い第１動作モードと、リフレッシュ要求の生成間隔の短い第２動作モードとを有している。リフレッシュ要求に対応して、ワード線の一つが選択される。
半導体メモリは、第１動作モード中に、リフレッシュ要求に対応して第１または第２ショートリフレッシュ動作が実行されるとき、この第１または第２ショートリフレッシュ動作後に、選択されたワード線に対して通常リフレッシュ動作を試みる。半導体メモリは、次のリフレッシュ要求が発生するまでに、アクセス要求が優先され、選択されたワード線に対する通常リフレッシュ動作が実行できないときに、第２動作モードに移行する。第２動作モードへの移行の判断を、所定の期間待つことで、アクセス要求の供給頻度が一時的に高くなったのか、継続して高いのかを確実に判断できる。このため、アクセス頻度に応じた最適な動作モードに移行できる。この結果、第２動作モードに移行している期間を最小限にでき、リフレッシュ動作による消費電力を必要最小限にできる。すなわち、半導体メモリの消費電力を削減できる。
本発明の半導体メモリの別の一形態では、リフレッシュカウンタは、ワード線を順次選択するために、リフレッシュ要求に応答してカウント動作する。半導体メモリは、第２動作モード中に、通常リフレッシュ動作のみが実行されてリフレッシュカウンタが１周したときに、第１動作モードに移行する。アクセス要求の頻度が所定の期間下がったときに、第１動作モードに移行することで、リフレッシュ要求の頻度が下がるため、消費電力を削減できる。
本発明の半導体メモリでは、第１リフレッシュ動作の後に第２リフレッシュ動作が必ず実行されるため、第１リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後の第２リフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。図の二重丸は、外部端子を示している。先頭に"/"の付いている信号および末尾に"X"の付いている信号は、負論理を示している。末尾に"Z"の付いている信号は、正論理を示している。
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、DRAMのメモリセルを有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
擬似SRAMは、コマンド制御回路１０、リフレッシュタイマ１２、リフレッシュ制御回路１４、リフレッシュカウンタ１６、リフレッシュアドレス入力回路１８、外部アドレス入力回路２０、スイッチ回路２２、データ入出力回路２４、コア制御回路２６、およびメモリコア２８を有している。
コマンド制御回路１０は、コマンド端子を介して外部からコマンド信号（チップイネーブル信号/CE、アウトプットイネーブル信号/OEおよびライトイネーブル信号/WE）を受け、受けたコマンドを解読し、読み出し制御信号RDZ、書き込み制御信号WRZ（アクセス信号）および読み書き制御信号RWZ、RWIZ（アクセス信号）を出力する。読み出し制御信号RDZおよび書き込み制御信号WRZ（高レベル）は、読み出しコマンドおよび書き込みコマンドがそれぞれ供給されたときに出力される。読み書き制御信号RWZ、RWIZ（高レベル）は、読み出しコマンドおよび書き込みコマンドが供給されたときに出力される。読み書き制御信号RWIZは、読み書き制御信号RWZよりも早く出力される。
リフレッシュタイマ１２は、リフレッシュ要求信号REFI0Z（リフレッシュコマンド）を所定の周期で出力する。リフレッシュ要求信号REFI0Zは、メモリセルMCに保持されたデータを失うことなく、メモリセルMCを順次リフレッシュできる周期で生成される。例えば、全てのメモリセルMCが、６４ｍｓ以内に１回リフレッシュされるように、リフレッシュ要求信号REFI0Zの生成周期が設定されている。具体的には、リフレッシュ要求毎に順次選択される２０４８本のワード線WLが配線されている場合、リフレッシュ要求信号REFI0Zは、３１μｓ毎に生成される。
リフレッシュ制御回路１４は、読み書き制御信号RWZ、RWIZおよびリフレッシュ要求信号REFI0Zに応じて、リフレッシュ信号REFSZ（第１リフレッシュ信号）およびリフレッシュ信号REFZ（第２リフレッシュ信号）を出力する。リフレッシュカウンタ１６は、リフレッシュ信号REFZの立ち上がりエッジから一定期間後にカウント動作し、リフレッシュアドレス信号RAZを順次出力する。
リフレッシュアドレス入力回路１８は、リフレッシュアドレス信号RAZをリフレッシュアドレス信号REFADとして出力する。外部アドレス入力回路２０は、アドレス端子を介してアドレス信号ADDを受信し、受信した信号をロウアドレス信号RAD（上位アドレス）およびコラムアドレス信号CAD（下位アドレス）として出力する。なお、擬似SRAMは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
スイッチ回路２２は、リフレッシュ信号REFZまたはREFSZが高レベルのときに、リフレッシュアドレス信号REFADを内部ロウアドレス信号IRADとして出力し、リフレッシュ信号REFZおよびREFSZがともに低レベルのときに、ロウアドレス信号RADをロウアドレス信号IRADとして出力する。
データ入出力回路２４は、読み出しデータをコモンデータバスCDBを介して受信し、受信したデータをデータ端子DQに出力し、書き込みデータをデータ端子DQを介して受信し、受信したデータをコモンデータバスCDBに出力する。データ端子DQのビット数は、例えば１６ビットである。
コア制御回路２６は、第１および第２タイミング制御回路３０、３２、およびOR回路３４を有している。
第１タイミング制御回路３０は、読み書き制御信号RWZおよびリフレッシュ信号REFZに同期して第１ワードタイミング信号TWX1を出力する。第２タイミング制御回路３２は、リフレッシュ信号REFSZに同期して第２ワードタイミング信号TWX2を出力する。OR回路３４は、第１または第２ワードタイミング信号TWX1、TWX2をワードタイミング信号TWZとして出力する。
なお、コア制御回路２６は、図示しないセンスアンプ制御回路およびプリチャージ制御回路を有している。センスアンプ制御回路は、読み書き制御信号RWZおよびリフレッシュ信号REFZ、REFSZのいずれかを受けたとき、後述するセンスアンプ部SAのセンスアンプを活性化するためのセンスアンプ活性化信号LEZを出力する。プリチャージ制御回路は、ビット線BL、/BLが使用されないときに、ビット線リセット信号BRSを出力する。
メモリコア２８は、メモリセルアレイARY、ワードデコーダ部WDEC、センスアンプ部SA、コラムデコーダ部CDEC、センスバッファ部SBおよびライトアンプ部WAを有している。メモリセルアレイARYは、複数の揮発性のメモリセルMC（ダイナミックメモリセル）と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BL、/BLとを有している。各メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BL（または/BL）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。ワード線WLの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。メモリセルアレイARYは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線リセット信号BRSに応答してビット線BL、/BLを所定の電圧にプリチャージするプリチャージ動作を実行する。
ワードデコーダ部WDECは、高レベルのワード線制御信号TWZを受けたとき、内部ロウアドレス信号IRADに応じてワード線WLのいずれかを選択し、選択したワード線WLを高レベルに変化させる。コラムデコーダ部CDECはコラムアドレス信号CADに応じて、ビット線BL、/BLとデータバスDBとをそれぞれ接続するコラムスイッチをオンさせるコラム線信号を出力する。
センスアンプ部SAは、複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号LEZに応答して動作し、ビット線BL、/BL上のデータの信号量を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスDBに伝達され、書き込み動作時にビット線を介してメモリセルMCに書き込まれる。
センスバッファ部SBは、データバスDB上の読み出しデータの信号量を増幅し、コモンデータバスCDBに出力する。ライトアンプ部WAは、コモンデータバスCDB上の書き込みデータの信号量を増幅し、データバスDBに出力する。
図２は、図１に示したリフレッシュ制御回路１４の詳細を示している。
リフレッシュ制御回路１４は、リフレッシュ要求信号REFI0Zおよび読み書き制御信号RWIZを受け、リフレッシュ要求信号REFIZを出力する裁定回路ARB、リフレッシュ信号REFZを生成する第１リフレッシュ生成回路３６、およびリフレッシュ信号REFSZを生成する第２リフレッシュ生成回路３８を有している。
裁定回路ARBは、リフレッシュ要求信号REFI0Zを読み書き制御信号RWIZに対して所定時間遅れて受信したときに、リフレッシュ要求信号REFI0Zを一時保持し、読み書き制御信号RWIZの出力後にリフレッシュ要求信号REFI0Zをリフレッシュ要求信号REFIZとして出力する。
第１リフレッシュ生成回路３６は、読み書き制御信号RWZ、RWIZがともに低レベルのときに、高レベルのリフレッシュ要求信号REFIZに応答して高レベルのリフレッシュ信号REFZを出力する。第２リフレッシュ生成回路３８は、読み書き制御信号RWIZが高レベルのときに、高レベルのリフレッシュ要求信号REFIZに応答して高レベルのリフレッシュ信号REFSZを出力する。
図３は、図１に示したコア制御回路２６の要部の詳細を示している。
第１タイミング制御回路３０は、読み書き制御信号RWZまたはリフレッシュ信号REFZの立ち上がりエッジに同期して、所定のパルス幅を有する第１ワードタイミング信号TWX1（低レベルのパルス）を出力する。第２タイミング制御回路３２は、リフレッシュ信号REFSZの立ち上がりエッジに同期して所定のパルス幅を有する第２ワードタイミング信号TWX2（低レベルのパルス）を出力する。OR回路３４は、上述したように、第１または第２ワードタイミング信号TWX1、TWX2をワードタイミング信号TWZとして出力する。
図４は、図１に示したリフレッシュアドレス入力回路１８、外部アドレス入力回路２０、およびスイッチ回路２２の詳細を示している。なお、図４に示した回路は、１ビットのアドレス信号に対応する回路である。実際には、アドレス信号のビット数に対応する数の回路が存在する。
リフレッシュアドレス入力回路１８は、奇数段のインバータで構成されている。リフレッシュアドレス入力回路１８は、リフレッシュアドレス信号RAZを反転し、リフレッシュアドレス信号REFADとして出力する。外部アドレス入力回路２０は、奇数段のインバータで構成されている２つのバッファ回路を有している。バッファ回路は、アドレス信号ADDをロウアドレス信号RADおよびコラムアドレス信号CADとしてそれぞれ出力する。
スイッチ回路２２は、リフレッシュ信号REFZまたはREFSZが高レベルのときに、リフレッシュアドレス信号REFADの反転論理を内部ロウアドレス信号IRADとして出力し、リフレッシュ信号REFZまたはREFSZが低レベルのときに、ロウアドレス信号RADの反転論理をロウアドレス信号IRADとして出力する。
図５は、第１の実施形態におけるメモリセルアレイARYの基本動作を示している。
この実施形態では、メモリセルアレイARYは、２つの基本タイミングＡ、Ｂのいずれかに従って動作する。基本タイミングＡ、Ｂのいずれも、読み出し工程RP、増幅工程AP、およびプリチャージ工程PPから構成される。読み出し工程RPは、ワード線WLの活性化（選択）に応答して選択されるメモリセルMCからビット線BL（または/BL）にデータを読み出す期間である。
増幅工程APは、ビット線BL（または/BL）にデータが読み出された後に、センスアンプ活性化信号LEZに応答してセンスアンプが活性化されてビット線BL、/BLの電圧差（データ）が増幅され、増幅されたビット線BL、/BLの電圧がデータを読み出したメモリセルMCに再書き込みされる期間である。プリチャージ工程PPは、ワード線WLを非活性化（非選択）し、ビット線BL、/BLを所定の電圧にプリチャージする期間である。
書き込み動作WR、読み出し動作RDおよび通常のリフレッシュ動作REF（第２リフレッシュ動作）は、基本タイミングＡを使用して実行される。すなわち、通常のリフレッシュ動作REFの実行時間は、書き込み動作WRおよび読み出し動作RDの実行時間と同じである。ワード線WLは、基本時間Ｔの７倍（７Ｔ）の期間活性化される。このときのサイクル時間tRCは、期間８Ｔになる。書き込み動作WRでは、メモリセルMCから読み出され、ビット線BL、/BL上で増幅されたデータを、書き込みデータで反転する必要がある。このため、書き込み動作WRのサイクル時間tRCが最も長くなる。読み出し動作RDでは、ユーザの使い勝手を考慮して、書き込み動作WRと同じ基本タイミングが使用される。
通常のリフレッシュ動作REFでは、ビット線BL、/BLをデータバスDBに接続する必要がなく、ビット線BL、/BL上でデータを反転する必要もない。このため、ワード線WLの活性化期間を期間６Ｔにしても、メモリセルMCに保持されていたデータを再びメモリセルMCにフル書き込みできる（図５の基本タイミングＣに示した短縮リフレッシュ動作REFr）。しかし、この実施形態では、コア制御回路２６を簡易に構成するために、通常のリフレッシュ動作REFでは、書き込み動作WRと同じ基本タイミングが使用される。リフレッシュ動作REFは、リフレッシュ信号REFZが出力されたときに実行される。
リフレッシュ動作REFにより、データがメモリセルMCにフル書き込みされることで、各メモリセルMCのデータ保持時間（ポーズ時間）は、６４ｍｓ以上になる。
なお、基本タイミングＣを使用するリフレッシュ動作REFrのサイクル時間tRCrは、従来技術で説明したリフレッシュ動作のサイクル時間と同じであり、期間７Ｔである。
ショートリフレッシュ動作REFf（第１リフレッシュ動作）は、基本タイミングＢを使用して実行される。ここで、ショートリフレッシュ動作REFfは、アクセス要求（読み出しコマンドまたは書き込みコマンド）とリフレッシュ要求とが競合したときに、リフレッシュ動作を最小限の期間実行するために使用される。ショートリフレッシュ動作REFfの後にすぐアクセス動作（読み出し動作RDまたは書き込み動作WR）を実行することで、アクセス時間が短縮できる。ショートリフレッシュ動作REFfでは、ワード線WLの活性化期間は、期間３Ｔに設定される。ショートリフレッシュ動作REFfのサイクル時間tRCfは、期間４Ｔである。
ショートリフレッシュ動作REFfでは、センスアンプの活性化期間（LEZ信号の高レベル期間）が短いため、ビット線BL、/BLの電圧差は、十分に増幅されない。メモリセルMCに再書き込みされるデータの信号量（リストアレベル）が小さいため、ショートリフレッシュ動作REFfの後、例えば２００ｎｓ以内に再度基本タイミングＡを使用して通常のリフレッシュ動作REFをする必要がある。換言すれば、２００ｎｓ以内に通常のリフレッシュ動作REFが実行できるのであれば、ショートリフレッシュ動作REFfをとりあえず実行することでメモリセルMCのデータが失われることが防止できる。このように、ショートリフレッシュ動作REFfの実行時間（データの増幅と再書き込み時間）は、ショートリフレッシュ動作REFfの実行後、通常のリフレッシュ動作REFを実行するまでの期間に、メモリセルMC内のデータを失うことなく保持できる時間である。
基本タイミングＡ、Ｂのサイクル時間の差は、センスアンプの活性化時間に対応する増幅工程APの時間差によって生じる。読み出し工程RPおよびプリチャージ工程PPの時間は、それぞれ基本タイミングＡ、Ｂとも同じである。
図６は、第１の実施形態における擬似SRAMの動作を示している。
この例では、２回の読み出し動作RDが連続して実行され、最初の読み出しコマンドとリフレッシュ要求信号REFI0Zとが、ほぼ同時に発生する。
まず、図１に示したコマンド制御回路１０は、低レベルのチップイネーブル信号/CE および図示しない低レベルのアウトプットイネーブル信号/OE、高レベルのライトイネーブル信号/WEを受け、読み出しコマンド（読み出しアクセス要求）が供給されたことを検出する（図６（ａ））。コマンド制御回路１０は、読み出しコマンドに応答して、読み書き制御信号RWIZおよび読み書き制御信号RWZを出力する（図６（ｂ、ｃ））。読み書き制御信号RWZは、読み書き制御信号RWIZが低レベルに変化する前に出力される。
図２に示したリフレッシュタイマ１２は、読み出しコマンドの供給とほぼ同時にリフレッシュ要求信号REFI0Zを出力する。リフレッシュ制御回路１４の裁定回路ARBは、リフレッシュ要求信号REFI0Zに応答してリフレッシュ要求信号REFIZを出力する（図６（ｄ））。
読み書き制御信号RWIZの高レベル期間にリフレッシュ要求信号REFIZが生成されるため、リフレッシュ制御回路１４の第２リフレッシュ生成回路３８は、高レベルのリフレッシュ信号REFSZを出力する（図６（ｅ））。図４に示したスイッチ回路２２は、高レベルのリフレッシュ信号REFSZに応答して、リフレッシュアドレス信号RAZ（RA1）をロウアドレス信号IRADとして出力する（図６（ｆ））。
図３に示した第２タイミング制御回路３２は、リフレッシュ信号REFSZに同期して第２ワードタイミング信号TWX2を出力する（図６（ｇ））。第２ワードタイミング信号TWX2の出力により、ワードタイミング信号TWZが出力され（図６（ｈ））、図５に示したショートリフレッシュ動作REFf（第１リフレッシュ動作）が実行される。
次に、第２リフレッシュ生成回路３８は、読み書き制御信号RWIZの低レベルへの変化に応答して、リフレッシュ信号REFSZの出力を停止する（図６（ｉ））。
スイッチ回路２２は、低レベルのリフレッシュ信号REFSZに応答して、１回目の読み出しコマンドに対応する外部アドレス信号ADD（AD1）をロウアドレス信号IRADとして出力する（図６（ｊ））。
図３に示した第１タイミング制御回路３０は、読み書き制御信号RWZの立ち上がりエッジに同期して第１ワードタイミング信号TWX1を出力する（図６（ｋ））。第１ワードタイミング信号TWX1の出力により、ワードタイミング信号TWZが出力され（図６（ｌ））、図５に示した読み出し動作RDが実行される。なお、ワードタイミング信号TWZの出力間隔は、ビット線BL、/BLのプリチャージ動作が正しく実行されるように、プリチャージ動作時間tRPに設定されている。読み出し動作RDによりビット線BL、/BL上で増幅された読み出しデータD0は、コモンデータバスCDBを介してデータ端子DQに出力される（図６（ｍ））。
読み出し要求と競合するリフレッシュ要求に対応してショートリフレッシュ動作REFfを実行することで、チップイネーブル信号/CEの立ち下がりエッジからデータ端子DQにデータが出力されるまでのチップイネーブルアクセス時間tCEは、従来に比べて時間T1だけ短縮される。
次に、図２に示したリフレッシュ制御回路１４の第１リフレッシュ生成回路３６は、読み書き制御信号RWZ、RWIZの低レベルを検出して、リフレッシュ信号REFZを出力する（図６（ｎ））。図１に示したリフレッシュカウンタ１６は、リフレッシュ信号REFZの立ち上がりエッジから所定時間後に、カウントアップし、リフレッシュアドレス信号RAZを"１"増加する（図６（ｏ））。スイッチ回路２２は、高レベルのリフレッシュ信号REFZに応答して、ショートリフレッシュ動作REFfの実行時と同じリフレッシュアドレス信号RAZ（RA1）をロウアドレス信号IRADとして出力する（図６（ｐ））。
第１タイミング制御回路３０は、リフレッシュ信号REFZに同期して第１ワードタイミング信号TWX1を出力する（図６（ｑ））。第１ワードタイミング信号TWX2の出力により、ワードタイミング信号TWZが出力され（図６（ｒ））、図５に示した通常のリフレッシュ動作REF（第２リフレッシュ動作）が実行される。
なお、アドレスAD1に対応する読み出し動作RDは、従来に比べ早く実行される。このため、通常リフレッシュ動作REFも従来に比べ早く実行される。
次に、低レベルのチップイネーブル信号/CE および図示しない低レベルのアウトプットイネーブル信号/OE、高レベルのライトイネーブル信号/WEが再び供給される（図６（ｓ））。コマンド制御回路１０は、読み出しコマンドに応答して、読み書き制御信号RWIZおよび読み書き制御信号RWZを出力する（図６（ｔ、ｕ））。
スイッチ回路２２は、リフレッシュ信号REFSZの立ち下がりエッジに同期して、２回目の読み出しコマンドに対応する外部アドレス信号ADD（AD2）をロウアドレス信号IRADとして出力する（図６（ｖ））。第１タイミング制御回路３０は、読み書き制御信号RWZの立ち上がりエッジに同期して第１ワードタイミング信号TWX1を出力する（図６（ｗ））。
第１ワードタイミング信号TWX1の出力により、ワードタイミング信号TWZが出力され（図６（ｘ））、図５に示した読み出し動作RDが実行される。読み出し動作RDによりビット線BL、/BL上で増幅された読み出しデータD0は、コモンデータバスCDBを介してデータ端子DQに出力される（図６（ｙ））。
ショートリフレッシュ動作REFfの影響により、読み出し動作RDおよび通常リフレッシュ動作REFは、従来より早く実行される。この結果、アドレスAD2に対応する読み出し動作RDも早く実行され、チップイネーブルアクセス時間tCEは、上述と同様に従来に比べて時間T1だけ短縮される。
なお、この擬似SRAMは、図６に示したように、ショートリフレッシュ動作REFfおよび通常のリフレッシュ動作REFの実行時間、および２回の読み出し動作RDの実行時間の和が、アクセス要求の最小供給間隔である外部アクセスサイクル時間tERCの２回分より小さくなるように設計されている。このため、２回の外部アクセスサイクル時間tERCの間に、ショートリフレッシュ動作REFfおよび通常のリフレッシュ動作REFと、２回の読み出し動作RDとを実行できる。本発明では、上述したように、ショートリフレッシュ動作REFfの実行時間が短いため、外部アクセスサイクルtERCを従来より短縮できる。
図７は、第１の実施形態における擬似SRAMの別の動作を示している。図６と同じ動作については、詳細な説明を省略する。
この例では、２回の読み出し動作RDが連続して実行され、最初の読み出しコマンドの供給後に、リフレッシュ要求信号REFI0Zが発生する。
図２に示したリフレッシュ制御回路１４の裁定回路ARBは、リフレッシュ要求信号REFI0Zを一時保持し、読み書き制御信号RWIZの出力後にリフレッシュ要求信号REFI0Zをリフレッシュ要求信号REFIZとして出力する（図７（ａ））。裁定回路ARBにより、リフレッシュ要求信号REFIZの出力を遅らせることで、第２リフレッシュ生成回路３８からリフレッシュ信号REFSZが出力されることが防止される。リフレッシュ信号REFSZが出力されないため、読み出し動作RD前のショートリフレッシュ動作REFfは、実行されない。このように、アクセス要求とリフレッシュ要求とが競合しないときに、リフレッシュ信号REFSZの出力をマスクすることで、ショートリフレッシュ動作REFfを必要のあるときのみ実行できる。この結果、動作時の消費電力を削減できる。
この後、図６と同様に、第１ワードタイミング信号TWX1が、読み書き制御信号RWZの立ち上がりエッジに同期して出力され（図７（ｂ））、ワードタイミング信号TWZが出力され（図７（ｃ））、読み出し動作RDが実行される。読み出し動作RD以降のタイミングは、図６と同じである。読み出し動作RD時のチップイネーブルアクセス時間tCEは、図６と同様に、従来に比べて時間T1だけ短縮される。
図８は、第１の実施形態における擬似SRAMの別の動作を示している。図６と同じ動作については、詳細な説明を省略する。
この例では、読み出し動作RDおよび書き込み動作WRが連続して実行され、読み出しコマンドとリフレッシュ要求信号REFI0Zとが、ほぼ同時に発生する。図８に示したタイミングは、図６のアドレスAD2に対応する読み出し動作RDが書き込み動作WRに代わったことを除き、図６と同じである。すなわち、読み出し動作RDと書き込み動作WRが繰り返し実行される場合においても、図６と同様に、サイクル時間を短縮できる。
以上、本実施形態では、アクセス要求とリフレッシュ要求とが競合するときにリフレッシュ信号REFSZの出力を停止し、ショートリフレッシュ動作REFfを中断する。このため、アクセス要求に対応するアクセス動作を早く開始できる。すなわち、アクセス時間を短縮できる。
ショートリフレッシュ動作REFfの後に通常のリフレッシュ動作REFが必ず実行されるため、ショートリフレッシュ動作REFfによるメモリセルMCへの再書き込みが十分でなくても、その後のリフレッシュ動作REFで十分な信号量のデータがメモリセルMCに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルMCのデータを確実に保持できる。特に、本実施形態では、ショートリフレッシュ動作REFfの実行時間を最小限にしているため、アクセス動作をより早く開始できる。
外部アドレス信号ADD（RAD）およびリフレッシュアドレス信号REFADをリフレッシュ信号REFSZ、REFZにより切替えるため、スイッチ回路２２を簡易に構成できる。
ショートリフレッシュ動作REFfおよび通常のリフレッシュ動作REFの実行時間は、増幅工程APの時間の変更のみで調整される。このため、ショートリフレッシュ動作REFfの実行時間を容易に所望の時間に調整できる。また、リフレッシュ動作REFf、REFの実行時間を増幅工程APのみで調整することで、メモリコア２８の動作制御が容易になり、コア制御回路２６の回路を簡易に構成できる。
アクセス要求とリフレッシュ要求とが競合しないときに、ショートリフレッシュ動作REFfを実行しないことで、動作時の消費電力を削減できる。
読み出し動作RDおよび書き込み動作WRの前に実行されるショートリフレッシュ動作REFfの実行時間が最小限に設定されているため、外部アクセスサイクル時間tERCを従来より短縮できる。
通常のリフレッシュ動作REFの実行時間と、読み出し動作RDおよび書き込み動作WRの実行時間とが同じであるため、これ等動作を実行するための制御回路を共通化できる。具体的には、第１タイミング制御回路３０を共有できるため、擬似SRAMの回路規模を小さくできる。
図９は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のコア制御回路２６の代わりにコア制御回路２６Ａが形成されている。その他の構成は、第１の実施形態と同じである。コア制御回路２６Ａは、第１および第２タイミング制御回路３０Ａ、３２Ａ、およびOR回路３４Ａを有している。
第１タイミング制御回路３０Ａは、読み書き制御信号RWZに同期して第１ワードタイミング信号TWX1を出力する。第２タイミング制御回路３２Ａは、リフレッシュ信号REFZ、REFSZに同期して第３ワードタイミング信号TWX3および第２ワードタイミング信号TWX2をそれぞれ出力する。OR回路３４Ａは、第１または第２、第３ワードタイミング信号TWX1、TWX2、TWX3をワードタイミング信号TWZとして出力する。
なお、コア制御回路２６Ａは、第１の実施形態と同様に、センスアンプ活性化信号LEZを出力するセンスアンプ制御回路およびビット線リセット信号BRSを出力するプリチャージ制御回路を有している。
図１０は、図９に示したコア制御回路２６Ａの要部の詳細を示している。
第１タイミング制御回路３０Ａは、読み書き制御信号RWZの立ち上がりエッジに同期して、所定のパルス幅を有する第１ワードタイミング信号TWX1（低レベルのパルス）を出力する。第２タイミング制御回路３２Ａは、リフレッシュ信号REFZの立ち上がりエッジに同期して所定のパルス幅を有する第３ワードタイミング信号TWX3（低レベルのパルス）を出力する。また、第２タイミング制御回路３２Ａは、リフレッシュ信号REFSZの立ち上がりエッジに同期して所定のパルス幅を有する第２ワードタイミング信号TWX2（低レベルのパルス）を出力する。タイミング信号TWX1-3のパルス幅は、NANDゲートに接続されているインバータ列の段数に応じて設定される。すなわち、この実施形態では、読み出し動作RD・書き込み動作WR、通常のリフレッシュ動作REF、およびショートリフレッシュ動作REFfの順に、ワード線WLの選択期間が短くなる。OR回路３４Ａは、タイミング信号TWX1、TWX2、TWX3をワードタイミング信号TWZとして出力する。
図１１は、第２の実施形態における擬似SRAMの動作を示している。第１の実施形態（図６）と同じ動作については、詳細な説明を省略する。
この例では、第１の実施形態の図６と同様に、２回の読み出し動作RDが連続して実行され、最初の読み出しコマンドとリフレッシュ要求信号REFI0Zとが、ほぼ同時に発生する。ショートリフレッシュ動作REFfおよび１回目、２回目の読み出し動作RDのタイミングは、第１の実施形態と同じである。
１回目の読み出し動作RDの後、リフレッシュ制御回路１４の第１リフレッシュ生成回路３６（図２）は、読み書き制御信号RWZ、RWIZの低レベルを検出して、リフレッシュ信号REFSZを出力する（図１１（ａ））。スイッチ回路２２は、高レベルのリフレッシュ信号REFZに応答して、ショートリフレッシュ動作REFfの実行時と同じリフレッシュアドレス信号RAZ（RA1）をロウアドレス信号IRADとして出力する（図１１（ｂ））。
図１０に示した第２タイミング制御回路３２Ａは、リフレッシュ信号REFZに同期して第３ワードタイミング信号TWX3を出力する（図１１（ｃ））。第３ワードタイミング信号TWX3のパルス幅は、第１ワードタイミング信号TWX1より短く、そのタイミングは、図５に示した基本タイミングＣに対応している。第３ワードタイミング信号TWX3の出力により、ワードタイミング信号TWZが出力され（図１１（ｄ））、基本タイミングＣに対応する短縮リフレッシュ動作REFrが実行される。
短縮リフレッシュ動作REFrは、第１の実施形態のサイクル時間tRCより短いサイクル時間tRCrで実行される。このため、短縮リフレッシュ動作REFrの完了から２回目の読み出し動作RDの開始までの期間に余裕時間tMRGが生じる。余裕時間tMRGにより、コア制御回路２６Ａ等の擬似SRAMの内部回路の動作余裕を向上できる。換言すれば、擬似SRAMのタイミング設計が容易になる。
図１２は、第２の実施形態における擬似SRAMの別の動作を示している。上述した図６、図７および図１１と同じ動作については、詳細な説明を省略する。
この例では、２回の読み出し動作RDが連続して実行され、最初の読み出しコマンドの供給後に、リフレッシュ要求信号REFI0Zが発生する。読み出し動作RDの間に、短縮リフレッシュ動作REFrが実行されることを除き、第１の実施形態（図７）と同じである。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、通常のリフレッシュ動作REFの実行時間は、読み出し動作RDおよび書き込み動作WRの実行時間より短い。このため、通常のリフレッシュ動作REFの実行後、次のアクセス動作RD、WRを実行するまでにタイミング余裕ができる。したがって、コア制御回路２６Ａ等の動作余裕を向上でき、これ等回路のタイミング設計が容易になる。
図１３は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のリフレッシュ制御部１４、スイッチ回路２２およびコア制御回路２６の代わりにリフレッシュ制御部１４Ｂ、スイッチ回路２２Ｂおよびコア制御回路２６Ｂが形成されている。その他の構成は、第１の実施形態と同じである。
リフレッシュ制御部１４Ｂは、読み書き制御信号RWIZおよびリフレッシュ要求信号REFI0Zに応じて、リフレッシュ信号REFZ（高レベル）を出力する。スイッチ回路２２Ｂは、リフレッシュ信号REFZが高レベルのときに、リフレッシュアドレス信号REFADを内部ロウアドレス信号IRADとして出力し、リフレッシュ信号REFZが低レベルのときに、ロウアドレス信号RADをロウアドレス信号IRADとして出力する。後述するように、リフレッシュ信号REFZは、通常リフレッシュ動作REF時だけでなく、ショートリフレッシュ動作REFfにも出力される。
コア制御回路２６Ｂは、第１および第２タイミング制御回路３０Ｂ、３２Ｂ、およびOR回路３４を有している。第１タイミング制御回路３０Ｂは、読み書き制御信号RWZに同期して第１ワードタイミング信号TWX1を出力する。第２タイミング制御回路３２Ｂは、リフレッシュ信号REFZに同期して第２ワードタイミング信号TWX2を出力する。OR回路３４は、第１または第２ワードタイミング信号TWX1、TWX2をワードタイミング信号TWZとして出力する。
図１４は、図１３に示したリフレッシュ制御回路１４Ｂの詳細を示している。
リフレッシュ制御回路１４Ｂは、リフレッシュ信号REFZ、REFIXを生成するリフレッシュ生成回路４０と、第１の実施形態と同じ裁定回路ARBとを有している。
リフレッシュ生成回路４０は、リフレッシュ要求信号REFIZが高レベルのときに、読み書き制御信号RWIZの立ち上がりエッジから第１所定時間後にリフレッシュ信号REFZを低レベルに変化させ、読み書き制御信号RWIZの立ち下がりエッジから第２所定時間後にリフレッシュ信号REFZを高レベルに変化させる。第１所定時間は、第２所定時間より短い。第１および第２所定時間は、遅延回路DLY1により設定される。遅延回路DLY1は、例えば、偶数個のインバータを直列に接続して構成されている。
また、リフレッシュ生成回路４０は、リフレッシュ信号REFZのパルス幅（高レベルのパルス）が所定時間以上のとき、リフレッシュカウント信号REFCZを出力する。リフレッシュカウント信号REFCZは、リフレッシュタイマ１２にフィードバックされる。
図１５は、図１３に示したコア制御回路２６Ｂの要部の詳細を示している。
第１タイミング制御回路３０Ｂは、読み書き制御信号RWZの立ち上がりエッジに同期して、所定のパルス幅を有する第１ワードタイミング信号TWX1（低レベルのパルス）を出力する。第２タイミング制御回路３２Ａは、リフレッシュ信号REFZの立ち上がりエッジに同期して所定のパルス幅を有する第２ワードタイミング信号TWX2（低レベルのパルス）を出力する。
タイミング信号TWX1、TWX2のパルス幅は、NANDゲートに接続されているインバータ列の段数に応じて設定される。但し、リフレッシュ信号REFZが読み書き制御信号RWIZの立ち上がりエッジに同期して低レベルに変化したとき（ショートリフレッシュ動作REFf時）、タイミング信号TWX2のパルス幅は、リフレッシュ信号REFZのパルス幅と同じになる。OR回路３４は、タイミング信号TWX1、TWX2をワードタイミング信号TWZとして出力する。
この実施形態では、第１の実施形態と同様に、ワード線WLの選択期間は、読み出し動作RD・書き込み動作WR、および通常のリフレッシュ動作REFで同じになり、ショートリフレッシュ動作REFf時に短くなる。
図１６は、第３の実施形態における擬似SRAMの動作を示している。第１の実施形態（図６）と同じ動作については、詳細な説明を省略する。
この例では、第１の実施形態の図６と同様に、２回の読み出し動作RDが連続して実行され、最初の読み出しコマンドとリフレッシュ要求信号REFI0Zとが、ほぼ同時に発生する。ショートリフレッシュ動作REFfおよび１回目、２回目の読み出し動作RDのタイミングは、第１の実施形態と同じであり、回路動作のみが相違している。
まず、図１４に示したリフレッシュ制御回路１４Ｂのリフレッシュ生成回路４０は、リフレッシュ要求信号REFIZの立ち上がりエッジに同期してリフレッシュ信号REFZを高レベルに変化させる（図１６（ａ））。スイッチ回路２２Ｂは、高レベルのリフレッシュ信号REFZに応答して、リフレッシュアドレス信号RAZ（RA1）をロウアドレス信号IRADとして出力する（図１６（ｂ））。第２タイミング制御回路３２Ｂは、リフレッシュ信号REFZに同期して第２ワードタイミング信号TWX2を出力する（図１６（ｃ））。
読み出しコマンドの供給に応答して、読み書き制御信号RWIZが高レベルに変化する（図１６（ｄ））。リフレッシュ生成回路４０は、読み書き制御信号RWIZの立ち上がりエッジから第１所定時間後に、リフレッシュ信号REFZを低レベルに変化させる（図１６（ｅ））。第２タイミング制御回路３２Ｂは、リフレッシュ信号REFZの低レベルへの変化に応答して第２ワードタイミング信号TWX2を高レベルに変化させる（図１６（ｆ））。すなわち、ショートリフレッシュ動作REFfに対応するパルス幅を有する第２ワードタイミング信号TWX2が生成される。
OR回路３４は、第２ワードタイミング信号TWX2の論理レベルを反転し、ワードタイミング信号TWZとして出力する（図１６（ｇ））。そして、ショートリフレッシュ動作REFfが実行される。スイッチ回路２２Ｂは、リフレッシュ信号REFZの低レベルへの変化に応答して、１回目の読み出しコマンドに対応する外部アドレス信号ADD（AD1）をロウアドレス信号IRADとして出力する（図１６（ｈ））。
この後、第１の実施形態（図６）と同様に、１回目の読み出し動作RDが実行される。
次に、リフレッシュ生成回路４０は、１回目の読み出しコマンドに応答して生成された読み書き制御信号RWIZの立ち下がりエッジから第２所定時間後に、リフレッシュ信号REFZを高レベルに変化させる（図１６（ｉ））。そして、第１の実施形態（図６）と同様に、通常のリフレッシュ動作REFが開始される（図１６（ｊ））。
リフレッシュ生成回路４０は、リフレッシュ信号REFZの高レベル期間が所定期間を超えたことに応答して、リフレッシュカウント信号REFCZを高レベルに変化させる（図１６（ｋ））。リフレッシュカウント信号REFCZは、リフレッシュタイマ１２にフィードバックされる。
リフレッシュ生成回路４０は、リフレッシュ要求信号REFI0Z（REFIZ）の低レベルへの変化に応答して、リフレッシュ要求信号REFIXを高レベルに変化させる（図１６（ｌ））。リフレッシュカウンタ１６は、リフレッシュ要求信号REFIXの立ち上がりエッジから所定時間後に、カウントアップし、リフレッシュアドレス信号RAZを"１"増加する（図１６（ｍ））。
リフレッシュ生成回路４０は、２回目の読み出しコマンドに応答して生成される読み書き制御信号RWIZの立ち上がりエッジから第１所定時間後に、リフレッシュ信号REFZを低レベルに変化させる（図１６（ｎ））。そして、通常のリフレッシュ動作REFが完了する。スイッチ回路２２Ｂは、リフレッシュ信号REFZの低レベルへの変化に応答して、２回目の読み出しコマンドに対応する外部アドレス信号ADD（AD2）をロウアドレス信号IRADとして出力する（図１６（ｏ））。
この後、第１の実施形態（図６）と同様に、２回目の読み出し動作RDが実行される。
図１７は、第３の実施形態における擬似SRAMの別の動作を示している。上述した図６および図７と同じ動作については、詳細な説明を省略する。
この例では、第１の実施形態（図７）と同様に、２回の読み出し動作RDが連続して実行され、最初の読み出しコマンドの供給後に、リフレッシュ要求信号REFI0Zが発生する。このため、ショートリフレッシュ動作REFfは、実行されない。また、リフレッシュ要求信号REFI0Zの発生が遅いため、リフレッシュ要求信号REFIXの立ち上がりエッジが遅れる（図１７（ａ））。このため、リフレッシュカウンタ１６は、２回目の読み出し動作RD後にカウントアップされる（図１７（ｂ））。その他の動作は、上述した図１６と同じである。
第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１８は、本発明の半導体メモリの第４の実施形態を示している。図中の二重の四角は、試験パッドを示している。試験パッドは、出荷する製品の外部端子（リードフレーム等）には接続されない。試験パッドは、例えば、プローブ試験においてプローバに接続され、試験パターンを受信する。この半導体メモリは、DRAMのメモリセル（ダイナミックメモリセル）を有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
擬似SRAMは、アクセスタイミング生成回路１１０、コマンドデコーダ１１２、リフレッシュ選択回路１１４、リフレッシュタイマ１１６、リフレッシュカウンタ１１８、アドレス入力回路１２０、スイッチ回路１２２、データ出力回路１２４、データ入力回路１２６、裁定回路１２８、リフレッシュ判定回路１３０、ロウ動作制御回路１３２、コア制御回路１３４、およびメモリコア１３６を有している。
アクセスタイミング生成回路１１０は、コマンド端子CMDを介して外部からコマンド信号CMD（チップイネーブル信号/CE、アウトプットイネーブル信号/OEおよびライトイネーブル信号/WE等）を受け、読み出し動作または書き込み動作を実行するためのアクセスタイミング信号ATDPZ等を出力する。
コマンドデコーダ１１２は、コマンド信号CMDを解読し、読み出し動作を実行するための読み出し制御信号RDZまたは書き込み動作を実行するための書き込み制御信号WRZを出力する。
リフレッシュ選択回路１１４は、通常動作モード中に、リフレッシュタイマ１１６から出力される内部リフレッシュ要求信号IREFZをリフレッシュタイミング信号SRTPZとして出力する。リフレッシュ選択回路１１４は、試験モード中に、外部試験端子SRCを介して擬似SRAMの外部から供給される試験リフレッシュ要求信号EREFZをリフレッシュタイミング信号SRTPZとして出力する。すなわち、試験モード中、リフレッシュタイマ１１６から出力される内部リフレッシュ要求信号IREFZはマスクされ、内部リフレッシュ要求信号IREFZの代わりに試験リフレッシュ要求信号EREFZが、リフレッシュタイミング信号SRTPZとして出力される。
なお、擬似SRAMは、通常動作では使用しない組み合わせの複数のコマンド信号CMDを受信することで、通常動作モードから試験モード（第１試験モードまたは第２試験モード）に移行する。擬似SRAMの状態は、コマンド信号CMDの論理値に応じて、第１試験モードまたは第２試験モードに設定される。擬似SRAMは、第１試験モード中、試験信号TES1Zを高レベルに保持し、第２試験モード中、試験信号TES2Zを高レベルに保持する。
リフレッシュタイマ１１６は、内部リフレッシュ要求信号IREFZを所定の周期で出力する。内部リフレッシュ要求信号IREFZは、メモリセルMCに保持されたデータを失うことなく、メモリセルMCを順次リフレッシュできる周期で生成される。例えば、全てのメモリセルMCが、３００ｍｓ以内に１回リフレッシュされるように、内部リフレッシュ要求信号IREFZの生成周期が設定されている。より詳細には、リフレッシュ要求毎に順次選択される８ｋ本のワード線WLが配線されている場合、内部リフレッシュ要求信号IREFZは、３６〜３７μｓ毎に生成される。リフレッシュタイマ１１６は、例えば、発振周期が１μｓのリングオシレータと、リングオシレータの出力から内部リフレッシュ要求信号IREFZを生成するための分周回路とで構成されている。
リフレッシュカウンタ１１８は、内部リフレッシュ要求信号IREFZに応答してカウント動作し、リフレッシュアドレス信号REFADを順次生成する。
アドレス入力回路１２０は、アドレス端子ADDを介してアドレス信号ADDを受信し、受信した信号をロウアドレス信号RAD（上位アドレス）およびコラムアドレス信号CAD（下位アドレス）として出力する。なお、擬似SRAMは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
スイッチ回路１２２は、リフレッシュ動作が実行されるときにリフレッシュアドレス信号REFADを内部ロウアドレス信号IRADとして出力し、読み出し動作または書き込み動作が実行されるときに、ロウアドレス信号RADを内部ロウアドレス信号IRADとして出力する。
データ出力回路１２４は、メモリセルMCからの読み出しデータをコモンデータバスCDBを介して受信し、受信したデータをデータ端子DQ（DQ0-7）に出力する。また、データ出力回路１２２は、試験モード中に、リフレッシュ判定回路１２８から出力されるショートリフレッシュ検出信号REFSSZ（検出信号）を受けたときに、データ端子DQ0-7をハイインピーダンス状態に設定する。
データ入力回路１２６は、書き込みデータをデータ端子DQ（DQ0-7）を介して受信し、受信したデータをコモンデータバスCDBに出力する。
裁定回路１２８は、アクセスタイミング信号ATDPZ（アクセス要求）とリフレッシュタイミング信号SRTPZ（リフレッシュ要求）の遷移エッジを比較することで、これ等要求の競合を判断し、アクセス動作およびリフレッシュ動作のいずれを優先させるかを決める。裁定回路１２８は、アクセス動作が優先される場合、リフレッシュタイミング信号SRTPZを一時保持し、読み出し制御信号RDZまたは書き込み制御信号WRZに応答して読み出しタイミング信号RDPZまたは書き込みタイミング信号WRPZを出力する。この後、裁定回路１２８は、コアサイクル状態信号ICSXの非活性化（高レベルへの変化）によりアクセス動作の完了を検出し、保持しているリフレッシュタイミング信号SRTPZに応じてリフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Z（第２リフレッシュ制御信号）を出力する。リフレッシュ状態信号REF1Zは、リフレッシュ動作が実行中であることを示す信号である。
また、裁定回路１２８は、リフレッシュ動作が優先される場合、アクセスタイミング信号ATDPZを一時保持し、リフレッシュタイミング信号SRTPZに応答してリフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Z（第１リフレッシュ制御信号）を出力する。この後、裁定回路１２８は、コアサイクル状態信号ICSXの非活性化（高レベルへの変化）によりリフレッシュ動作の完了を検出し、保持しているアクセスタイミング信号ATDPZに応じて、読み出しタイミング信号RDPZまたは書き込みタイミング信号WRPZを出力する。
なお、リフレッシュ判定回路１３０からショートリフレッシュ信号REFS2Zが出力される場合、裁定回路１２８は、リフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Zを出力し、リフレッシュ動作が実行された後もリフレッシュタイミング信号SRTPZを一時保持する。そして、コアサイクル状態信号ICSXの非活性化によりアクセス動作の完了を検出した後、再び、リフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Z（第２リフレッシュ制御信号）を出力し、リフレッシュ動作を実行する。すなわち、ショートリフレッシュ信号REFS2Zが出力されるとき、１回のリフレッシュ要求に応答して２回のリフレッシュ動作が実行される。
ショートリフレッシュ信号REFS2Zが出力される場合、裁定回路１２８は、１回目のリフレッシュ動作に対応するリフレッシュ状態信号REF1Z（第１リフレッシュ制御信号）を、通常のリフレッシュ動作に比べ短い期間（後述する第１期間に対応）出力する。裁定回路１２８は、２回目のリフレッシュ動作に対応するリフレッシュ状態信号REF1Z（第２リフレッシュ制御信号）を、通常のリフレッシュ動作と同じ期間（後述する第２期間に対応）出力する。
リフレッシュ判定回路１３０は、アクセスタイミング信号ATDPZとリフレッシュ状態信号REF1Zとの遷移エッジの間隔が、所定期間より短いとき、ショートリフレッシュ信号REFS2Zを出力する。また、リフレッシュ判定回路１３０は、第１試験モード中（TES1Z＝高レベル）に、ショートリフレッシュ信号REFS2Zをショートリフレッシュ検出信号REFSSZ（検出信号）として出力する。リフレッシュ判定回路３０は、第２試験モード中（TES2Z＝高レベル）に、ショートリフレッシュ信号REFS2Zが２回連続して出力されたときに、ショートリフレッシュ検出信号号REFSSZを出力する。
アクセスタイミング生成回路１１０、コマンドデコーダ１１２、および裁定回路１２８は、コマンド端子CMDを介して供給されるアクセス要求信号（読み出しコマンドまたは書き込みコマンド）に応答して、後述するメモリセルMCをアクセスするためのアクセス制御信号（読み出しタイミング信号RDPZまたは書き込みタイミング信号WRPZ）を出力するコマンド制御回路として動作する。
裁定回路１２８およびリフレッシュ判定回路１３０は、アクセス要求および内部リフレッシュ要求の発生タイミングに応じて、センスアンプを第１期間活性化するための第１リフレッシュ制御信号（REF1Z）、またはセンスアンプを第１期間より長い第２期間活性化するための第２リフレッシュ制御信号（REF1Z）を出力するリフレッシュ制御回路として動作する。
ロウ動作制御回路１３２は、読み出しタイミング信号RDPZ、書き込みタイミング信号WRPZ、またはリフレッシュタイミング信号SRTPZを受けたときに、メモリコア１３６を動作させる基本タイミング信号であるロウ制御信号RASZを出力する。また、メモリコア１３６の動作中に、コアサイクル状態信号ICSXを低レベルに保持する。なお、ロウ動作制御回路１３２は、ショートリフレッシュ信号REFS2Zを受けることなくリフレッシュタイミング信号SRTPZを受けるときに、通常のリフレッシュ動作（第２リフレッシュ動作）を実行し、ショートリフレッシュ信号REFS2Zとともにリフレッシュタイミング信号SRTPZを受けるときに、通常のリフレッシュ動作より短いショートリフレッシュ動作（第１リフレッシュ動作）を実行する。
コア制御回路１３４は、図示しないワード線制御回路、センスアンプ制御回路およびプリチャージ制御回路を有している。ワード線制御回路は、後述するワード線WLを選択するワード線制御信号TWZを、ロウ制御信号RASZに応答して出力する。センスアンプ制御回路は、後述するセンスアンプ部SAのセンスアンプを活性化するためのセンスアンプ活性化信号LEZを、ロウ制御信号RASZに応答して出力する。プリチャージ制御回路は、ビット線BL、/BLが使用されないときに、ビット線リセット信号BRSを出力する。
ロウ動作制御回路１３２およびコア制御回路１３４は、読み出しタイミング信号RDPZ（アクセス制御信号）または書き込みタイミング信号WRPZ（アクセス制御信号）に応答してメモリコア１３６にアクセス動作を実行させ、第１および第２リフレッシュ制御信号REF1Zに応答して、メモリコア１３６に第１および第２リフレッシュ動作を実行させる動作制御回路として動作する。
メモリコア１３６は、メモリセルアレイARY、ワードデコーダ部WDEC、センスアンプ部SA、コラムデコーダ部CDEC、センスバッファ部SB、およびライトアンプ部WAを有している。メモリセルアレイARYは、複数の揮発性のメモリセルMC（ダイナミックメモリセル）と、メモリセルMCに接続された複数のワード線WLおよび複数のビット線BL、/BL（相補のビット線）とを有している。各メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BL（または/BL）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。ワード線WLの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。メモリセルアレイARYは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線リセット信号BRSに応答してビット線BL、/BLを所定の電圧にプリチャージするプリチャージ動作を実行する。
ワードデコーダ部WDECは、高レベルのワード線制御信号TWZを受けたとき、内部ロウアドレス信号IRADに応じてワード線WLのいずれかを選択し、選択したワード線WLを高レベルに変化させる。コラムデコーダ部CDECはコラムアドレス信号CADに応じて、ビット線BL、/BLとデータバスDBとをそれぞれ接続するコラムスイッチをオンさせるコラム線信号を出力する。
センスアンプ部SAは、複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号LEZに応答して動作し、ビット線BL、/BL上のデータの信号量を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスDBに伝達され、書き込み動作時にビット線を介してメモリセルMCに書き込まれる。
センスバッファ部SBは、データバスDB上の読み出しデータの信号量を増幅し、コモンデータバスCDBに出力する。ライトアンプ部WAは、コモンデータバスCDB上の書き込みデータの信号量を増幅し、データバスDBに出力する。
図１９は、図１８に示したリフレッシュ判定回路１３０の詳細を示している。
リフレッシュ判定回路１３０は、比較信号生成回路１３８、ショートリフレッシュ判定回路１４０、ショートリフレッシュラッチ回路１４２、および選択回路１４４を有している。
比較信号生成回路１３８は、アクセスタイミング信号ATDPZに応じて比較信号ATDREFZを生成する。ショートリフレッシュ判定回路１４０は、リフレッシュ状態信号REF1Zの遷移エッジと比較信号ATDREFZの遷移エッジとを比較して、リフレッシュ状態信号REF1Zが示すリフレッシュ動作を、通常のリフレッシュ動作とすべきか、ショートリフレッシュ動作とすべきかを判定する。ショートリフレッシュ判定回路１４０は、ショートリフレッシュ動作を実行すべきと判定したとき、ショートリフレッシュ信号REFS2Zを出力する。
ショートリフレッシュラッチ回路１４２は、リフレッシュ状態信号REF1Zの立ち下がりエッジに同期してショートリフレッシュ信号REFS2Zの論理レベルをラッチし、ラッチした論理レベルをショートリフレッシュ信号REFSCZとして出力する。このため、ショートリフレッシュ信号REFSCZは、ショートリフレッシュ動作が実行されるときに高レベルに変化し、通常のリフレッシュ動作が実行されるときに低レベルに変化する。また、ショートリフレッシュラッチ回路１４２は、リセット信号RESET2Zの高レベル期間にリセットされ、ショートリフレッシュ検出信号REFSSZを低レベルに変化させる。リセット信号RESET2Zは、第２試験モード中に、リセットコマンドをコマンド信号CMDとして受けたときに所定の期間高レベルに変化する。
選択回路１４４は、試験信号TES1Zが高レベルのとき（第１試験モード）、ショートリフレッシュ信号REFS2Zをショートリフレッシュ検出信号REFSSZとして出力し、試験信号TES2Zが高レベルのとき（第２試験モード）、ショートリフレッシュ信号REFS2Zおよびショートリフレッシュ信号REFSCZのAND論理をショートリフレッシュ検出信号REFSSZとして出力する。後述するように、第１試験モードでは、ショートリフレッシュ動作が実行される毎にショートリフレッシュ検出信号REFSSZが出力され、第２試験モードでは、２回のショートリフレッシュ動作が連続して実行されるときにショートリフレッシュ検出信号REFSSZが出力される。このように、選択回路１４４は、試験モード中に動作し、ショートリフレッシュ動作を実行するためのリフレッシュ状態信号REF1Z（第１リフレッシュ制御信号）を検出したときにショートリフレッシュ検出信号REFSSZを出力する検出回路として動作する。
図２０は、図１８に示したデータ出力回路１２４の詳細を示している。
データ出力回路１２４は、出力マスク回路１４６および出力バッファ回路１４８を有している。なお、図２０では、データ端子DQ0に対応する出力バッファ回路１４８を示す。他のデータ端子DQ1-7に対応する出力バッファ回路は、出力バッファ回路１４８と同じである。出力マスク回路１４６は、データ端子DQ0-7に対応する出力バッファ回路１４８に共通の回路である。
出力マスク回路１４６は、高レベルのリセット信号RESET1Zによりリセットされ、読み出しタイミング信号READZを反転して出力イネーブル信号ODEXとして出力する。出力マスク回路１４６は、高レベルのショートリフレッシュ検出信号REFSSZを受けたときに、読み出しタイミング信号READZの出力を禁止する。すなわち、出力イネーブル信号ODEXは、高レベルのショートリフレッシュ検出信号REFSSZにより高レベルに保持される。
出力バッファ回路１４８は、出力イネーブル信号ODEXが低レベルのときに、読み出しデータDATA0Xの論理レベルに応じて、トライステート出力バッファ１４８ａを動作させ、データ端子DQ0に高レベルまたは低レベルを出力する。出力バッファ回路１４８は、出力イネーブル信号ODEXが高レベルのとき、トライステート出力バッファ１４８ａの出力をハイインピーダンス状態にする。すなわち、出力マスク回路１４６は、試験モード中に、ショートリフレッシュ検出信号REFSSZに応答して読み出しデータDATA0Xのデータ端子DQ0への出力を禁止するとともにデータ端子DQ0をハイインピーダンス状態に設定するために、トライステート出力バッファ１４８ａを制御する。
図２１は、第４の実施形態におけるメモリセルアレイARYの基本動作を示している。
この実施形態では、書き込み動作WR、読み出し動作RD、および通常のリフレッシュ動作REF（第２リフレッシュ動作）は、同じサイクル時間tRCで実行される。ショートリフレッシュ動作REFf（第１リフレッシュ動作）は、サイクル時間tRCより短いサイクル時間tRCfで実行される。書き込み動作WR、読み出し動作RD、通常のリフレッシュ動作REF、およびショートリフレッシュ動作REFfは、読み出し工程RP、増幅工程AP1またはAP2、およびプリチャージ工程PPから構成される。
読み出し工程RPは、ワード線WLの活性化（選択）に応答して選択されるメモリセルMCからビット線BL（または/BL）にデータを読み出す期間である。増幅工程AP1、AP2は、ビット線BL（または/BL）にデータが読み出された後に、センスアンプ活性化信号LEZに応答してセンスアンプが活性化されてビット線BL、/BLの電圧差（データ）が増幅され、増幅されたビット線BL、/BLの電圧がデータを読み出したメモリセルMCに再書き込みされる期間である。増幅工程AP2の期間（通常のリフレッシュ動作REFにおけるセンスアンプ活性化信号LEZの高レベル期間）は、第２期間に対応する。増幅工程AP1（ショートリフレッシュ動作REFfにおけるセンスアンプ活性化信号LEZの高レベル期間）は、第１期間に対応する。プリチャージ工程PPは、ワード線WLを非活性化（非選択）し、ビット線BL、/BLを所定の電圧にプリチャージする期間である。
書き込み動作WRでは、メモリセルMCから読み出されビット線BL、/BL上で増幅されたデータを、書き込みデータで反転する必要がある。このため、書き込み動作WRのサイクル時間は、他の動作に比べて長くなる。しかし、この実施形態では、ユーザの使い勝手を考慮して、読み出し動作RDのサイクル時間を、書き込み動作WRのサイクル時間と同じ値に設定している。
また、通常のリフレッシュ動作REFでは、ビット線BL、/BLをデータバスDBに接続する必要がなく、ビット線BL、/BL上でデータを反転する必要もない。このため、サイクル時間がtRCより短くても、メモリセルMCに保持されていたデータを再びメモリセルMCにフル書き込みできる。フル書き込みにより、各メモリセルMCのデータ保持時間（ポーズ時間）は、６４ｍｓ以上になる。しかし、この実施形態では、ロウ動作制御回路１３２およびコア制御回路１３４を簡易に構成するために、通常のリフレッシュ動作REFのサイクル時間を、書き込み動作WRのサイクル時間と同じ時間に設定している。
ショートリフレッシュ動作REFfは、アクセス要求（読み出しコマンドまたは書き込みコマンド）とリフレッシュ要求とが競合したときに、リフレッシュ動作を最小限の期間実行するために使用される。ショートリフレッシュ動作REFfの後にすぐアクセス動作（読み出し動作RDまたは書き込み動作WR）を実行することで、アクセス時間が短縮できる。
ショートリフレッシュ動作REFfでは、センスアンプの活性化期間（LEZ信号の高レベル期間）が短いため、ビット線BL、/BLの電圧差は、十分に増幅されない。メモリセルMCに再書き込みされるデータの信号量（リストアレベル）が小さいため、ショートリフレッシュ動作REFfの後、例えば２００ｎｓ以内に通常のリフレッシュ動作REFをする必要がある。換言すれば、２００ｎｓ以内に通常のリフレッシュ動作REFが実行できるのであれば、ショートリフレッシュ動作REFfをとりあえず実行することでメモリセルMCのデータが失われることが防止できる。このように、ショートリフレッシュ動作REFfの実行時間（データの増幅と再書き込み時間）は、ショートリフレッシュ動作REFfの実行後、通常のリフレッシュ動作REFを実行するまでの期間に、メモリセルMC内のデータを失うことなく保持できる時間である。
図２２は、第４の実施形態における通常動作モードでの動作例を示している。
この例では、２回の読み出し動作RDが連続して実行され、最初の読み出しコマンドRDと内部リフレッシュ要求信号IREFZとが、ほぼ同時に発生する。
まず、図１８に示したアクセスタイミング生成回路１１０は、低レベルのチップイネーブル信号/CE および図示しない低レベルのアウトプットイネーブル信号/OEを受け、アクセスタイミング信号ATDPZを出力する（図２２（ａ））。コマンドデコーダ１１２は、低レベルのチップイネーブル信号/CE および図示しない低レベルのアウトプットイネーブル信号/OE、高レベルのライトイネーブル信号/WEを受け、読み出しコマンドRD（読み出しアクセス要求）が供給されたことを検出し、読み出し制御信号RDZを出力する（図２２（ｂ））。
図１９に示したリフレッシュタイマ１１６は、読み出しコマンドRDの供給とほぼ同時に内部リフレッシュ要求信号IREFZを出力する。リフレッシュ選択回路１１４は、内部リフレッシュ要求信号IREFZに応答してリフレッシュタイミング信号SRTPZを出力する（図２２（ｃ））。
裁定回路１２８は、リフレッシュ動作を読み出し動作より優先して実行することを判定し、リフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Z（第１リフレッシュ制御信号）を順次出力する（図２２（ｄ））。リフレッシュ判定回路１３０は、アクセスタイミング信号ATDPZがリフレッシュ状態信号REF1Zより所定時間早く生成されたことを検出し、ショートリフレッシュ信号REFS2Zを出力する（図２２（ｅ））。スイッチ回路１２２は、ショートリフレッシュを実行するために、リフレッシュアドレス信号REFAD（RA1）をロウアドレス信号IRADとして出力する（図２２（ｆ））。
ロウ動作制御回路１３２は、リフレッシュ開始信号REFPZに同期してロウ制御信号RASZを出力する（図２２（ｇ））。コア制御回路１３４は、ロウ制御信号RASZに応答してワード線制御信号TWZ等を出力する。そして、図２１に示したショートリフレッシュ動作REFf（第１リフレッシュ動作）が実行される（図２２（ｈ））。ロウ動作制御回路１３２は、ショートリフレッシュ動作REFfの実行中にコアサイクル状態信号ICSXを低レベルに変化させる（図２２（ｉ））。
裁定回路１２８は、ショートリフレッシュ動作REFfの実行後、リフレッシュ状態信号REF1Zを低レベルに変化させる（図２２（ｊ））。スイッチ回路１２２は、読み出し動作を実行するために、アドレス信号ADD（AD1）をロウアドレス信号IRADとして出力する（図２２（ｋ））。
裁定回路１２８は、コアサイクル状態信号ICSXの立ち上がりエッジに応答して読み出しタイミング信号RDPZを出力する（図２２（ｌ））。ロウ動作制御回路１３２は、読み出しタイミング信号RDPZに同期してロウ制御信号RASZを出力する（図２２（ｍ））。コア制御回路１３４は、ロウ制御信号RASZに応答してワード線制御信号TWZ等を出力する。そして、図２１に示した読み出し動作RDが実行される（図２２（ｎ））。読み出し動作RDによりビット線BL、/BL上で増幅された読み出しデータD0は、コモンデータバスCDBを介してデータ端子DQに出力される（図２２（ｏ））。
ショートリフレッシュ動作REFfは、図２１に示したように短期間で終了する。このため、リフレッシュ要求がアクセス要求と競合し、リフレッシュ要求が優先される場合にもアクセス要求に対応するアクセス動作を早く開始できる。すなわち、チップイネーブル信号/CEの立ち下がりエッジからデータ端子DQにデータが出力されるまでのチップイネーブルアクセス時間を短縮できる。
次に、裁定回路１２８は、コアサイクル状態信号ICSXの立ち上がりエッジに応答してリフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Z（第２リフレッシュ制御信号）を順次出力する（図２２（ｐ））。リフレッシュ判定回路１３０は、アクセスタイミング信号ATDPZの生成を検出できないため、ショートリフレッシュ信号REFS2Zを出力しない（図２２（ｑ））。スイッチ回路２２は、ショートリフレッシュ動作後の通常のリフレッシュを実行するために、リフレッシュアドレス信号REFAD（RA1）をロウアドレス信号IRADとして出力する（図２２（ｒ））。
ロウ動作制御回路１３２は、リフレッシュ開始信号REFPZに同期してロウ制御信号RASZを出力する（図２２（ｓ））。コア制御回路１３４は、ロウ制御信号RASZに応答してワード線制御信号TWZ等を出力する。そして、図２１に示した通常のリフレッシュ動作REF（第２リフレッシュ動作）が実行される（図２２（ｔ））。
第１リフレッシュ制御信号に応答するリフレッシュ動作（第１リフレッシュ動作）後に、第２リフレッシュ制御信号に応答するリフレッシュ動作が必ず実行されるため、第１リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後のリフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
擬似SRAMは、リフレッシュ動作REFの実行中に、読み出しコマンド（低レベルのチップイネーブル信号/CE および図示しない低レベルのアウトプットイネーブル信号/OE、高レベルのライトイネーブル信号/WE）を受信する（図２２（ｕ））。アクセスタイミング生成回路１１０およびコマンドデコーダ１１２は、読み出しコマンドに応答して、アクセスタイミング信号ATDPZおよび読み出し制御信号RDZを出力する（図２２（ｖ））。
裁定回路１２８は、通常のリフレッシュ動作REFのコアサイクル状態信号ICSXの立ち上がりエッジに応答して読み出しタイミング信号RDPZを出力する（図２２（ｗ））。ロウ動作制御回路１３２は、読み出しタイミング信号RDPZに同期してロウ制御信号RASZを出力する（図２２（ｘ））。コア制御回路１３４は、ロウ制御信号RASZに応答してワード線制御信号TWZ等を出力する。そして、アドレス信号AD2に対応する読み出し動作RDが実行される（図２２（ｙ））。読み出し動作RDによりビット線BL、/BL上で増幅された読み出しデータD1は、コモンデータバスCDBを介してデータ端子DQに出力される（図２２（ｚ））。
図２２に示したように、裁定回路１２８は、内部リフレッシュ要求信号IREFZを読み出しコマンドRD（アクセス要求）より優先させるときに、リフレッシュ状態信号REF1Z（第１リフレッシュ制御信号）、読み出しタイミング信号RDPZ、およびリフレッシュ状態信号REF1Z（第２リフレッシュ制御信号）を順次出力する。
なお、この擬似SRAMは、ショートリフレッシュ動作REFfおよび通常のリフレッシュ動作REFの実行時間、および２回の読み出し動作RDの実行時間の和が、アクセス要求の最小供給間隔である外部アクセスサイクル時間の２回分より小さくなるように設計されている。このため、２回の外部アクセスサイクル時間の間に、ショートリフレッシュ動作REFfおよび通常のリフレッシュ動作REFと、２回の読み出し動作RD（または書き込み動作）とを実行できる。すなわち、擬似SRAMは、リフレッシュ動作を外部から認識されることなく実行できる。
図２３は、第４の実施形態における通常動作モードでの別の動作例を示している。図２２と同じ動作については、詳細な説明を省略する。
この例では、書き込み動作WRおよび読み出し動作RDが連続して実行され、書き込みコマンドと内部リフレッシュ要求信号IREFZとが、ほぼ同時に発生する。
リフレッシュタイマ１１６は、書き込みコマンドWRの供給とほぼ同時に内部リフレッシュ要求信号IREFZを出力する（図２３（ａ））。裁定回路１２８は、リフレッシュ動作を書き込み動作より優先して実行することを判定し、リフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Z（第１リフレッシュ制御信号）を順次出力する（図２３（ｂ））。リフレッシュ判定回路１３０は、アクセスタイミング信号ATDPZがリフレッシュ状態信号REF1Zより所定時間早く生成されたことを検出し、ショートリフレッシュ信号REFS2Zを出力する（図２３（ｃ））。
そして、図２２と同様に、ショートリフレッシュ動作REFf（第１リフレッシュ動作）、書き込み動作WR（アクセス動作）、および通常のリフレッシュ動作REF（第２リフレッシュ動作）が順次実行される（図２３（ｄ）、（ｅ）、（ｆ））。リフレッシュ動作の実行後、アドレスAD2に対応する読み出し動作が実行される（図２３（ｇ））。
図２３に示したように、１裁定回路２８は、内部リフレッシュ要求信号IREFZを書き込みコマンドWR（アクセス要求）より優先させるときに、リフレッシュ状態信号REF1Z（第１リフレッシュ制御信号）、書き込みタイミング信号WRPZ、およびリフレッシュ状態信号REF1Z（第２リフレッシュ制御信号）を順次出力する。
図２４は、第４の実施形態における通常動作モードでの別の動作例を示している。図２２と同じ動作については、詳細な説明を省略する。
この例では、２回の読み出し動作RDが連続して実行され、最初の読み出しコマンドRDの供給後に内部リフレッシュ要求信号IREFZが発生する。
裁定回路１２８は、リフレッシュタイミング信号SRTPZを受信する前にアクセスタイミング信号ATDPZを受信する。このため、裁定回路１２８は、読み出し動作をリフレッシュ動作より優先して実行することを判定する。そして、裁定回路２８は、リフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Zを出力することなく、読み出しタイミング信号RDPZを出力する（図２４（ａ））。
リフレッシュ判定回路１３０は、リフレッシュ状態信号REF1Zを受けることなくアクセスタイミング信号ATDPZを受けるため、ショートリフレッシュ信号REFS2Zを出力しない（図２４（ｂ））。このように、読み出しコマンドRD（または、書き込みコマンドWR）がリフレッシュコマンド（内部リフレッシュ要求信号IREFZ）より優先される場合、ショートリフレッシュ動作は実行されない。読み出しコマンドRDの供給後、内部リフレッシュ要求信号IREFZが生成される（図２４（ｃ））。そして、アドレスAD1に対応する読み出し動作RDが、リフレッシュ動作に優先して実行される（図２４（ｄ））。
裁定回路１２８は、読み出し動作RDの完了に伴うコアサイクル状態信号ICSXの立ち上がりエッジに同期して、リフレッシュ開始信号REFPZおよびリフレッシュ状態信号REF1Zを出力する（図２４（ｅ））。そして、図２２と同様に、通常のリフレッシュ動作REF（第２リフレッシュ動作）およびアドレスAD2に対応する読み出し動作RDが順次実行される（図２４（ｆ）、（ｇ））。このように、裁定回路１２８は、読み出しコマンドRD（アクセス要求）を内部リフレッシュ要求信号IREFZより優先させるときに、読み出しタイミング信号RDPZを出力した後に、リフレッシュ状態信号REF1Z（第２リフレッシュ制御信号）を出力する。
図２５は、第４の実施形態における第１試験モードでの動作例を示している。図２２と同じ動作については、詳細な説明を省略する。擬似SRAMは、予め通常動作モードから第１試験モードに移行している。第１試験モードは、例えば、擬似SRAMの開発時の特性評価において使用される。特性評価は、ウエハ状態の擬似SRAMをプローバに接続し、ＬＳＩテスタから擬似SRAMに試験パターンを入力することで実施される。
この例は、読み出しコマンドRDに対する試験リフレッシュ要求信号EREFZの供給タイミングを徐々に早くしていき、ショートリフレッシュ動作が発生するタイミングが見つかったときのタイミングを示している。すなわち、リフレッシュ要求とアクセス要求とが競合するタイミングを示している。図２５の直前のタイミング（ショートリフレッシュ動作が発生する前のタイミング）は、上述した図２４と同じである。
第１試験モードでは、図１８に示したリフレッシュ選択回路１１４は、リフレッシュタイマ１１６から出力される内部リフレッシュ要求信号IREFZをマスクし、試験端子SRCを介してＬＳＩテスタから供給される試験リフレッシュ要求信号EREFZを内部リフレッシュ要求信号IREFZの代わりに受信し、リフレッシュタイミング信号SRTPZとして出力する（図２５（ａ））。所望のタイミングを有するリフレッシュ要求およびアクセス要求を、ＬＳＩテスタ等を使用して擬似SRAMの外部から供給できるため、アクセス要求とリフレッシュ要求のずれ（時間差）を高い精度で制御できる。
第１試験モードでは、ＬＳＩテスタは、例えば、試験リフレッシュ要求信号EREFZの供給タイミングを、アクセスコマンド（例えば、読み出しコマンドRD）に対して徐々に早めていく。そして、リフレッシュ動作が読み出し動作より優先され、ショートリフレッシュ動作が実行されるタイミングが見つけられる。すなわち、ショートリフレッシュ動作REFfと通常のリフレッシュ動作REFとが切り替わるタイミングを検出できる。
第１試験モードにおいて、図１９に示したリフレッシュ判定回路１３０の選択回路１４４は、高レベルの試験信号TES1Zを受けてショートリフレッシュ信号REFS2Zをショートリフレッシュ信号REFSSZとして出力する（図２５（ｂ））。図２０に示したデータ出力回路１２４の出力マスク回路１４６は、ショートリフレッシュ信号REFSSZに応答して、読み出しタイミング信号READZをマスクし、出力イネーブル信号ODEXを高レベルに固定する。このため、図２０に示したデータ出力回路１２４の出力バッファ回路１４８は、非活性化され、トライステート出力バッファ１４８ａは、読み出し動作RDに伴う読み出しデータD0のデータ端子DQへの出力を禁止するとともに、データ端子DQをハイインピーダンス状態Hi-Zに設定する（図２５（ｃ））。すなわち、第１試験モードでは、ショートリフレッシュ動作REFfが実行されるときに、データ端子DQがハイインピーダンス状態Hi-Zになる。そして、ハイインピーダンス状態Hi-Zが検出されるか否かにより、リフレッシュ要求とアクセス要求とが競合しているか否かが判断される。上記評価をするために専用の試験端子を形成しなくてよいため、擬似SRAMのチップサイズが増加することを防止できる。
実際の評価では、データ端子DQがプルアップされた（論理"１"）評価基板またはプローブカードが、ＬＳＩテスタに装着され、アドレスAD1に対応するメモリセルMCに予め論理"０"が書き込まれる。そして、上記試験において、論理"０"が読み出せず、エラーになったとき、リフレッシュ要求とアクセス要求との競合によりショートリフレッシュ動作REFfが、実行されたと判断される。
データ端子DQのハイインピーダンス状態Hi-Zは、出力マスク回路１４６にリセット信号RESETZ1が供給されるまで続く。このため、ショートリフレッシュ動作REFfが実行される場合、アドレスAD2に対応する読み出し動作RDにおいても、読み出しエラーが発生する（図２５（ｄ））。
なお、図２５では、アドレスAD1に対応する読み出し動作RDを実行することで、読み出しコマンドとリフレッシュ要求との競合を評価する例を示している。しかし、図２３に示したように、アドレスAD1に対応する書き込み動作WRを実行することで、書き込みコマンドとリフレッシュ要求との競合を評価してもよい。
第１試験モードにおいて、ショートリフレッシュ動作の発生するタイミングが評価された後、擬似SRAMは、第２試験モードに移行され、第１試験モードでの評価結果に基づく別の評価が行われる。
図２６および図２７は、第４の実施形態における第２試験モードでの動作例を示している。図２２と同じ動作については、詳細な説明を省略する。擬似SRAMは、予め通常動作モードまたは第１試験モードから第２試験モードに移行している。第２試験モードは、第１試験モードと同様に、例えば、擬似SRAMの開発時の特性評価において使用される。特性評価は、ウエハ状態の擬似SRAMをプローバに接続し、ＬＳＩテスタから擬似SRAMに試験パターンを入力することで実施される。
第２試験モードでは、図１８に示したリフレッシュ選択回路１４は、リフレッシュタイマ１１６から出力される内部リフレッシュ要求信号IREFZをマスクし、試験端子SRCを介してＬＳＩテスタから供給される試験リフレッシュ要求信号EREFZを内部リフレッシュ要求信号IREFZの代わりに受信し、リフレッシュタイミング信号SRTPZとして出力する（図２６（ａ）、図２７（ａ））。
ＬＳＩテスタは、第２試験モードにおいて、第１試験モードで評価したタイミング条件を変えずに、サイクル時間（例えば、読み出しサイクル時間）を徐々に短くしていく。そして、ショートリフレッシュ動作REFfの後に実行される通常のリフレッシュ動作REFがショートリフレッシュ動作REFfに変化するタイミングが見つけられる。すなわち、擬似SRAMが正しく動作するための最小のサイクル時間が評価される。
図２６に示す基本的なタイミングは、図２２と同じである。このとき、擬似SRAMは、正しく動作しており、ショートリフレッシュ動作REFf、読み出し動作RD、および通常のリフレッシュ動作REFが順次実行される（図２６（ｂ）、（ｃ）、（ｄ））。図１９に示したリフレッシュ判定回路１３０のショートリフレッシュラッチ回路１４２は、ショートリフレッシュ動作REFfが実行されるときに、リフレッシュ状態信号REF1Zの立ち下がりエッジに同期して高レベルのショートリフレッシュ信号REFS2Zをラッチし、ショートリフレッシュ信号REFSCZとして出力する（図２６（ｅ））。
また、ショートリフレッシュラッチ回路１４２は、ショートリフレッシュ動作REFf後に通常のリフレッシュ動作REFが実行されるときに、リフレッシュ状態信号REF1Zの立ち下がりエッジに同期して低レベルのショートリフレッシュ信号REFS2Zをラッチし、ショートリフレッシュ信号REFSCZとして出力する（図２６（ｆ））。すなわち、ショートリフレッシュ信号REFSCZは、高レベルから低レベルに変化する。
図２６に示すように、ショートリフレッシュ信号REFS2Z、REFSSZの高レベル期間がオーバラップすることはないため、ショートリフレッシュ信号REFSSZが低レベルを保持する（図２６（ｇ））。したがって、図２０に示した出力バッファ回路１４８は、ショートリフレッシュ信号REFSSZにより非活性化されることはない。この結果、読み出し動作RDに伴う読み出しデータD1は、データ端子DQを介して擬似SRAMの外部に出力される（図２６（ｈ））。すなわち、リフレッシュ要求とアクセス要求とが競合する場合において、擬似SRAMが正常に動作するとき、正しいデータD1が読み出される。
一方、図２７は、サイクル時間が短くなり過ぎ、擬似SRAMが正しく動作しない例を示している。このとき、ショートリフレッシュ動作REFf、読み出し動作RD、およびショートリフレッシュ動作REFfが順次実行される（図２７（ｂ）、（ｃ）、（ｄ））。図２７では、通常のリフレッシュ動作REFの代わりにショートリフレッシュ動作REFf（図２７（ｄ））が実行されるため、メモリセルMCに十分な電荷量が再書き込みされず、メモリセルMCに保持されているデータは消失する。
この例では、アドレスAD1に対応する読み出し動作RDの後のショートリフレッシュ動作REFfに対応して、ショートリフレッシュ信号REFS2Zが出力される（図２７（ｅ））。ショートリフレッシュラッチ回路１４２は、ショートリフレッシュ動作REFfが実行されるときに、リフレッシュ状態信号REF1Zの立ち下がりエッジに同期して高レベルのショートリフレッシュ信号REFS2Zを再びラッチし、ショートリフレッシュ信号REFSCZとして出力する（図２７（ｆ））。このため、ショートリフレッシュ信号REFS2Z、REFSSZの高レベル期間がオーバラップし、ショートリフレッシュ信号REFSSZは、高レベルに変化する（図２７（ｇ））。
図２０に示したデータ出力回路１２４の出力マスク回路１４６は、ショートリフレッシュ信号REFSSZに応答して、読み出しタイミング信号READZをマスクし、出力イネーブル信号ODEXを高レベルに固定する。このため、図２０に示したデータ出力回路１２４の出力バッファ回路１４８は、非活性化される。トライステート出力バッファ１４８ａは、アドレス信号AD2に対応する読み出し動作RDに伴う読み出しデータD1のデータ端子DQへの出力を禁止し、データ端子DQをハイインピーダンス状態Hi-Zに設定する（図２７（ｈ））。
このため、図２５と同様に、データ端子DQがプルアップされている場合（論理"１"）、メモリセルMCに予め書き込まれた論理"０"が読み出せずエラーとなったとき、ショートリフレッシュ動作の実行に伴い出力バッファ回路１４８が非活性化されていると判断される。すなわち、ショートリフレッシュ信号REFS2Zが２回連続して生成されたことが検出されることで、擬似SRAMのリフレッシュ動作が正常に実行される最小のサイクル時間が評価される。
図２６および図２７では、アドレスAD1に対応する読み出し動作RDを実行することで、読み出しコマンドとリフレッシュ要求との競合を評価する例を示している。しかし、図２３に示したように、アドレスAD1に対応する書き込み動作WRを実行することで、書き込みコマンドとリフレッシュ要求との競合を評価してもよい。
なお、ショートリフレッシュ機能を有する擬似SRAMにおいてリフレッシュ動作が正常に実行されるか否かは、メモリセルMCに書き込まれたデータが実際に消失することを確認することで評価可能である。具体的には、リフレッシュ要求をアクセス要求に対して徐々にずらしながら、メモリセルMCのデータ保持特性を評価する試験（一般にポーズ試験と称される）を実施すればよい。しかし、DRAMのメモリセルMCに書き込まれたデータは、数百ミリ秒〜数秒保持される。このため、リフレッシュ動作が正しく実行されることをポーズ試験により確認する場合、膨大な試験時間が必要になる。
以上、第４の実施形態では、リフレッシュ要求がアクセス要求と競合し、ショートリフレッシュ動作REFfが実行されるときに、データ端子DQをハイインピーダンス状態に設定した。このため、擬似SRAMを評価するＬＳＩテスタ等の評価装置は、ショートリフレッシュ動作REFfが挿入されるタイミングを容易かつ正確に評価できる。すなわち、リフレッシュ要求とアクセス要求とが競合するタイミングを容易に評価できる。この結果、擬似SRAMの開発期間を短縮でき、開発コストを削減できる。擬似SRAMの量産においては、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
また、ショートリフレッシュ動作REFfが連続して発生すると動作不良が起こる場合に、不良が発生するタイミングを、検出信号REFSSZにより確実に評価できる。
トライステート出力バッファ１４８ａに接続されるデータ端子DQを試験モード中に、外部試験端子として使用した。このため、評価用の新たな端子を形成することが不要になり、擬似SRAMのチップサイズの増加を防止できる。
アクセス要求とリフレッシュ要求が競合したときに、アクセス動作前に、短期間で終了するショートリフレッシュ動作REFfが実行される。このため、リフレッシュ要求がアクセス要求より優先される場合にもアクセス要求に対応するアクセス動作を早く開始できる。すなわち、アクセス時間を短縮できる。
ショートリフレッシュ動作REFfが実行されるとき、アクセス動作後に必ず通常のリフレッシュ動作REFが実行される。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルMCのデータを確実に保持できる。
図２８は、本発明の半導体メモリの第５の実施形態を示している。第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第４の実施形態のコマンドデコーダ１１２およびリフレッシュタイマ１１６の代わりにコマンドデコーダ１１２Ａおよびリフレッシュタイマ１１６Ａが形成されている。また、この実施形態では、リフレッシュ選択回路１１４および外部試験端子SRCは形成されていない。その他の構成は、第４の実施形態とほぼ同じである。
コマンドデコーダ１１２Ａは、コマンド信号CMDを解読し、読み出し動作を実行するための読み出し制御信号RDZまたは書き込み動作を実行するための書き込み制御信号WRZを出力する。また、コマンドデコーダ１１２Ａは、第１および第２試験モード時に、コマンド端子CMDに供給されるコマンド信号CMD（試験コマンド）に応じて、リフレッシュタイマ１１６Ａの周期を変更するためのリフレッシュ調整信号REFADJを出力する。
リフレッシュタイマ１１６Ａは、内部リフレッシュ要求信号IREFZを所定の周期で出力する。内部リフレッシュ要求信号IREFZは、通常動作モード時に、メモリセルMCに保持されたデータを失うことなく、メモリセルMCを順次リフレッシュできる周期で生成される。また、内部リフレッシュ要求信号IREFZは、第１および第２試験モード時に、リフレッシュ調整信号REFADJの論理値に対応する周期で生成される。
この実施形態では、第１および第２試験モード時に、コマンド端子CMDを介して供給される試験コマンドにより、リフレッシュタイマ１１６Ａの周期を変えながら、第４の実施形態と同様の評価が実施される。
以上、第５の実施形態においても、上述した第４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュタイマ１１６Ａは、第１および第２試験モード中に、リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号REFADJを受ける。このため、通常の動作時に動作する回路を用いて、擬似SRAMの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、擬似SRAMの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
図２９は、本発明の半導体メモリの第６の実施形態を示している。上述した第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図中の二重の四角は、試験パッド（外部試験端子SRC）を示している。試験パッドは、出荷する製品の外部端子（リードフレーム等）には接続されない。試験パッドは、例えば、プローブ試験においてプローバに接続され、試験パターンを受信する。この半導体メモリは、DRAMのメモリセル（ダイナミックメモリセル）を有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。
この実施形態では、第２の実施形態のコマンド制御回路１０、リフレッシュ制御回路１４、およびリフレッシュカウンタ１６の代わりにコマンド制御回路１０Ｂ、リフレッシュ制御回路１４Ｂ、およびリフレッシュカウンタ１６Ｂが形成されている。また、試験制御回路４２が新たに形成されている。その他の構成は、第２の実施形態とほぼ同じである。
コマンド制御回路１０Ｂは、通常動作では使用しない組み合わせの複数のコマンド信号/CE、/OE、/WDを受信したときに、擬似SRAMを通常動作モードから試験モードに移行するために、試験モード信号TMDZ（高レベル）を出力する。コマンド制御回路１０Ｂは、試験モード中、読み書き制御信号RWZ、RWIZ、読み出し制御信号RDZ、および書き込み制御信号WRZの出力を禁止する。すなわち、読み出し動作および書き込み動作は、試験モード中、実行されない。
リフレッシュ制御回路１４Ｂは、高レベルの試験モード信号TMDZを受けたときに動作を停止する。すなわち、試験モード中、リフレッシュ制御回路１４Ｂは、リフレッシュ信号REFZ、REFSZを出力しない。
リフレッシュカウンタ１６Ｂは、高レベルの試験モード信号TMDZを受けたときに、リフレッシュ信号REFZの入力をマスクし、外部試験端子SRCを介して擬似SRAMの外部から供給される試験リフレッシュ要求信号EREFZを受信する。
試験制御回路４２は、高レベルの試験モード信号TMDZを受けたときに活性化され、試験リフレッシュ要求信号EREFZに応答して、リフレッシュ信号REFSZ（第１リフレッシュ信号）およびリフレッシュ信号REFZ（第２リフレッシュ信号）を出力する。すなわち、試験モード中は、試験制御回路４２から出力されるリフレッシュ信号REFSZ（第１試験リフレッシュ信号）およびリフレッシュ信号REFZ（第２試験リフレッシュ信号）によりリフレッシュ動作が実行される。
試験制御回路４２が試験モード中に生成するリフレッシュ信号REFSZ、REFZの生成間隔は、後述するように、試験リフレッシュ要求信号EREFZのパルス幅に対応している。なお、通常動作モード中のリフレッシュ信号REFSZ、REFZの生成間隔は、第１の実施形態と同様に、約２００ｎｓに設定されている。
図３０は、第６の実施形態における試験モード中の動作例を示している。
まず、試験モードに移行する前に、擬似SRAMのメモリセルMCには、所定のデータ（期待値）が書き込まれる。次に、試験コマンドが擬似SRAMに供給され、擬似SRAMは、通常動作モードから試験モードに移行する。コマンド制御回路１０Ｂは、試験モード信号TMDZを高レベルに保持する（図３０（ａ））。
次に、外部試験端子SRCからパルス波形を有する試験リフレッシュ要求信号EREFZが供給される（図３０（ｂ））。試験制御回路４２は、試験リフレッシュ要求信号EREFZの立ち上がりエッジに同期してショートリフレッシュ動作を実行するためのリフレッシュ信号REFSZを出力する（図３０（ｃ））。また、試験制御回路４２は、試験リフレッシュ要求信号EREFZの立ち下がりエッジに同期して通常のリフレッシュ動作を実行するためのリフレッシュ信号REFZを出力する（図３０（ｄ））。このように、試験リフレッシュ要求信号EREFZのパルス幅は、リフレッシュ信号REFSZ、REFZの生成間隔に対応する。換言すれば、試験リフレッシュ要求信号EREFZのパルス幅は、ショートリフレッシュ動作の開始時刻と通常のリフレッシュ動作の開始時刻の差DIFに対応する。
リフレッシュカウンタ１６Ｂは、試験リフレッシュ要求信号EREFZに同期してカウントアップし、リフレッシュアドレス信号REFAD（RADZ）を出力する（図３０（ｅ））。そして、ワード線WLがリフレッシュアドレス信号REFADに応じて順次切り替えられ、１つのワード線WLに対してショートリフレッシュ動作および通常のリフレッシュ動作が順次実行される。
ショートリフレッシュ動作によりメモリセルMCに再書き込み（リストア）されるデータが、通常のリフレッシュ動作までメモリセルMC内に保持される場合、正しいデータが通常のリフレッシュ動作によりメモリセルMCに再書き込みされる。一方、ショートリフレッシュ動作によりメモリセルMCに再書き込みされるデータが通常のリフレッシュ動作までメモリセルMC内に保持されない場合、メモリセルMC内のデータは、破壊される。このとき、誤ったデータが通常のリフレッシュ動作によりメモリセルMCに再書き込みされる。
図３０に示した試験は、リフレッシュカウンタ１６Ｂが１周するまで実施される。１周に要する時間は、通常のリフレッシュ動作後、メモリセルMC内のデータが失われることなく保持される時間より十分短く設定される。その後、擬似SRAMにコマンド信号が入力されることで、擬似SRAMは、試験モードから通常動作モードに移行する。そして、メモリセルMCからデータが読み出され、読み出されるデータが期待値か否かにより、ショートリフレッシュ動作と通常のリフレッシュ動作との間隔が十分か否かが判断される。
実際には、擬似SRAMを試験するＬＳＩテスタは、試験リフレッシュ要求信号EREFZのパルス幅を順次長くして、上記試験を繰り返し行う。例えば、差DIFは１００ｎｓから３００ｎｓまで順次変えられる。そして、ショートリフレッシュ動作によりメモリセルMCに再書き込みされたデータの保持時間が測定される。換言すれば、ショートリフレッシュ動作の動作マージンが評価される。
以上、第６の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、試験モード中に擬似SRAMの外部からショートリフレッシュ動作および通常のリフレッシュ動作のリフレッシュ要求を所望のタイミングで入力可能にしたので、ショートリフレッシュ動作の動作マージンを容易に評価できる。
リフレッシュ信号REFSZ、REFZの生成間隔は、試験リフレッシュ要求信号EREFZのパルス幅に応じて設定される。このため、１つの外部試験端子SRCにより、リフレッシュ信号REFSZ、REFZの生成間隔を自在に設定できる。
図３１は、本発明の半導体メモリの第７の実施形態を示している。第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、DRAMのメモリセル（ダイナミックメモリセル）を有し、SRAMのインタフェースを有する擬似SRAMとして形成されている。擬似SRAMは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似SRAMは、例えば、携帯電話に搭載されるワークメモリに使用される。
擬似SRAMは、アクセスタイミング生成回路１１０、コマンドデコーダ１１２、ヒューズ回路FUS1、FUS2、分周切替回路１５０、リフレッシュタイマ１５２、リフレッシュカウンタ１１８、アドレス入力回路１２０、スイッチ回路１２２、データ出力回路１２４、データ入力回路１２６、裁定回路１５４、再要求タイマ１５６、コア制御回路１５８、およびメモリコア１３６を有している。コマンド端子CMD（外部端子）は、メモリセルMCをアクセスするためのコマンド信号（アクセス要求）を受信する。
ヒューズ回路FUS1、FUS2は、リフレッシュタイマ１５２から出力される内部リフレッシュ要求信号IREFZの生成周期を調整するためのヒューズをそれぞれ有している。
分周切替回路１５０は、ショートフラグ信号SFLGZが低レベルのときに（第１動作モード）、ヒューズ回路FUS1の出力を選択する。分周切替回路１５０は、コア制御回路１５８から出力されるショートフラグ信号SFLGZが高レベルのときに（第２動作モード）、ヒューズ回路FUS2の出力を選択する。分周切替回路１５０は、選択した信号をリフレッシュタイマ１５２の分周器に出力する。
ヒューズ回路FUS1の出力が選択されるとき、内部リフレッシュ要求信号IREFZの生成周期は、長くなる（約７３μｓ）。ヒューズ回路FUS2の出力が選択されるとき、内部リフレッシュ要求信号IREFZの生成周期は、短くなる（約７.３μｓ）。
リフレッシュタイマ１５２は、発振器OSCと分周器とを有している。分周器は、発振器OSCから出力されるクロック信号を分周切替回路１５０の出力に応じて分周し、分周した信号を内部リフレッシュ要求信号IREFZ（リフレッシュ要求）として出力する。
裁定回路１５４は、アクセスタイミング信号ATDPZ（アクセス要求）と内部リフレッシュ要求信号IREFZ（リフレッシュ要求）との遷移エッジ、またはアクセスタイミング信号ATDPZとリフレッシュ動作の再要求信号RREQZ（リフレッシュ要求）との遷移エッジを比較することで、アクセス要求とリフレッシュ要求の競合を判断し、アクセス動作およびリフレッシュ動作のいずれを優先させるかを決める。裁定回路１５４は、アクセス動作が優先される場合、リフレッシュ要求を一時保持し、読み出し制御信号RDZまたは書き込み制御信号WRZに応答してアクセス開始信号CMDPZ（アクセス制御信号）を出力する。この後、裁定回路１５４は、コアサイクル状態信号ICSXの非活性化（高レベルへの変化）によりアクセス動作の完了を検出し、保持しているリフレッシュ要求に応じてリフレッシュ開始信号REFPZ（リフレッシュ制御信号）を出力する。
また、裁定回路１５４は、リフレッシュ動作が優先される場合、アクセス要求を一時保持し、リフレッシュ要求に応答してリフレッシュ開始信号REFPZを出力する。この後、裁定回路１５４は、コアサイクル状態信号ICSXの非活性化（高レベルへの変化）によりリフレッシュ動作の完了を検出し、保持しているアクセス要求に応じてアクセス開始信号CMDPZを出力する。
再要求タイマ１５６は、低レベルのショートフラグ信号SFLGZを受けているときに（第１動作モード）、活性化されて動作する。活性化された再要求タイマ１５６は、リフレッシュ開始信号REFPZにより、コア制御回路１５８が通常のリフレッシュ動作を実行できないことを判断し、通常のリフレッシュ動作を実行するために再要求信号RREQZを出力する。裁定回路１５４は、上述したように、再要求信号RREQZをリフレッシュ要求として受信する。すなわち、擬似SRAMは、リフレッシュ周期の長い第１動作モード中に、リフレッシュ要求に対応して後述する第１または第２ショートリフレッシュ動作のみが実行され、通常のリフレッシュ動作が実行できないとき、選択されたワード線WLに対して通常のリフレッシュ動作を試みる。
コア制御回路１５８は、上述した第４の実施形態のロウ動作制御回路１３２およびコア制御回路１３４とほぼ同じ機能を有している。コア制御回路１５８は、リフレッシュ開始信号REFPZまたはアクセス開始信号CMDPZを受けたときに、メモリコア１３６を動作させる基本タイミング信号であるロウ制御信号RASZ（図示せず）を出力する。また、メモリコア１３６の動作中に、コアサイクル状態信号ICSXを低レベルに保持する。なお、コア制御回路１５８は、リフレッシュ要求に応答して、後述する第１ショートリフレッシュ動作、第２ショートリフレッシュ動作、および通常リフレッシュ動作のいずれかを実行する。
また、コア制御回路１５８は、図示しないワード線制御回路、センスアンプ制御回路およびプリチャージ制御回路を有している。ワード線制御回路は、ワード線WLを選択するワード線制御信号TWZを、ロウ制御信号RASZに応答して出力する。センスアンプ制御回路は、後述するセンスアンプ部SAのセンスアンプを活性化するためのセンスアンプ活性化信号LEZを、ロウ制御信号RASZに応答して出力する。プリチャージ制御回路は、ビット線BL、/BLを所定の電圧にプリチャージするためのプリチャージ信号PREPZを出力する。
図３２は、図３１に示したコア制御回路１５８の要部の詳細を示している。
コア制御回路１５８は、フリップフロップ１５８ａ、波形成形回路１５８ｂ、第１遅延回路１５８ｃ、第２遅延回路１５８ｄ、パルス生成回路１５８ｅ、フリップフロップ１５８ｆ、パルス生成回路１５８ｇ、およびプリチャージ生成回路１５８ｈを有している。
フリップフロップ１５８ａは、アクセス開始信号CMDPZまたはリフレッシュ開始信号REFPZを受けたときにロウ制御信号RASZを高レベルに変化し、スタータ信号STTZまたはプリチャージ信号PREPZを受けたときにロウ制御信号RASZを低レベルに変化する。ロウ制御信号RASZの高レベル期間は、ワード線WLの活性化期間、センスアンプSAの活性化期間に対応する。
波形成形回路１５８ｂは、ロウ制御信号RASZの立ち下がりエッジ（非活性化エッジ）を引き延ばし、ワード線オン信号WONZとして出力する。第１遅延回路１５８ｃは、ワード線オン信号WONZを所定時間遅延させ、ワード線オン信号WONBZ（第１時刻信号）として出力する。第２遅延回路１５８ｄは、ワード線オン信号WONBZを所定時間遅延させ、ワード線オン信号WONDZ（第２時刻信号）として出力する。パルス生成回路１５８ｅは、ワード線オン信号WONDZの立ち上がりエッジに同期するワード線オンパルス信号WONDPZを出力する。第１遅延回路１５８ｃおよび第２遅延回路１５８ｄは、第１時刻信号および第２時刻信号をそれぞれ生成するタイミング生成回路として動作する。
フリップフロップ１５８ｆは、ロウ制御信号RASZが高レベル期間中にアクセス開始信号CMDPZを受けたときに、ワード線オフ信号WOFFZを高レベルに変化し、プリチャージ信号PREPZまたはスタータ信号STTZを受けたときに、ワード線オフ信号WOFFZを低レベルに変化する。パルス生成回路１５８ｇは、ワード線オフ信号WOFFZの高レベル期間中に、ワード線オン信号WONBZの立ち上がりエッジを検出したときに、ワード線オフパルス信号WOFFPZを出力する。
プリチャージ生成回路１５８ｈは、ロウ制御信号RASZの高レベル期間中に、次のいずれかの条件が一致したときに、プリチャージ信号PREPZを出力する。
（１）ワード線オフパルス信号WOFFPZが出力されるとき。
（２）ワード線オン信号WONBZが高レベル、かつワード線オン信号WONDZが低レベルの期間に、アクセス開始信号CMDPZが供給されるとき。
（３）ワード線オンパルス信号WONDPZが出力されるとき。
図３３は、コア制御回路１５８内に形成される先着判定回路１６０を示している。
先着判定回路１６０は、内部リフレッシュ要求信号IREFZを受けてリセットされ、ショート信号SHRTZを低レベルに変化する。先着判定回路１６０は、プリチャージ信号PREPZをワード線オンパルス信号WONDPZより先に受けるときに、ショート信号SHRTZを高レベルに変化する。高レベルのショート信号SHRTZは、次の内部リフレッシュ要求信号IREFZに同期して、ショートフラグ信号SFLGZとして出力される。
後述するように、リフレッシュ要求に応答して、通常リフレッシュ動作が実行されずに第１または第２ショートリフレッシュ動作が実行されるとき、リフレッシュ動作の完了を示すプリチャージ信号PREPZは、ワード線オンパルス信号WONDPZより先に出力され、ショート信号SHRTZが出力される。すなわち、ショートフラグ信号SFLGZは、通常リフレッシュ動作が実行されることなく、リフレッシュタイマ１５２から次のリフレッシュ要求が発生したときに出力される。
図３４は、第７の実施形態の動作例を示している。この例では、アクセスコマンド（アクセス要求）が、リフレッシュ開始信号REFPZのすぐ後に供給される（図３４（ａ））。
まず、図３２に示したフリップフロップ１５８ａは、リフレッシュ開始信号REFPZに同期して、ロウ制御信号RASZを出力する（図３４（ｂ））。ロウ制御信号RASZに応答して、ワード線オン信号WONZ、WONBZ、WONDZが順次出力される（図３４（ｃ）、（ｄ）、（ｅ））。ワード線オン信号WONBZ（第１時刻信号）は、ロウ制御信号RASZの出力後、第１時刻TIME1に常に出力される。ワード線オン信号WONDZ（第２時刻信号）は、ロウ制御信号RASZの出力後、第２時刻TIME2に常に出力される。
ロウ制御信号RASZに同期してワード線制御信号TWZが出力され、アドレス信号ADに応じたワード線WLが活性化される（図３４（ｆ））。ワード線WLの活性化により、メモリセルMCからビット線BL、/BLにデータが読み出される（図３４（ｇ））。ワード線WLの活性化後、センスアンプ活性化信号LEZが出力され、センスアンプSAが活性化される。センスアンプSAの活性化により、ビット線BL、/BL上のデータが増幅される（図３４（ｈ））。すなわち、ワード線WLに接続されたメモリセルMCにデータを再書き込みするリフレッシュ動作が開始される。
図３２に示したフリップフロップ１５８ｆは、コマンド要求に応答するアクセス開始信号CMDPZに同期して、ワード線オフ信号WOFFZを出力する（図３４（ｉ））。ワード線オフ信号WOFFZの高レベル期間にワード線オン信号WONBZが高レベルに変化するため、第１時刻TIME1にワード線オフパルス信号WOFFPZが出力される（図３４（ｊ））。
図３２に示したプリチャージ生成回路１５８ｈは、ワード線オフパルス信号WOFFPZに同期してプリチャージ信号PREPZを出力する（図３４（ｋ））。プリチャージ信号PREPZの出力により、ロウ制御信号RASZは低レベルに変化する（図３４（ｌ））。ロウ制御信号RASZの低レベルの変化により、ワード線WLは非活性化され、センスアンプ活性化信号LEZは非活性化される（図３４（ｍ））。そして、ビット線BL、/BLがプリチャージされ、リフレッシュ動作は、第１時刻TIME1に対応して終了する。
ロウ制御信号RASZの低レベルへの変化に応答して、ワード線オン信号WONZ、WONBZ、WONDZが順次低レベルに変化する。図中の破線は、アクセス要求がリフレッシュ要求より遅れて発生する場合の波形（後述する図３６に示す通常リフレッシュ動作）を示している。
このように、アクセス開始信号CMDPZがリフレッシュ開始信号REFPZから第１時刻TIME1の間に出力されるとき、すなわち、アクセス要求が第１時刻TIME1より前に供給されるとき、リフレッシュ動作は、第１時刻TIME1に対応して終了し、リフレッシュ動作として最も短い第１ショートリフレッシュ動作が実行される。
図３５は、第７の実施形態の別の動作例を示している。図３４と同じ動作については、詳細な説明を省略する。この例では、アクセスコマンド（アクセス要求）が、第１時刻TIME1と第２時刻TIME2の間に供給される（図３５（ａ））。
まず、ロウ制御信号RASZに同期してワード線制御信号TWZ（ワード線WL）およびセンスアンプ活性化信号LEZが順次出力され、リフレッシュ動作が開始される。（図３５（ｂ））。
アクセス開始信号CMDPZは、ワード線オン信号WONBZが高レベル、かつワード線オン信号WONDZが低レベルのときに出力される。このため、プリチャージ生成回路１５８ｈは、アクセス開始信号CMDPZに同期してプリチャージ信号PREPZを出力する（図３５（ｃ））。
プリチャージ信号PREPZの出力により、ロウ制御信号RASZは低レベルに変化する（図３５（ｄ））。ロウ制御信号RASZの低レベルの変化により、ワード線WLは非活性化され、センスアンプ活性化信号LEZは非活性化される（図３５（ｅ））。そして、ビット線BL、/BLがプリチャージされ、リフレッシュ動作は、終了する。図中の破線は、アクセス要求がリフレッシュ要求より遅れて発生する場合の波形（後述する図３６に示す通常リフレッシュ動作）を示している。
このように、アクセス開始信号CMDPZが第１時刻TIME1と第２時刻TIMEの間に出力されるとき、リフレッシュ動作は、アクセス開始信号CMDPZに同期して終了する。第１時刻TIME1と第２時刻TIMEの間に動作が終了するリフレッシュ動作は、第２ショートリフレッシュ動作と称される。第２ショートリフレッシュ動作の動作時間は、第１ショートリフレッシュ動作より長く、通常リフレッシュ動作より短い。第２ショートリフレッシュ動作の動作時間は、アクセス開始信号CMDPZの生成タイミングにより可変である。
図３６は、第７の実施形態の別の動作例を示している。図３４と同じ動作については、詳細な説明を省略する。この例では、アクセスコマンド（アクセス要求）が、第２時刻TIME2後に供給される（図３６（ａ））。
まず、ロウ制御信号RASZに同期してワード線制御信号TWZ（ワード線WL）およびセンスアンプ活性化信号LEZが順次出力され、リフレッシュ動作が開始される。（図３５（ｂ））。また、図３４と同様に、リフレッシュ開始信号REFPZに応答して、ロウ制御信号RASZ、ワード線オン信号WONZ、WONBZ、WONDZが順次出力される（図３４（ｃ）、（ｄ）、（ｅ）、（ｆ））。ワード線オン信号WONDZに応答して、ワード線オンパルス信号WONDPZが出力される（図３６（ｇ））。
図３２に示したプリチャージ生成回路１５８ｈは、ワード線オンパルス信号WONDPZに同期してプリチャージ信号PREPZを出力する（図３６（ｈ））。プリチャージ信号PREPZの出力により、ロウ制御信号RASZは低レベルに変化する（図３６（ｉ））。ロウ制御信号RASZの低レベルの変化により、ワード線WLは非活性化され、センスアンプ活性化信号LEZは非活性化される（図３６（ｊ））。そして、ビット線BL、/BLがプリチャージされ、リフレッシュ動作は、終了する。
このように、アクセス開始信号CMDPZが第２時刻TIME後に出力されるとき、リフレッシュ動作は、第２時刻TIMEに同期して終了する。すなわち、第１および第２ショートリフレッシュ動作より動作時間の長い通常リフレッシュ動作が実行される。
なお、第１および第２ショートリフレッシュ動作によりメモリセルMCに再書き込みされるデータの保持時間は、３０ｍｓ以上になる。通常リフレッシュ動作によりメモリセルMCに再書き込みされるデータの保持時間は、３００ｍｓ以上になる。
図３７は、アクセス要求とリフレッシュ要求とが競合するときのアクセス時間を示している。図中、黒い四角印および黒い丸印は、本実施形態の適用前のアクセス時間を示し、白い三角印は、本実施形態でのアクセス時間を示している。
図中の一点鎖線（REF）は、リフレッシュ要求が発生する時刻を示している。一点鎖線より左の領域は、アクセス要求がリフレッシュ要求より早いことを示し、一点鎖線より右の領域は、アクセス要求がリフレッシュ要求より遅いことを示している。
黒い四角印は、リフレッシュ動作がアクセス動作に対して優先されるとき、アクセス動作が常にリフレッシュ動作から所定時間後に開始される擬似SRAMを示している。この場合、リフレッシュ要求直後にアクセス要求があるとき、アクセス時間が最大になる（図３７（ａ））。
黒い丸印は、アクセス要求がリフレッシュ要求の直後に供給されるときに、動作期間の短いショートリフレッシュ動作（動作時間固定）を実行し、アクセス要求がリフレッシュ要求後しばらくして供給されるときに、動作期間の長い通常リフレッシュ動作（動作時間固定）を実行する擬似SRAMを示している。この擬似SRAMでは、２つの遅延回路の一方のパスを使用することで、リフレッシュ動作の終了時刻を切り替えている。この場合、アクセス時間のピークは、遅延回路の切り替え時刻に一致する。また、アクセス時間の跳びが、遅延回路の遅延時間（量子化誤差）に対応して生じる。図中の左側のピークは、ショートリフレッシュ動作が優先して実行される場合を示し（図３７（ｂ））、図中の右側のピークは、通常リフレッシュ動作が優先して実行される場合を示す（図３７（ｃ））。なお、３つ以上の遅延回路でリフレッシュ動作を切り替える場合、遅延回路の数と同じ数のピークが生じる。このとき、アクセス時間の最大値を小さくすることが可能であるが、遅延回路の切り替え制御は、複雑になる。また、遅延回路の遅延時間に対応するアクセス時間の跳びが生じる。すなわち、アクセス時間の特性は、のこぎり歯のようになる。
一方、本実施形態の擬似SRAMでは（白い三角印）、アクセス要求が第１時刻TIME1より前に供給されるとき、アクセス時間が増加する（図３７（ｄ））。しかし、その後、アクセス時間は、一定になる（図３７（ｅ））。これは、第１時刻TIME1から第２時刻TIME2では、図３５に示したように、アクセス要求に応答してリフレッシュ動作が終了するためである。このように、本実施形態では、裁定回路１５４の動作によるアクセス時間のばらつきが最小限になる。アクセス時間の跳びも１箇所でしか生じない。
図３８は、第７の実施形態における第１動作モードから第２動作モードへの移行を示している。図中の数値は、リフレッシュアドレスREFADを示している。
タイミング図の始まりにおいて、通常リフレッシュ動作が、全てのメモリセルMCに実行されている。第１動作モード中、内部リフレッシュ要求信号IREFZは、約７３μｓ毎に発生する。この数値は、通常リフレッシュ動作によりメモリセルMCがデータを保持できる時間（３００ｍｓ）を、ワード線WLの本数（４０９６本）で割った値である。第２動作モード中、内部リフレッシュ要求信号IREFZは、約７.３μｓ毎に発生する。この数値は、第１または第２ショートリフレッシュ動作によりメモリセルMCがデータを保持できる時間（３０ｍｓ）を、ワード線WLの本数（４０９６本）で割った値である。
まず、リフレッシュアドレスREFAD（＝"００"）に対応する内部リフレッシュ要求信号IREFZの直後に、アクセス要求に伴うアクセスタイミング信号ATDPZが出力される（図３８（ａ））。このため、第１または第２ショートリフレッシュ動作（REFs )が実行される（図３８（ｂ））。図３３に示したコア制御回路１５８の先着判定回路１６０は、ワード線オンパルス信号WONDPZより前に供給されるプリチャージ信号PREPZに応答してショート信号SHRTZを高レベルに変化する（図３８（ｃ））。
アクセス要求に応答するアクセス動作（R/W）が、リフレッシュ動作REFsの後に実行される（図３８（ｄ））。ここで、アクセス動作は、読み出し動作または書き込み動作である。
図３１に示した再要求タイマ１５６は、第１動作モード中（SFLGZ＝低レベル）に活性化されている。再要求タイマ１５６は、第１または第２ショートリフレッシュ動作を示すリフレッシュ開始信号REFPZに応答して再要求信号RREQZを出力する（図３８（ｅ））。そして、アクセス動作の後に、リフレッシュアドレス"００"に対するリフレッシュ動作が再度開始される。
リフレッシュ動作の開始とほぼ同時刻に、次のアクセス要求が供給される（図３８（ｆ））。このため、リフレッシュ動作として第２ショートリフレッシュ動作が実行される（図３８（ｇ））。通常リフレッシュ動作が実行できないため、再要求タイマ１５６は、再要求信号RREQZを再び出力する（図３８（ｈ））。この後、再要求信号RREQZに応答する第１または第２リフレッシュ動作が繰り返される。
リフレッシュアドレス"００"に対する通常リフレッシュ動作が実行される前に、リフレッシュアドレス"０１"に対する次の内部リフレッシュ要求信号IREFZが発生する（図３８（ｉ））。先着判定回路１６０は、内部リフレッシュ要求信号IREFZに同期してショートフラグ信号SFLGZを高レベルに変化する（図３８（ｊ））。ショートフラグ信号SFLGZの高レベルへの変化により、擬似SRAMは、第１動作モードから第２動作モードに移行する。
このように、擬似SRAMは、第１動作モード中に、アクセス要求が頻繁に供給され、通常リフレッシュ動作が実行できないときに、第２動作モードに移行する。第２動作モードへの移行の判断は、内部リフレッシュ要求信号IREFZの供給間隔（約７２μｓ）だけ待たれる。この間に、アクセス要求がとぎれ、通常リフレッシュ動作が実行されると、擬似SRAMは、第２動作モードに移行しない。第２動作モードは、リフレッシュ要求間隔が短く、消費電力は、第１動作モードに比べ大きい。リフレッシュ要求の１周期の間、第２動作モードへの移行の判断を待つことで、第２動作モードへの無駄な移行は防止され、消費電力の増加が防止される。
図３１に示した分周切替回路１５０は、高レベルのショートフラグ信号SFLGZを受けて、ヒューズ回路FUS2を選択する。ヒューズ回路FUS2の選択により、リフレッシュタイマ１５２は、内部リフレッシュ要求信号IREFZを約７.３μｓ毎に出力する。すなわち、第２動作モード中は、リフレッシュ要求の発生間隔が第１動作モードの約１０分の１になる。
第２動作モードでは、再要求タイマ１５６は、高レベルのショートフラグ信号SFLGZを受けて非活性化される。このため、再要求信号RREQZは出力されず（図３８（ｋ））、再要求信号RREQZに応答するリフレッシュ動作は、実行されない（図３８（ｌ））。第２動作モード中、リフレッシュ要求の発生間隔は、短くなるため、第１または第２リフレッシュ動作の実行により、メモリセルMC内のデータは、リフレッシュカウンタ１１８が１周するまでの間、十分に保持される。換言すれば、再要求信号RREQZに応答するリフレッシュ動作は不要になる。無駄なリフレッシュ動作を禁止することで、消費電力の増加が防止される。
図３９は、第７の実施形態における第２動作モードから第１動作モードへの移行を示している。図中の数値は、リフレッシュアドレスREFADを示している。
第２動作モード中に、第１または第２ショートリフレッシュ動作（REFs）が実行されることなく、通常リフレッシュ動作（REF）のみが実行され、リフレッシュカウンタ１１８が１周するとき、コア制御回路１５８は、ショートフラグ信号SFLGZを低レベルに変化する（図３９（ａ））。
分周切替回路１５０は、低レベルのショートフラグ信号SFLGZを受けて、ヒューズ回路FUS1を選択する。ヒューズ回路FUS1の選択により、リフレッシュタイマ１５２は、内部リフレッシュ要求信号IREFZを約７３μｓ毎に出力する。すなわち、ショートフラグ信号SFLGZの低レベルへの変化により、動作モードは、第２動作モードから第１動作モードに戻り、リフレッシュ要求の発生間隔は、再び長くなる。このように、擬似SRAMは、アクセス要求の頻度が低く、通常リフレッシュ動作が連続して実行できると判断したとき、第２動作モードから第１動作モードに移行する。第１動作モードへの移行により、消費電力が削減される。
以上、第７の実施形態では、リフレッシュ要求とアクセス要求とが競合したときに、リフレッシュ動作の終了時刻を、固定でなく、アクセス要求の供給タイミングに応じて可変にした。このため、リフレッシュ要求とアクセス要求が競合したときに、リフレッシュ動作後のアクセス動作をさらに早く開始できる。すなわち、アクセス時間をさらに短縮できる。
具体的には、アクセス要求が第１時刻TIME1より前に供給されるときに、リフレッシュ動作の終了時刻は、第１時刻TIME1に設定される。このとき、第１ショートリフレッシュ動作が実行される。このため、リフレッシュ動作の終了は、常に第１時刻TIME1以後になる。最低限のリフレッシュ動作期間を確保することで、リフレッシュ動作によりメモリセルMC内のデータが破壊することを防止できる。
アクセス要求が第１時刻TIME1から第２時刻TIME2の間に供給されるときに、リフレッシュ動作の終了時刻は、アクセス要求の供給時刻に設定される。このとき、第２ショートリフレッシュ動作が実行される。このため、アクセス要求の供給タイミングに同期してリフレッシュ動作を完了できる。この結果、リフレッシュ動作後のアクセス動作を早く開始でき、アクセス時間を短縮できる。
アクセス要求が第２時刻TIME2後に供給されるときに、リフレッシュ動作の終了時刻は、第２時刻TIME2に設定される。このとき、通常リフレッシュ動作が実行される。このため、リフレッシュ動作の終了は、常に第２時刻TIME2以前になる。アクセス要求が供給されないときにも、リフレッシュ動作を常に第２時刻TIME2で終了することで、メモリコア１３６の無駄な動作を防止できる。
リフレッシュ動作の終了時刻が、アクセス要求の供給タイミングに応じて変化するため、アクセス要求がリフレッシュ要求に対して徐々にずれても、アクセス時間は変化しない。このため、リフレッシュ要求とアクセス要求の時間差によりアクセス時間がばらつくこと（アクセス時間が跳ぶこと）が防止できる。アクセス時間がばらつかないため、アクセス時間の最大値（ワースト値）を小さくできる。
裁定回路１５４により、アクセス要求とリフレッシュ要求とが競合するときにも、アクセス動作およびリフレッシュ動作を確実に実行できる。
第１時刻TIME1を通知するワード線オン信号WONBZおよび第２時刻TIME2を通知するワード線オン信号WONDZを生成する遅延回路１５８ｃ、１５８ｄ（タイミング生成回路）を、コア制御回路１５８に形成したので、簡易な論理回路により、アクセス要求の供給タイミングに応じてリフレッシュ動作を終了できる。
第１動作モードから第２動作モードへの移行の判断を、次のリフレッシュ要求が発生するまで待つことで、アクセス要求の供給頻度が一時的に高くなったのか、継続して高いのかを確実に判断できる。このため、アクセス頻度に応じた最適な動作モードに移行できる。この結果、第２動作モードに移行している期間を最小限にでき、リフレッシュ動作による消費電力を必要最小限にできる。すなわち、半導体メモリの消費電力を削減できる。
擬似SRAMは、第２動作モード中に、通常リフレッシュ動作のみが実行されてリフレッシュカウンタが１周したときに、アクセス要求の頻度が所定の期間下がったと判断し、第２動作モードから第１動作モードに移行する。このため、アクセス要求の頻度が低いときに、リフレッシュ要求の頻度が下げることができ、消費電力を削減できる。
このように、アクセス要求の頻度に応じて、リフレッシュ要求の発生間隔を自動的に調整することで、リフレッシュ動作に伴う消費電力を最小限にできる。すなわち、擬似SRAMの消費電力を削減できる。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のメモリセルを有するメモリコアと、
コマンド端子を介して供給されるアクセス要求に応答して前記メモリセルをアクセスするためのアクセス信号を出力するコマンド制御回路と、
前記メモリセルをリフレッシュするために、所定の周期でリフレッシュ要求を生成するリフレッシュタイマと、
リフレッシュ動作を開始するために前記リフレッシュ要求に応答して第１リフレッシュ信号を出力し、前記アクセス要求と前記リフレッシュ要求とが競合するときに前記第１リフレッシュ信号の出力を停止し、前記アクセス要求に対応するアクセス動作後に前記リフレッシュ要求に応答する第２リフレッシュ信号を出力するリフレッシュ制御回路と、
前記アクセス信号に応答して前記アクセス動作を実行し、前記第１および第２リフレッシュ信号に応答して第１および第２リフレッシュ動作をそれぞれ実行するコア制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
アドレス端子を介して外部アドレス信号を受信する外部アドレス入力回路と、
前記メモリセルのうちリフレッシュするメモリセルを示すリフレッシュアドレス信号を生成するリフレッシュカウンタと、
前記第１および第２リフレッシュ信号の出力に応答して前記リフレッシュアドレスを選択し、前記第１および第２リフレッシュ信号の未出力時に前記外部アドレス信号を選択し、選択したアドレス信号を前記メモリコアに出力するスイッチ回路とを備えていることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記第１リフレッシュ動作の実行時間は、前記第２リフレッシュ動作の実行時間より短いことを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記第１リフレッシュ動作の実行時間は、前記第１リフレッシュ動作により前記メモリセルに再書き込みされるデータを、前記第２リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間であることを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記メモリコアは、
前記メモリセルにそれぞれ接続されている複数のワード線と、
前記メモリセルに接続されているビット線と、
前記ビット線に接続されているセンスアンプとを備え、
前記第１および第２リフレッシュ動作は、
前記ワード線のいずれかの選択に応答してアクセスされるメモリセルから前記ビット線にデータを読み出す読み出し工程と、
前記ビット線にデータが読み出された後に前記センスアンプを活性化し、前記ビット線上のデータを増幅するとともに、増幅したデータをアクセスされているメモリセルに再書き込みする増幅工程と、
前記ワード線を非選択にし、前記ビット線を所定の電圧にプリチャージするプリチャージ工程とで構成され、
前記第１および第２リフレッシュ動作における前記読み出し工程の時間は、互いに等しく、
前記第１および第２リフレッシュ動作における前記プリチャージ工程の時間は、互いに等しく、
前記第１リフレッシュ動作の前記増幅工程の時間は、前記第２リフレッシュ動作の前記増幅工程の時間より短いことを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記アクセス要求と前記リフレッシュ要求とが競合しないときに、前記第１リフレッシュ信号の出力をマスクし、前記第２リフレッシュ信号のみ出力することを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
前記第１および第２リフレッシュ動作の実行時間、および２回の前記アクセス動作の実行時間の和は、前記アクセス要求の最小供給間隔である外部アクセスサイクル時間の２回分より小さいことを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
前記第２リフレッシュ動作の実行時間は、前記アクセス動作の実行時間と同じであることを特徴とする半導体メモリ。
（付記９）
請求の範囲１記載の半導体メモリにおいて、
前記第２リフレッシュ動作の実行時間は、前記アクセス動作の実行時間より短いことを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
試験モード中に、試験リフレッシュ要求信号を受信する外部試験端子と、
前記外部試験端子に供給される前記試験リフレッシュ要求信号に応答して第１試験リフレッシュ信号および第２試験リフレッシュ信号を生成し、生成した第１および第２試験リフレッシュ信号を前記第１および第２リフレッシュ信号として順次出力する試験制御回路とを備えていることを特徴とする半導体メモリ。
（付記１１）
付記１０記載の半導体メモリにおいて、
前記外部試験端子は、試験モード中に、パルス波形を有する前記試験リフレッシュ要求信号を受信し、
前記試験制御回路は、前記第１および第２リフレッシュ信号の生成間隔を、前記試験リフレッシュ要求信号のパルス幅に応じて設定することを特徴とする半導体メモリ。
（付記１２）
複数のメモリセル、前記メモリセルに接続されたビット線、および前記ビット線に接続されたセンスアンプを有するメモリコアと、
コマンド端子を介して供給されるアクセス要求に応答して前記メモリセルをアクセスするためのアクセス制御信号を出力するコマンド制御回路と、
所定の周期で内部リフレッシュ要求を生成するリフレッシュタイマと、
前記アクセス要求および前記内部リフレッシュ要求の発生タイミングに応じて、前記センスアンプを第１期間活性化するための第１リフレッシュ制御信号、および前記センスアンプを前記第１期間より長い第２期間活性化するための第２リフレッシュ制御信号のいずれかを出力するリフレッシュ制御回路と、
前記アクセス制御信号に応答して前記メモリコアにアクセス動作を実行させ、前記第１および第２リフレッシュ制御信号に応答して、前記メモリコアに第１および第２リフレッシュ動作を実行させる動作制御回路と、
試験モード中に動作し、前記第１リフレッシュ制御信号を検出したときに検出信号を出力する検出回路とを備えていることを特徴とする半導体メモリ。
（付記１３）
付記１２記載の半導体メモリにおいて、
前記検出信号を半導体メモリの外部に出力する外部端子を備えていることを特徴とする半導体メモリ。
（付記１４）
付記１３記載の半導体メモリにおいて、
前記外部端子であるデータ端子と、
前記メモリセルからの読み出しデータを前記データ端子に出力するトライステート出力バッファと、
前記試験モード中に、前記検出信号に応答して前記読み出しデータの前記データ端子への出力を禁止するとともに前記データ端子をハイインピーダンス状態に設定するために、前記トライステート出力バッファを制御する出力マスク回路を備えていることを特徴とする半導体メモリ。
（付記１５）
付記１２記載の半導体メモリにおいて、
前記試験モード中に、前記リフレッシュタイマから出力される前記内部リフレッシュ要求をマスクし、外部試験端子を介して供給される試験リフレッシュ要求を前記内部リフレッシュ要求の代わりに前記リフレッシュ制御回路に出力するリフレッシュ選択回路を備えていることを特徴とする半導体メモリ。
（付記１６）
付記１２記載の半導体メモリにおいて、
前記リフレッシュタイマは、前記試験モード中に、前記リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号を受けることを特徴とする半導体メモリ。
（付記１７）
付記１２記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記アクセス要求と前記内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記リフレッシュ要求に応答するリフレッシュ動作の優先順を決める裁定回路を備え、
前記裁定回路は、
前記アクセス要求を前記内部リフレッシュ要求より優先させるときに、前記アクセス制御信号を出力した後に、前記第２リフレッシュ制御信号を出力し、
前記内部リフレッシュ要求を前記アクセス要求より優先させるときに、前記第１リフレッシュ制御信号、前記アクセス制御信号、および前記第２リフレッシュ制御信号を順次出力することを特徴とする半導体メモリ。
（付記１８）
付記１７記載の半導体メモリにおいて、
前記第１リフレッシュ動作の実行時間は、前記第１リフレッシュ動作により前記メモリセルに再書き込みされるデータを、前記第２リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間であることを特徴とする半導体メモリ。
（付記１９）
複数のメモリセルを有するメモリコアと、
前記メモリセルをアクセスするためのアクセス要求を受信する外部端子と、
所定の周期でリフレッシュ要求を生成するリフレッシュタイマと、
前記アクセス要求と前記リフレッシュ要求とが競合し、かつリフレッシュ要求が優先されるときに、前記リフレッシュ要求に応答するリフレッシュ動作の終了時刻を、前記アクセス要求の供給タイミングに応じて、第１時刻と前記第１時刻より遅い第２時刻との間に設定するコア制御回路とを備えていることを特徴とする半導体メモリ。
（付記２０）
付記１９記載の半導体メモリにおいて、
前記コア制御回路は、
前記アクセス要求の受信時刻と前記リフレッシュ要求の発生時刻との差が小さいときに、前記終了時刻を早く設定し、
前記アクセス要求の受信時刻と前記リフレッシュ要求の発生時刻との差が大きいときに、前記終了時刻を遅く設定することを特徴とする半導体メモリ。
（付記２１）
付記１９記載の半導体メモリにおいて、
前記アクセス要求と前記リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記リフレッシュ要求に応答するリフレッシュ動作の優先順を決める裁定回路を備え、
前記裁定回路は、
前記アクセス要求を前記リフレッシュ要求より優先させるときに、前記コア制御回路に、アクセス動作を開始するためのアクセス制御信号を出力した後にリフレッシュ動作を開始するためのリフレッシュ制御信号を出力し、
前記リフレッシュ要求を前記アクセス要求より優先させるときに、前記コア制御回路に、前記リフレッシュ制御信号を出力した後に前記アクセス制御信号を出力し、
前記コア制御回路は、前記アクセス制御信号および前記リフレッシュ制御信号に応じて前記アクセス動作および前記リフレッシュ動作をそれぞれ実行することを特徴とする半導体メモリ。
（付記２２）
付記１９記載の半導体メモリにおいて、
前記メモリコアは、前記メモリセルにそれぞれ接続された複数のワード線を備え、
前記リフレッシュ動作の前記終了時刻は、前記ワード線の非活性化時刻に対応することを特徴とする半導体メモリ。
（付記２３）
付記２２記載の半導体メモリにおいて、
前記メモリコアは、前記メモリセルに接続されたビット線と前記ビット線に接続されたセンスアンプとを備え、
前記リフレッシュ動作の前記終了時刻は、前記センスアンプの非活性化時刻に対応することを特徴とする半導体メモリ。
（付記２４）
付記１９記載の半導体メモリにおいて、
前記コア制御回路は、前記第１時刻を通知する第１時刻信号、前記第２時刻を通知する第２時刻信号を生成するタイミング生成回路を備え、
前記コア制御回路は、前記終了時刻を、前記第１および第２時刻信号の生成タイミングに対する前記アクセス要求の供給タイミングに応じて設定することを特徴とする半導体メモリ。
（付記２５）
付記１９記載の半導体メモリにおいて、
前記コア制御回路は、
前記アクセス要求が前記第１時刻より前に供給されるときに、前記終了時刻を前記第１時刻に設定することで前記メモリコアに第１ショートリフレッシュ動作を実行させ、
前記アクセス要求が前記第１時刻から前記第２時刻の間に供給されるときに、前記終了時刻を前記アクセス要求の供給時刻に設定することで前記メモリコアに第２ショートリフレッシュ動作を実行させ、
前記アクセス要求が前記第２時刻後に供給されるときに、前記終了時刻を前記第２時刻に設定することで前記メモリコアに通常リフレッシュ動作を実行させることを特徴とする半導体メモリ。
（付記２６）
付記１９記載の半導体メモリにおいて、
前記メモリコアは、前記メモリセルに接続された複数のワード線を備え、
半導体メモリは、前記リフレッシュタイマが出力する前記リフレッシュ要求の生成間隔の長い第１動作モードと、前記リフレッシュ要求の生成間隔の短い第２動作モードとを有し、
前記リフレッシュ要求に対応して、前記ワード線の一つが選択され、
前記第１動作モード中に、前記リフレッシュ要求に対応して前記第１または第２ショートリフレッシュ動作が実行されるとき、この第１または第２ショートリフレッシュ動作後に、選択されたワード線に対して前記通常リフレッシュ動作を試み、
次のリフレッシュ要求が発生するまでに、前記アクセス要求が優先され、前記選択されたワード線に対する前記通常リフレッシュ動作が実行できないときに、前記第２動作モードに移行することを特徴とする半導体メモリ。
（付記２７）
付記２６記載の半導体メモリにおいて、
前記ワード線を順次選択するために、前記リフレッシュ要求に応答してカウント動作するリフレッシュカウンタを備え、
前記第２動作モード中に、前記通常リフレッシュ動作のみが実行されて前記リフレッシュカウンタが１周したときに、前記第１動作モードに移行することを特徴とする半導体メモリ。
付記２の半導体メモリでは、外部アドレス入力回路は、アドレス端子を介して外部アドレス信号を受信する。リフレッシュカウンタは、メモリセルのうちリフレッシュするメモリセルを示すリフレッシュアドレス信号を生成する。スイッチ回路は、第１および第２リフレッシュ信号の出力に応答してリフレッシュアドレスを選択し、第１および第２リフレッシュ信号の未出力時に外部アドレス信号を選択し、選択したアドレス信号をメモリコアに出力する。第１および第２リフレッシュ信号によりスイッチ回路を動作させることで、アドレス信号の切り替え制御を容易にできる。このため、スイッチ回路を簡易に構成できる。
付記５の半導体メモリでは、メモリコアは、メモリセルにそれぞれ接続されている複数のワード線と、メモリセルに接続されているビット線と、ビット線に接続されているセンスアンプとを有している。第１および第２リフレッシュ動作は、読み出し工程、増幅工程、およびプリチャージ工程とで構成される。読み出し工程では、ワード線のいずれかの選択に応答してアクセスされるメモリセルからビット線にデータが読み出される。増幅工程では、ビット線にデータが読み出された後にセンスアンプが活性化され、ビット線上のデータを増幅される。増幅されたデータは、アクセスされているメモリセルに再書き込みされる。プリチャージ工程では、ワード線が非選択され、ビット線は所定の電圧にプリチャージされる。
第１および第２リフレッシュ動作における読み出し工程の時間は、互いに等しい。第１および第２リフレッシュ動作におけるプリチャージ工程の時間は、互いに等しい。第１リフレッシュ動作の増幅工程の時間は、第２リフレッシュ動作の増幅工程の時間より短い。増幅工程の時間のみを動作に応じて調整することで、第１リフレッシュ動作の実行時間を容易に最小限にできる。すなわち、コア制御回路等の回路を簡易に構成できる。
付記６の半導体メモリでは、リフレッシュ制御回路は、アクセス要求とリフレッシュ要求とが競合しないときに、第１リフレッシュ信号の出力をマスクし、第２リフレッシュ信号のみ出力する。第１リフレッシュ動作を必要のあるときのみ実行することで、動作時の消費電力を削減できる。
付記７の半導体メモリでは、第１および第２リフレッシュ動作の実行時間、および２回のアクセス動作の実行時間の和は、アクセス要求の最小供給間隔である外部アクセスサイクル時間の２回分より小さい。換言すれば、２回の外部アクセスサイクル時間の間に、第１および第２リフレッシュ動作と、２回のアクセス動作とを実行できる。本発明では、上述したように、第１リフレッシュ動作の実行時間が短いため、外部アクセスサイクルを従来より短縮できる。
付記８の半導体メモリでは、第２リフレッシュ動作の実行時間は、アクセス動作の実行時間と同じである。このため、第２リフレッシュ動作およびアクセス動作を実行するための制御回路を共通化できる。この結果、コア制御回路等の回路規模を小さくできる。
付記９の半導体メモリでは、第２リフレッシュ動作の実行時間は、アクセス動作の実行時間より短い。このため、第２リフレッシュ動作の実行後、次のアクセス動作を実行するまでにタイミングに余裕ができる。したがって、コア制御回路等の動作余裕を向上でき、これ等回路のタイミング設計が容易になる。
付記１６の半導体メモリでは、リフレッシュタイマは、試験モード中に、リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号を受ける。このため、通常の動作時に動作する回路を用いて、半導体メモリチップの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、半導体メモリの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
付記２１の半導体メモリでは、裁定回路は、アクセス要求と内部リフレッシュ要求とが競合するときに、アクセス要求に応答するアクセス動作およびリフレッシュ要求に応答するリフレッシュ動作の優先順を決める。裁定回路は、アクセス要求をリフレッシュ要求より優先させるときに、コア制御回路に、アクセス動作を開始するためのアクセス制御信号を出力した後にリフレッシュ動作を開始するためのリフレッシュ制御信号を出力する。また、裁定回路は、リフレッシュ要求をアクセス要求より優先させるときに、コア制御回路に、リフレッシュ制御信号を出力した後にアクセス制御信号を出力する。コア制御回路は、アクセス制御信号およびリフレッシュ制御信号に応じてアクセス動作およびリフレッシュ動作をそれぞれ実行する。このため、アクセス要求とリフレッシュ要求とが競合するときにも、アクセス動作およびリフレッシュ動作を確実に実行できる。
付記２２の半導体メモリでは、メモリコアは、メモリセルにそれぞれ接続された複数のワード線を有している。リフレッシュ動作の終了時刻は、ワード線の非活性化時刻に対応する。すなわち、コア制御回路は、アクセス要求の供給タイミングに応じてワード線を非活性化することで、リフレッシュ動作を終了する。
付記２３の半導体メモリでは、メモリコアは、メモリセルに接続されたビット線とビット線に接続されたセンスアンプを有している。リフレッシュ動作の終了時刻は、センスアンプの非活性化時刻に対応する。すなわち、コア制御回路は、アクセス要求の供給タイミングに応じてワード線を非活性化するとともに、センスアンプを非活性化することで、リフレッシュ動作を終了する。
付記２４の半導体メモリでは、コア制御回路は、第１時刻を通知する第１時刻信号、第２時刻を通知する第２時刻信号を生成するタイミング生成回路を有している。コア制御回路は、終了時刻を、第１および第２時刻信号の生成タイミングに対するアクセス要求の供給タイミングに応じて設定する。このため、簡易な論理回路により、アクセス要求の供給タイミングに応じてリフレッシュ動作を終了できる。
付記２５の半導体メモリでは、アクセス要求が第１時刻より前に供給されるときに、終了時刻が第１時刻に設定され、第１ショートリフレッシュ動作が実行される。アクセス要求が第１時刻から第２時刻の間に供給されるときに、終了時刻がアクセス要求の供給時刻に設定され、第２ショートリフレッシュ動作が実行される。アクセス要求が第２時刻後に供給されるときに、終了時刻が第２時刻に設定され、通常リフレッシュ動作が実行される。
リフレッシュ動作の終了は、常に第１時刻以後になる。最低限のリフレッシュ動作期間を確保することで（第１ショートリフレッシュ動作）、リフレッシュ動作によりメモリセル内のデータが破壊することを防止できる。また、リフレッシュ動作の終了は、常に第２時刻以前になる。アクセス要求が供給されないときにも、リフレッシュ動作を常に第２時刻で終了することで、メモリコアの無駄な動作を防止できる。この結果、無駄なコア動作電流の消費を防ぐことができる。さらに、リフレッシュ動作の終了を、第１時刻から第２時刻の間に設定することで、アクセス要求の供給タイミングに同期してリフレッシュ動作を完了できる。このとき、アクセス時間を悪化させることなく再書き込みできる最大限の電荷が、メモリセルに書き込まれるため、第１ショートリフレッシュ動作の場合に比べてデータ保持特性に余裕を持たせることができる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明の半導体メモリでは、第１リフレッシュ動作の後に第２リフレッシュ動作が必ず実行されるため、第１リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後の第２リフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
本発明の半導体メモリでは、第１および第２リフレッシュ信号によりスイッチ回路を動作させることで、アドレス信号の切り替え制御を容易にできる。このため、スイッチ回路を簡易に構成できる。
本発明の半導体メモリでは、第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリでは、第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリでは、第１および第２リフレッシュ動作において、増幅工程の時間のみを調整することで、第１リフレッシュ動作の実行時間を容易に最小限にできる。すなわち、コア制御回路等の回路を簡易に構成できる。
本発明の半導体メモリでは、第１リフレッシュ動作を必要のあるときのみ実行することで、動作時の消費電力を削減できる。
本発明の半導体メモリでは、２回の外部アクセスサイクル時間の間に、第１および第２リフレッシュ動作と、２回のアクセス動作とを実行できる。第１リフレッシュ動作の実行時間が短いため、外部アクセスサイクルを従来より短縮できる。
本発明の半導体メモリでは、第２リフレッシュ動作の実行時間は、第２リフレッシュ動作およびアクセス動作を実行するための制御回路を共通化できる。この結果、コア制御回路等の回路規模を小さくできる。
本発明の半導体メモリでは、第２リフレッシュ動作の実行後、次のアクセス動作を実行するまでにタイミング余裕ができる。したがって、コア制御回路等の動作余裕を向上でき、これ等回路のタイミング設計が容易になる。
本発明の半導体メモリでは、試験モード中に外部試験端子を介して供給される試験リフレッシュ要求信号から第１および第２リフレッシュ信号を生成することで、第１リフレッシュ動作の動作マージンを容易に評価できる。
本発明の半導体メモリでは、１つの外部試験端子により、第１および第２リフレッシュ信号の生成間隔を自在に設定できる。
本発明の半導体メモリでは、検出回路が検出信号を出力することで、リフレッシュ制御回路による第１および第２リフレッシュ制御信号の切り替えタイミングを検出できる。すなわち、半導体メモリが２種類のリフレッシュ動作機能を有するときにも、それぞれのリフレッシュ動作が実行されるタイミング条件を評価できる。また、第１リフレッシュ制御信号が連続して発生すると動作不良が起こる場合にも、不良が発生するタイミングを、検出信号により確実に評価できる。
半導体メモリ内で自動的に実行される２種類のリフレッシュ動作を容易に検出できるため、これ等リフレッシュ動作に関連する半導体メモリの動作特性を、簡易な手法で正確に評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
本発明の半導体メモリでは、半導体メモリのリフレッシュ特性を評価するための評価装置により検出信号を検出でき、リフレッシュ動作に関連する半導体メモリの動作特性を正確に評価できる。
本発明の半導体メモリでは、半導体メモリに接続される評価装置は、データ端子のハイインピーダンス状態を測定することで検出信号を検出でき、半導体メモリのリフレッシュ動作に関連する動作特性を容易に評価できる。また、データ端子を外部端子として使用することで、データ端子を試験端子として兼用できる。このため、新たな端子を形成することが不要になり、チップサイズの増加を防止できる。
本発明の半導体メモリでは、所望のタイミングを有するリフレッシュ要求およびアクセス要求を、半導体メモリの外部から供給できるため、アクセス要求とリフレッシュ要求のずれ（時間差）を高い精度で制御できる。この結果、半導体メモリのリフレッシュ動作に関連する動作特性を詳細に評価できる。
本発明の半導体メモリでは、通常の動作時に動作する回路を用いて、半導体メモリチップの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、半導体メモリの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
本発明の半導体メモリでは、内部リフレッシュ要求がアクセス要求より優先される場合にもアクセス要求に対応するアクセス動作を早く開始できる。すなわち、アクセス時間を短縮できる。第１リフレッシュ動作によるメモリセルへの再書き込みが十分でなくても、その後のリフレッシュ動作で十分な信号量のデータがメモリセルに再書き込みされる。このため、アクセス要求とリフレッシュ要求とが競合し、アクセス要求を優先する場合にも、メモリセルのデータを確実に保持できる。
本発明の半導体メモリでは、第１リフレッシュ動作の実行時間を最小限にすることで、アクセス動作をより早く開始できる。
本発明の半導体メモリでは、リフレッシュ動作の終了時刻は、固定でなく、アクセス要求の供給タイミングに応じて可変である。このため、リフレッシュ要求とアクセス要求が競合したときに、リフレッシュ動作後のアクセス動作をさらに早く開始できる。すなわち、アクセス時間をさらに短縮できる。リフレッシュ要求とアクセス要求の時間差によりアクセス時間がばらつくことが防止できる。アクセス時間がばらつかないため、アクセス時間のワースト値を小さくできる。
本発明の半導体メモリでは、裁定回路により、アクセス要求とリフレッシュ要求とが競合するときにも、アクセス動作およびリフレッシュ動作を確実に実行できる。
本発明の半導体メモリでは、タイミング生成回路により、第１時刻信号および第２時刻信号を生成することで、簡易な論理回路により、アクセス要求の供給タイミングに応じてリフレッシュ動作を終了できる。
本発明の半導体メモリでは、リフレッシュ動作の終了は、常に第１時刻以後のため、最低限のリフレッシュ動作期間を確保でき、リフレッシュ動作によりメモリセル内のデータが破壊することを防止できる。また、リフレッシュ動作の終了は、常に第２時刻以前のため、アクセス要求が供給されないときにも、メモリコアの無駄な動作を防止できる。この結果、その後のアクセス要求に応答するアクセス動作を迅速に開始できる。さらに、リフレッシュ動作の終了を、第１時刻から第２時刻の間に設定することで、アクセス要求の供給タイミングに同期してリフレッシュ動作を完了できる。この結果、リフレッシュ動作後のアクセス動作を早く開始でき、アクセス時間を短縮できる。
本発明の半導体メモリでは、第１動作モードから第２動作モードへの移行の判断を、所定の期間待つことで、アクセス要求の供給頻度が一時的に高くなったのか、継続して高いのかを確実に判断できる。このため、アクセス頻度に応じた最適な動作モードに移行できる。この結果、第２動作モードに移行している期間を最小限にでき、リフレッシュ動作による消費電力を必要最小限にできる。すなわち、半導体メモリの消費電力を削減できる。
本発明の半導体メモリでは、アクセス要求の頻度が所定の期間下がったときに、、第２動作モードから第１動作モードに移行することで、リフレッシュ要求の頻度が下がり、消費電力を削減できる。
本発明の半導体メモリの第１の実施形態を示すブロック図である。 図１に示したリフレッシュ制御回路の詳細を示すブロック図である。 図１に示したコア制御回路の要部の詳細を示す回路図である。 、図１に示したリフレッシュアドレス入力回路、外部アドレス入力回路、およびスイッチ回路の詳細を示す回路図である。 第１の実施形態におけるメモリセルアレイの基本動作を示すタイミング図である。 第１の実施形態の動作例を示すタイミング図である。 第１の実施形態の別の動作例を示すタイミング図である。 第１の実施形態の別の動作例を示すタイミング図である。 本発明の半導体メモリの第２の実施形態を示すブロック図である。 図９に示したコア制御回路の要部の詳細を示す回路図である。 第２の実施形態の動作例を示すタイミング図である。 第２の実施形態の別の動作例を示すタイミング図である。 本発明の半導体メモリの第３の実施形態を示すブロック図である。 図１３に示したリフレッシュ制御回路の詳細を示すブロック図である。 図１３に示したコア制御回路の詳細を示す回路図である。 第３の実施形態の動作例を示すタイミング図である。 第３の実施形態の別の動作例を示すタイミング図である。 本発明の半導体メモリの第４の実施形態を示すブロック図である。 図１８に示したリリフレッシュ判定回路の詳細を示す回路図である。 図１８に示したデータ出力回路の詳細を示す回路図である。 第４の実施形態におけるメモリセルアレイの基本動作を示すタイミング図である。 第４の実施形態における通常動作モードでの動作例を示すタイミング図である。 第４の実施形態における通常動作モードでの別の動作例を示すタイミング図である。 第４の実施形態における通常動作モードでの別の動作例を示すタイミング図である。 第４の実施形態における第１試験モードでの動作例を示すタイミング図である。 第４の実施形態における第２試験モードでの動作例を示すタイミング図である。 第４の実施形態における第２試験モードでの動作例を示すタイミング図である。 本発明の半導体メモリの第５の実施形態を示すブロック図である。 本発明の半導体メモリの第６の実施形態を示すブロック図である。 第６の実施形態における試験モード中の動作例を示すタイミング図である。 本発明の半導体メモリの第７の実施形態を示すブロック図である。 図３１に示したコア制御回路１５８の要部の詳細を示す回路図である。 コア制御回路１５８内に形成される先着判定回路１６０を示すブロック図である。 第７の実施形態の動作例を示すタイミング図である。 第７の実施形態の別の動作例を示すタイミング図である。 第７の実施形態の別の動作例を示すタイミング図である。 アクセス要求とリフレッシュ要求との競合時におけるアクセス時間を示す特性図である。 第７の実施形態における第１動作モードから第２動作モードへの移行を示すタイミング図である。 第７の実施形態における第２動作モードから第１動作モードへの移行を示すタイミング図である。
符号の説明
１０ コマンド制御回路
１２ リフレッシュタイマ
１４ リフレッシュ制御回路
１６ リフレッシュカウンタ
１８ リフレッシュアドレス入力回路
２０ 外部アドレス入力回路
２２ スイッチ回路
２４ データ入出力回路
２６ コア制御回路
２８ メモリコア
３０ 第１タイミング制御回路
３２ 第２タイミング制御回路
３４ OR回路

Claims (27)

  1. 複数のメモリセルを有するメモリコアと、
    コマンド端子を介して供給されるアクセス要求に応答して前記メモリセルをアクセスするためのアクセス信号を出力するコマンド制御回路と、
    前記メモリセルをリフレッシュするために、所定の周期でリフレッシュ要求を生成するリフレッシュタイマと、
    リフレッシュ動作を開始するために前記リフレッシュ要求に応答して第１リフレッシュ信号を出力し、前記アクセス要求と前記リフレッシュ要求とが競合するときに前記第１リフレッシュ信号の出力を停止し、前記アクセス要求に対応するアクセス動作後に前記リフレッシュ要求に応答する第２リフレッシュ信号を出力するリフレッシュ制御回路と、
    前記アクセス信号に応答して前記アクセス動作を実行し、前記第１および第２リフレッシュ信号に応答して第１および第２リフレッシュ動作をそれぞれ実行するコア制御回路とを備えていることを特徴とする半導体メモリ。
  2. 請求の範囲１記載の半導体メモリにおいて、
    アドレス端子を介して外部アドレス信号を受信する外部アドレス入力回路と、
    前記メモリセルのうちリフレッシュするメモリセルを示すリフレッシュアドレス信号を生成するリフレッシュカウンタと、
    前記第１および第２リフレッシュ信号の出力に応答して前記リフレッシュアドレスを選択し、前記第１および第２リフレッシュ信号の未出力時に前記外部アドレス信号を選択し、選択したアドレス信号を前記メモリコアに出力するスイッチ回路とを備えていることを特徴とする半導体メモリ。
  3. 請求の範囲１記載の半導体メモリにおいて、
    前記第１リフレッシュ動作の実行時間は、前記第２リフレッシュ動作の実行時間より短いことを特徴とする半導体メモリ。
  4. 請求の範囲３記載の半導体メモリにおいて、
    前記第１リフレッシュ動作の実行時間は、前記第１リフレッシュ動作により前記メモリセルに再書き込みされるデータを、前記第２リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間であることを特徴とする半導体メモリ。
  5. 請求の範囲１記載の半導体メモリにおいて、
    前記メモリコアは、
    前記メモリセルにそれぞれ接続されている複数のワード線と、
    前記メモリセルに接続されているビット線と、
    前記ビット線に接続されているセンスアンプとを備え、
    前記第１および第２リフレッシュ動作は、
    前記ワード線のいずれかの選択に応答してアクセスされるメモリセルから前記ビット線にデータを読み出す読み出し工程と、
    前記ビット線にデータが読み出された後に前記センスアンプを活性化し、前記ビット線上のデータを増幅するとともに、増幅したデータをアクセスされているメモリセルに再書き込みする増幅工程と、
    前記ワード線を非選択にし、前記ビット線を所定の電圧にプリチャージするプリチャージ工程とで構成され、
    前記第１および第２リフレッシュ動作における前記読み出し工程の時間は、互いに等しく、
    前記第１および第２リフレッシュ動作における前記プリチャージ工程の時間は、互いに等しく、
    前記第１リフレッシュ動作の前記増幅工程の時間は、前記第２リフレッシュ動作の前記増幅工程の時間より短いことを特徴とする半導体メモリ。
  6. 請求の範囲１記載の半導体メモリにおいて、
    前記リフレッシュ制御回路は、前記アクセス要求と前記リフレッシュ要求とが競合しないときに、前記第１リフレッシュ信号の出力をマスクし、前記第２リフレッシュ信号のみ出力することを特徴とする半導体メモリ。
  7. 請求の範囲１記載の半導体メモリにおいて、
    前記第１および第２リフレッシュ動作の実行時間、および２回の前記アクセス動作の実行時間の和は、前記アクセス要求の最小供給間隔である外部アクセスサイクル時間の２回分より小さいことを特徴とする半導体メモリ。
  8. 請求の範囲１記載の半導体メモリにおいて、
    前記第２リフレッシュ動作の実行時間は、前記アクセス動作の実行時間と同じであることを特徴とする半導体メモリ。
  9. 請求の範囲１記載の半導体メモリにおいて、
    前記第２リフレッシュ動作の実行時間は、前記アクセス動作の実行時間より短いことを特徴とする半導体メモリ。
  10. 請求の範囲１記載の半導体メモリにおいて、
    試験モード中に、試験リフレッシュ要求信号を受信する外部試験端子と、
    前記外部試験端子に供給される前記試験リフレッシュ要求信号に応答して第１試験リフレッシュ信号および第２試験リフレッシュ信号を生成し、生成した第１および第２試験リフレッシュ信号を前記第１および第２リフレッシュ信号として順次出力する試験制御回路とを備えていることを特徴とする半導体メモリ。
  11. 請求の範囲１０記載の半導体メモリにおいて、
    前記外部試験端子は、試験モード中に、パルス波形を有する前記試験リフレッシュ要求信号を受信し、
    前記試験制御回路は、前記第１および第２リフレッシュ信号の生成間隔を、前記試験リフレッシュ要求信号のパルス幅に応じて設定することを特徴とする半導体メモリ。
  12. 複数のメモリセル、前記メモリセルに接続されたビット線、および前記ビット線に接続されたセンスアンプを有するメモリコアと、
    コマンド端子を介して供給されるアクセス要求に応答して前記メモリセルをアクセスするためのアクセス制御信号を出力するコマンド制御回路と、
    所定の周期で内部リフレッシュ要求を生成するリフレッシュタイマと、
    前記アクセス要求および前記内部リフレッシュ要求の発生タイミングに応じて、前記センスアンプを第１期間活性化するための第１リフレッシュ制御信号、および前記センスアンプを前記第１期間より長い第２期間活性化するための第２リフレッシュ制御信号のいずれかを出力するリフレッシュ制御回路と、
    前記アクセス制御信号に応答して前記メモリコアにアクセス動作を実行させ、前記第１および第２リフレッシュ制御信号に応答して、前記メモリコアに第１および第２リフレッシュ動作を実行させる動作制御回路と、
    試験モード中に動作し、前記第１リフレッシュ制御信号を検出したときに検出信号を出力する検出回路とを備えていることを特徴とする半導体メモリ。
  13. 請求の範囲１２記載の半導体メモリにおいて、
    前記検出信号を半導体メモリの外部に出力する外部端子を備えていることを特徴とする半導体メモリ。
  14. 請求の範囲１３記載の半導体メモリにおいて、
    前記外部端子であるデータ端子と、
    前記メモリセルからの読み出しデータを前記データ端子に出力するトライステート出力バッファと、
    前記試験モード中に、前記検出信号に応答して前記読み出しデータの前記データ端子への出力を禁止するとともに前記データ端子をハイインピーダンス状態に設定するために、前記トライステート出力バッファを制御する出力マスク回路を備えていることを特徴とする半導体メモリ。
  15. 請求の範囲１２記載の半導体メモリにおいて、
    前記試験モード中に、前記リフレッシュタイマから出力される前記内部リフレッシュ要求をマスクし、外部試験端子を介して供給される試験リフレッシュ要求を前記内部リフレッシュ要求の代わりに前記リフレッシュ制御回路に出力するリフレッシュ選択回路を備えていることを特徴とする半導体メモリ。
  16. 請求の範囲１２記載の半導体メモリにおいて、
    前記リフレッシュタイマは、前記試験モード中に、前記リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号を受けることを特徴とする半導体メモリ。
  17. 請求の範囲１２記載の半導体メモリにおいて、
    前記リフレッシュ制御回路は、前記アクセス要求と前記内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記リフレッシュ要求に応答するリフレッシュ動作の優先順を決める裁定回路を備え、
    前記裁定回路は、
    前記アクセス要求を前記内部リフレッシュ要求より優先させるときに、前記アクセス制御信号を出力した後に、前記第２リフレッシュ制御信号を出力し、
    前記内部リフレッシュ要求を前記アクセス要求より優先させるときに、前記第１リフレッシュ制御信号、前記アクセス制御信号、および前記第２リフレッシュ制御信号を順次出力することを特徴とする半導体メモリ。
  18. 請求の範囲１７記載の半導体メモリにおいて、
    前記第１リフレッシュ動作の実行時間は、前記第１リフレッシュ動作により前記メモリセルに再書き込みされるデータを、前記第２リフレッシュ動作を実行するまでに失うことなく保持できる信号量に増幅する時間であることを特徴とする半導体メモリ。
  19. 複数のメモリセルを有するメモリコアと、
    前記メモリセルをアクセスするためのアクセス要求を受信する外部端子と、
    所定の周期でリフレッシュ要求を生成するリフレッシュタイマと、
    前記アクセス要求と前記リフレッシュ要求とが競合し、かつリフレッシュ要求が優先されるときに、前記リフレッシュ要求に応答するリフレッシュ動作の終了時刻を、前記アクセス要求の供給タイミングに応じて、第１時刻と前記第１時刻より遅い第２時刻との間に設定するコア制御回路とを備えていることを特徴とする半導体メモリ。
  20. 請求の範囲１９記載の半導体メモリにおいて、
    前記コア制御回路は、
    前記アクセス要求の受信時刻と前記リフレッシュ要求の発生時刻との差が小さいときに、前記終了時刻を早く設定し、
    前記アクセス要求の受信時刻と前記リフレッシュ要求の発生時刻との差が大きいときに、前記終了時刻を遅く設定することを特徴とする半導体メモリ。
  21. 請求の範囲１９記載の半導体メモリにおいて、
    前記アクセス要求と前記リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記リフレッシュ要求に応答するリフレッシュ動作の優先順を決める裁定回路を備え、
    前記裁定回路は、
    前記アクセス要求を前記リフレッシュ要求より優先させるときに、前記コア制御回路に、アクセス動作を開始するためのアクセス制御信号を出力した後にリフレッシュ動作を開始するためのリフレッシュ制御信号を出力し、
    前記リフレッシュ要求を前記アクセス要求より優先させるときに、前記コア制御回路に、前記リフレッシュ制御信号を出力した後に前記アクセス制御信号を出力し、
    前記コア制御回路は、前記アクセス制御信号および前記リフレッシュ制御信号に応じて前記アクセス動作および前記リフレッシュ動作をそれぞれ実行することを特徴とする半導体メモリ。
  22. 請求の範囲１９記載の半導体メモリにおいて、
    前記メモリコアは、前記メモリセルにそれぞれ接続された複数のワード線を備え、
    前記リフレッシュ動作の前記終了時刻は、前記ワード線の非活性化時刻に対応することを特徴とする半導体メモリ。
  23. 請求の範囲２２記載の半導体メモリにおいて、
    前記メモリコアは、前記メモリセルに接続されたビット線と前記ビット線に接続されたセンスアンプとを備え、
    前記リフレッシュ動作の前記終了時刻は、前記センスアンプの非活性化時刻に対応することを特徴とする半導体メモリ。
  24. 請求の範囲１９記載の半導体メモリにおいて、
    前記コア制御回路は、前記第１時刻を通知する第１時刻信号、前記第２時刻を通知する第２時刻信号を生成するタイミング生成回路を備え、
    前記コア制御回路は、前記終了時刻を、前記第１および第２時刻信号の生成タイミングに対する前記アクセス要求の供給タイミングに応じて設定することを特徴とする半導体メモリ。
  25. 請求の範囲１９記載の半導体メモリにおいて、
    前記コア制御回路は、
    前記アクセス要求が前記第１時刻より前に供給されるときに、前記終了時刻を前記第１時刻に設定することで前記メモリコアに第１ショートリフレッシュ動作を実行させ、
    前記アクセス要求が前記第１時刻から前記第２時刻の間に供給されるときに、前記終了時刻を前記アクセス要求の供給時刻に設定することで前記メモリコアに第２ショートリフレッシュ動作を実行させ、
    前記アクセス要求が前記第２時刻後に供給されるときに、前記終了時刻を前記第２時刻に設定することで前記メモリコアに通常リフレッシュ動作を実行させることを特徴とする半導体メモリ。
  26. 請求の範囲１９記載の半導体メモリにおいて、
    前記メモリコアは、前記メモリセルに接続された複数のワード線を備え、
    半導体メモリは、前記リフレッシュタイマが出力する前記リフレッシュ要求の生成間隔の長い第１動作モードと、前記リフレッシュ要求の生成間隔の短い第２動作モードとを有し、
    前記リフレッシュ要求に対応して、前記ワード線の一つが選択され、
    前記第１動作モード中に、前記リフレッシュ要求に対応して前記第１または第２ショートリフレッシュ動作が実行されるとき、この第１または第２ショートリフレッシュ動作後に、選択されたワード線に対して前記通常リフレッシュ動作を試み、
    次のリフレッシュ要求が発生するまでに、前記アクセス要求が優先され、前記選択されたワード線に対する前記通常リフレッシュ動作が実行できないときに、前記第２動作モードに移行することを特徴とする半導体メモリ。
  27. 請求の範囲２６記載の半導体メモリにおいて、
    前記ワード線を順次選択するために、前記リフレッシュ要求に応答してカウント動作するリフレッシュカウンタを備え、
    前記第２動作モード中に、前記通常リフレッシュ動作のみが実行されて前記リフレッシュカウンタが１周したときに、前記第１動作モードに移行することを特徴とする半導体メモリ。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004027780A1 (ja) * 2002-09-20 2004-04-01 Fujitsu Limited 半導体メモリ
US7484140B2 (en) * 2004-07-07 2009-01-27 Freescale Semiconductor, Inc. Memory having variable refresh control and method therefor
JP2006073062A (ja) 2004-08-31 2006-03-16 Toshiba Corp 半導体記憶装置
JP4664126B2 (ja) * 2005-06-14 2011-04-06 富士通セミコンダクター株式会社 半導体メモリ
KR100776737B1 (ko) * 2006-02-10 2007-11-19 주식회사 하이닉스반도체 반도체 메모리의 액티브 싸이클 제어장치 및 방법
KR100803352B1 (ko) * 2006-06-12 2008-02-14 주식회사 하이닉스반도체 반도체 메모리의 리프레쉬 제어장치 및 방법
JP2008165865A (ja) * 2006-12-27 2008-07-17 Fujitsu Ltd 半導体メモリおよび半導体メモリの動作方法
JP5228472B2 (ja) * 2007-12-19 2013-07-03 富士通セミコンダクター株式会社 半導体メモリおよびシステム
JP2009187446A (ja) * 2008-02-08 2009-08-20 Nec Electronics Corp 半導体集積回路及びその最大遅延試験定方法
JPWO2009107172A1 (ja) * 2008-02-26 2011-06-30 パナソニック株式会社 外部入出力信号とｄｒａｍリフレッシュ信号の同期化手法及びその回路
JP5113617B2 (ja) * 2008-05-09 2013-01-09 株式会社アドバンテスト メモリの試験装置および試験方法
KR20110018947A (ko) * 2008-06-17 2011-02-24 엔엑스피 비 브이 전기 회로, 방법 및 동적 랜덤 액세스 메모리
JP2010135032A (ja) 2008-12-08 2010-06-17 Renesas Electronics Corp 半導体記憶装置及びセルフリフレッシュテスト方法
KR100974225B1 (ko) * 2008-12-23 2010-08-06 주식회사 하이닉스반도체 임피던스 조정 주기 설정회로 및 반도체 집적회로
CN105810233B (zh) * 2014-12-31 2018-05-15 北京兆易创新科技股份有限公司 一种低功耗存储器的装置和方法
KR20170013101A (ko) 2015-07-27 2017-02-06 에스케이하이닉스 주식회사 입출력라인구동회로를 포함하는 반도체장치 및 반도체시스템
DE102017106713A1 (de) 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung
CN107705818B (zh) * 2016-08-08 2021-02-05 中芯国际集成电路制造(上海)有限公司 一种访问时间测量电路和访问时间测量方法
JP2018041515A (ja) * 2016-09-06 2018-03-15 ルネサスエレクトロニクス株式会社 フラッシュメモリ
US9892778B1 (en) * 2016-12-15 2018-02-13 SK Hynix Inc. Memory device, memory system including the same, operation method of the memory system
TW201931360A (zh) * 2018-01-05 2019-08-01 晨星半導體股份有限公司 控制記憶體的電路及相關的方法
CN110120238B (zh) * 2018-02-07 2021-07-23 联发科技股份有限公司 控制存储器的电路及相关的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4946349A (ja) 1972-09-05 1974-05-02
JPS545939B2 (ja) * 1972-09-06 1979-03-23
JPS63247997A (ja) 1987-04-01 1988-10-14 Mitsubishi Electric Corp 半導体記憶装置
JPH0758589B2 (ja) 1987-04-03 1995-06-21 三菱電機株式会社 半導体記憶装置
JPH07141861A (ja) * 1993-11-17 1995-06-02 Nec Corp ダイナミックメモリ
JP4106811B2 (ja) * 1999-06-10 2008-06-25 富士通株式会社 半導体記憶装置及び電子装置
JP4555416B2 (ja) * 1999-09-22 2010-09-29 富士通セミコンダクター株式会社 半導体集積回路およびその制御方法
TW535161B (en) * 1999-12-03 2003-06-01 Nec Electronics Corp Semiconductor memory device and its testing method
JP4201490B2 (ja) 2000-04-28 2008-12-24 富士通マイクロエレクトロニクス株式会社 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置
WO2004027780A1 (ja) * 2002-09-20 2004-04-01 Fujitsu Limited 半導体メモリ

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