CN107705818B - 一种访问时间测量电路和访问时间测量方法 - Google Patents

一种访问时间测量电路和访问时间测量方法 Download PDF

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Abstract

本发明提供一种访问时间测量电路和访问时间测量方法。所述访问时间测量电路包括：多个测量支路，每一所述测量支路均包括依次串联连接的静态随机存取存储器、辅助延迟链模块和延迟触发模块；以及一参考支路，所述参考支路的输出端分别连接至每一所述延迟触发模块的第一输入端。本发明的访问时间测量电路和访问时间测量方法可以同时测量多个SRAM的访问时间，大大缩短了测试时间，并且提高了测量的精度。

Description

一种访问时间测量电路和访问时间测量方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种访问时间测量电路和访问时间测量方法。
背景技术
随着CMOS工艺尺寸降低，SRAM(Static Random Access Memory，静态随机存取存储器)在系统中也越来越重要。SRAM是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据。SRAM的优点是速度快，不必配合内存刷新电路，可提高整体的工作效率。其缺点为集成度低，掉电不能保存数据，功耗较大，相同的容量体积较大，而且价格较高，少量用于关键性系统以提高效率。SRAM通常使用的系统包括CPU与主存之间的高速缓存、CPU内部的L1/L2或外部的L2高速缓存、CPU外部扩充用的COAST高速缓存，以及CMOS芯片(RT&CMOS SRAM)。
传统的测试电路一次只能测试单个SRAM访问时间,测试多个SRAM时间过长。另外SRAM访问时间计算没考虑延迟链模块里复用器单元(MUX2cell)的延迟，有一定的测试误差。
因此，需要提供一种访问时间测量电路和访问时间测量方法，以解决上面提到的问题。
发明内容
针对现有技术的不足，本发明通过将多个静态随机存取存储器中的每一个与对应的辅助延迟链模块串联连接，同时二者与一延迟链参考模块并联连接，可以同时测量多个SRAM的访问时间，大大缩短了测试时间，并且提高了测量的精度。
本发明的实施例提供一种访问时间测量电路，所述测量电路包括：多个测量支路，每一所述测量支路均包括依次串联连接的静态随机存取存储器、辅助延迟链模块和延迟触发模块；以及一参考支路，所述参考支路的输出端分别连接至每一所述延迟触发模块的第一输入端。
示例性地，所述参考支路包括一延迟链参考模块。
示例性地，所述辅助延迟模块的输出端连接至每一所述延迟触发模块的第二输入端。
示例性地，所述延迟触发模块包括延迟触发器。
示例性地，所述第一输入端为所述延迟触发器的时钟信号输入端。
示例性地，所述第二输入端为所述延迟触发器的数据信号输入端。
示例性地，所述延迟链参考模块包括多个延迟单元和多个多路选择器。
示例性地，所述辅助延迟链模块的延迟时间与所述多个多路选择器的延迟时间相同。
示例性地，通过每个静态随机存取存储器的时间等于通过延迟链参考模块的时间与通过对应的辅助延迟链模块的时间之差。
示例性地，所述多个静态随机存取存储器具有相同的配置。
示例性地，多个所述延迟链模块具有相同的配置。
示例性地，所述延迟触发器是D类型触发器。
本发明的另一实施例提供一种访问时间测量方法，该方法包括：通过依次串联连接静态随机存取存储器、辅助延迟链模块和延迟触发模块来设置测量支路；设置参考支路，所述参考支路的输出端分别连接每一所述延迟触发模块的第一输入端；测量通过延迟链参考模块的时间；测量通过对应的辅助延迟链模块的时间；以及计算通过每个静态随机存取存储器的时间，所述通过每个静态随机存取存储器的时间等于所述通过延迟链参考模块的时间与所述通过对应的辅助延迟链模块的时间之差。
本发明通过将多个静态随机存取存储器中的每一个与对应的辅助延迟链模块串联连接，同时二者与一延迟链参考模块并联连接，可以同时测量多个SRAM的访问时间，大大缩短了测试时间，并且提高了测量的精度。
附图说明
通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
图1为传统的SRAM访问时间测试电路的示意性框图；
图2为传统的SRAM访问时间测试电路中的延迟链的示意性框图；
图3为根据本发明的访问时间测试电路的示意性框图；以及
图4为根据本发明的实施例的访问时间测试电路的示意性框图。
具体实施方式
为了使得本发明的目的、技术方案和优点更为明显，下面将参照附图详细描述根据本发明的示例实施例。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是本发明的全部实施例，应理解，本发明不受这里描述的示例实施例的限制。基于本发明中描述的本发明实施例，本领域技术人员在没有付出创造性劳动的情况下所得到的所有其它实施例都应落入本发明的保护范围之内。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了透彻地理解本发明，首先参照图1至图2来描述现有技术中惯常的访问时间测量电路。
如图1所示，SRAM具有芯片使能(CEN)、数据写入使能(WEN)、地址输入(ADDR)、数据输入(DATA)和时钟输入(CLK)五个输入端子，其中，CLK还连接至延迟链，同时延迟链还具有输入端子CK_SEL(其用于控制延迟时间)。SRAM的输出以及延迟链的输出连接至DFF，同时DFF输入重置(RSTN)作为DFF的输入端子连接至DFF。DFF的输出端子为Q_OUT(Q输出)。
传统的测试电路利用延迟做差的测量方法，从DFF对数据(DATA)即SRAM的Q输出的正确采样开始，通过减小参考路径上的延迟，直到DFF无法采到正确的数据，从而通过延迟链的延迟计算出SRAM的访问时间。
该结构存在一级延迟单元自身延迟的测量误差，因而影响测量精度。延迟链是由一组延迟单元串联而成，通过档位控制信号CK_SEL来调节CLK信号的延迟，因此，通过这种方法只能测出SRAM访问时间的区间，而无法得到精确的值。此外，DFF自身的建立时间和保持时间也影响了SRAM访问时间的测量，而DFF的设置/保持很难精确的测量SRAM的访问时间。
图2为传统的SRAM访问时间测试电路中的延迟链的示意性框图。如图2所示，延迟单元与多个二选一复用器(MUX2)串联连接。其中，CLKIN代表时钟信号输入，S<4:0>代表二选一复用器的输入，而CLKOUT代表时钟延迟输出。在图2中，延迟链由32个延迟单元组成，其具有32种延迟输出，可通过5个二选一复用器来输出任意一种延迟。
该传统的测试电路一次只能测试单个SRAM访问时间,测试多个SRAM时间过长。另外SRAM访问时间计算没考虑延迟链模块里复用器单元(MUX2cell)的延迟，有一定的测试误差。
为了解决上述技术问题，本发明提供了一种具有新结构的访问时间测量电路，该访问时间测量电路可以同时测量多个SRAM的访问时间，并且提高了测量的精度。下面，参照图3来具体描述本发明的一种访问时间测量电路。
图3为根据本发明的访问时间测量电路的示意性框图。本发明实施例的访问时间测量电路包括：
多个测量支路，每一所述测量支路均包括依次串联连接的静态随机存取存储器、辅助延迟链模块和延迟触发模块；以及
一参考支路，所述参考支路的输出端分别连接至每一所述延迟触发模块的第一输入端。
如图3所示，本发明的访问时间测量电路可包括一至N个测量支路，N为大于1的自然数。在每条测量支路上，包括依次串联连接的静态随机存取存储器、辅助延迟链模块和延迟触发模块。在第一测量支路上，包括依次串联连接的第一静态随机存取存储器、第一辅助延迟链模块和第一延迟触发模块。在第二测量支路上，包括依次串联连接的第二静态随机存取存储器、第二辅助延迟链模块和第二延迟触发模块。在第N测量支路上，包括依次串联连接的第N静态随机存取存储器、第N辅助延迟链模块和第N延迟触发模块。该访问时间测量电路还包括一条参考支路，该参考支路的输出端分别连接每一所述延迟触发模块的第一输入端。
本发明的测试电路设想是：将多个SRAM并行加入传统的测试电路，在相同的时间内可完成多个SRAM测试，大大缩短了测试时间；在每个SRAM路径上加延迟链模块，抵消参考路径上复用器单元的延迟，提高测试精度。
与此不同，传统的测量方法只能测出单个SRAM访问时间的区间，也无法得到精确的值。此外，DFF自身的建立时间和保持时间也影响了SRAM访问时间的测量，而DFF的建立时间/保持时间很难精确的测量SRAM的访问时间。本发明的电路可以缩短测量时间，并且提高测量的精度。
示例性地，所述参考支路包括一延迟链参考模块。
示例性地，所述辅助延迟链模块的输出端连接至每一所述延迟触发模块的第二输入端。
示例性地，所述延迟触发模块包括延迟触发器。
示例性地，所述第一输入端为所述延迟触发器的时钟信号输入端。
示例性地，所述第二输入端为所述延迟触发器的数据信号输入端。
示例性地，所述延迟链参考模块包括多个延迟单元和多个多路选择器。
示例性地，所述辅助延迟模块的延迟时间与所述多个多路选择器的延迟时间相同。
示例性地，通过每个静态随机存取存储器的时间等于通过延迟链参考模块的时间与通过对应的辅助延迟链模块的时间之差。
示例性地，所述多个静态随机存取存储器具有相同的配置。
示例性地，多个所述延迟链模块具有相同的配置。
示例性地，所述延迟触发器是D类型触发器。
本发明由多个SRAM与多个对应的延迟链模块串联，同时与单个延迟链参考模块并联，可以用更短的测试时间测量出更精确的多个SRAM的访问时间。
实施例一
图4为根据本发明的实施例的访问时间测量电路的示意性框图。
如图4所示，根据本发明的实施例的访问时间测量电路包括三个测量支路，每一所述测量支路均包括依次串联连接的静态随机存取存储器、辅助延迟链模块和延迟触发模块；以及一参考支路，所述参考支路的输出端分别连接每一所述延迟触发模块的第一输入端。示例性地，所述参考支路包括一延迟链参考模块。示例性地，所述辅助延迟模块的输出端连接至每一所述延迟触发模块的第二输入端。示例性地，所述延迟触发模块包括延迟触发器。示例性地，所述第一输入端为所述延迟触发器的时钟信号输入端。示例性地，所述第二输入端为所述延迟触发器的数据信号输入端。
具体地，本发明的实施例的访问时间测量电路包括三个静态随机存取存储器；分别与所述三个静态随机存取存储器中的每一个串联连接的辅助延迟链模块；以及一延迟链参考模块，与所述三个静态随机存取存储器和三个所述辅助延迟链并联连接。当然，SRAM和辅助延迟链模块的数量并不局限为三个，其可以为任意多个，此处，仅以三个的情形为例。对SRAM本身的大小也没有任何限制，可以是任意大小的SRAM。如图4中所示，触发器DFF_2、DFF_1、DFF_0分别与延迟链32_2、延迟链32_1、延迟链32_0串联连接，同时，还与延迟链参考(延迟链32_参考)相连接。示例性地，所述延迟触发器是D类型触发器。
在图4中，左侧的输入标号分别表示：D<35:0>代表SRAM输入，即数据输入；BWEN<35：0>代表SRAM输入，比特写入使能；WEN代表SRAM输入，写入使能；CEN代表SRAM输入，芯片使能；CLK代表SRAM输入，时钟信号；A<9：0>代表SRAM输入地址；TEST代表SRAM输入，测试模式使能；S<2：0>代表SRAM输入，设计裕度选项；DELAY<1：0>代表SRAM输入，延迟信号；RDE代表SRAM输入，冗余使能；VDDP代表SRAM外围电源；VDDWL代表SRAM字线电源；VDDC代表SRAM单元阵列电源；VSS代表接地；CKDS<4：0>代表参考路径延迟链的输出选择；VDD代表延迟链电源；VSS代表延迟链接地；S2<4：0>代表路径2上的延迟链输出选择；S1<4：0>代表路径1上的延迟链输出选择；S0<4：0>代表路径0上的延迟链输出选择；Q<2>代表DFF输出SRAM_2的数据；Q<1>代表DFF输出SRAM_1的数据；以及Q<0>代表DFF输出SRAM_0的数据。
示例性地，所述多个静态随机存取存储器具有相同的配置。示例性地，多个所述延迟链模块具有相同的配置。
该测量电路的工作原理如下：通过每个所述静态随机存取存储器的时间、通过每个对应的所述延迟链模块的时间，以及通过所述延迟触发器的时间之和等于通过延迟链参考模块的时间与通过所述延迟触发器的时间之和。其中，通过对应的所述延迟链模块的时间包括所述复用器的延迟。因此，通过每个静态随机存取存储器的时间等于通过延迟链参考模块的时间与通过对应的延迟链模块的时间之差。示例性地，所述延迟链参考模块包括多个延迟单元和多个多路选择器。示例性地，所述辅助延迟模块的延迟时间与所述多个多路选择器的延迟时间相同。
具体地，数据通过SRAM_2的时间+通过延迟链32_2的时间(含复用器延迟)+通过DFF_2的时间＝数据通过延迟链32_参考的时间(含复用器延迟)+通过DFF_2的时间(a)
因此，数据通过SRAM_2的时间＝数据通过延迟链32_参考的时间-通过延迟链32_2的时间
同样地，数据通过SRAM_1的时间＝数据通过延迟链32_参考的时间-通过延迟链32_1的时间。
数据通过SRAM_0的时间＝数据通过延迟链32_参考的时间-通过延迟链32_0的时间。
由(a)公式可看出，通过放置延迟链32_2，延迟链32_1，延迟链32_0，抵消了延迟链32_参考里面的复用器单元的延迟，抵消了路径2/路径1/路径0与参考路径之间的线延迟差。
与此不同，传统的测量方法只能测出单个SRAM访问时间的区间，而无法得到精确的值。此外，DFF自身的设置和保持也影响了SRAM访问时间的测量，而DFF的设置/保持很难精确的测量SRAM的访问时间。
本发明由多个SRAM与多个对应的延迟链模块串联，同时与单个延迟链参考模块并联，可以用更短的测试时间测量出更精确的多个SRAM的访问时间。
实施例二
本发明的另一实施例公开了一种利用上述测量电路的访问时间测量方法，该方法包括：
通过依次串联连接静态随机存取存储器、辅助延迟链模块和延迟触发模块来设置测量支路；
设置参考支路，所述参考支路的输出端连接每一所述延迟触发模块的第一输入端；
测量通过延迟链参考模块的时间；
测量通过对应的辅助延迟链模块的时间；以及
计算通过每个静态随机存取存储器的时间，所述通过每个静态随机存取存储器的时间等于所述通过延迟链参考模块的时间与所述通过对应的辅助延迟链模块的时间之差。
本方法可以用更短的测试时间测量出更精确的多个SRAM的访问时间。
尽管这里已经参考附图描述了示例实施例，应理解上述示例实施例仅仅是示例性的，并且不意图将本发明的范围限制于此。本领域普通技术人员可以在其中进行各种改变和修改，而不偏离本发明的范围和精神。所有这些改变和修改意在被包括在所附权利要求所要求的本发明的范围之内。

Claims (12)

1.一种访问时间测量电路，其特征在于，所述测量电路包括：
多个测量支路，每一所述测量支路均包括依次串联连接的静态随机存取存储器、辅助延迟链模块和延迟触发模块；以及
一参考支路，所述参考支路的输出端分别连接至每一所述延迟触发模块的第一输入端，并且其中，所述参考支路包括一延迟链参考模块；
其中所述辅助延迟链模块用于抵消所述延迟链参考模块内的延迟并抵消所述多个测量支路与所述参考支路之间的线延迟差。
2.根据权利要求 1所述的测量电路，其特征在于，所述辅助延迟链模块的输出端连接至每一所述延迟触发模块的第二输入端。
3.根据权利要求 2所述的测量电路，其特征在于，所述延迟触发模块包括延迟触发器。
4.根据权利要求 3所述的测量电路，其特征在于，所述第一输入端为所述延迟触发器的时钟信号输入端。
5.根据权利要求 3所述的测量电路，其特征在于，所述第二输入端为所述延迟触发器的数据信号输入端。
6.根据权利要求 1所述的测量电路，其特征在于，所述延迟链参考模块包括多个延迟单元和多个多路选择器。
7.根据权利要求 6所述的测量电路，其特征在于，所述辅助延迟链模块的延迟时间与所述多个多路选择器的延迟时间相同。
8.根据权利要求7所述的测量电路，其特征在于，
通过每个静态随机存取存储器的时间等于通过延迟链参考模块的时间与通过对应的辅助延迟链模块的时间之差。
9.根据权利要求1所述的测量电路，其特征在于，所述多个静态随机存取存储器具有相同的配置。
10.根据权利要求1所述的测量电路，其特征在于，多个所述辅助延迟链模块具有相同的配置。
11.根据权利要求1所述的测量电路，其特征在于，所述延迟触发器是D类型触发器。
12.一种利用权利要求1至11中的任一项所述的测量电路的访问时间测量方法，其特征在于，包括：
通过依次串联连接静态随机存取存储器、辅助延迟链模块和延迟触发模块来设置测量支路；
设置参考支路，所述参考支路的输出端分别连接至每一所述延迟触发模块的第一输入端，并且其中，所述参考支路包括一延迟链参考模块；
测量通过所述延迟链参考模块的时间；
测量通过对应的辅助延迟链模块的时间；以及
计算通过每个静态随机存取存储器的时间，所述通过每个静态随机存取存储器的时间等于所述通过所述延迟链参考模块的时间与所述通过对应的辅助延迟链模块的时间之差，
其中所述辅助延迟链模块用于抵消所述延迟链参考模块内的延迟并抵消所述多个测量支路与所述参考支路之间的线延迟差。
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