JP2005222677A

JP2005222677A - 記憶回路、半導体装置、及び電子機器

Info

Publication number: JP2005222677A
Application number: JP2004376530A
Authority: JP
Inventors: Yasunori Koide; 泰紀小出
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-01-06
Filing date: 2004-12-27
Publication date: 2005-08-18
Anticipated expiration: 2024-12-27
Also published as: US20050146915A1; KR100663214B1; US7102909B2; CN100421173C; CN1637934A; JP3760470B2; KR20050072676A

Abstract

【課題】主にプログラム回路などに使用される記憶回路において、簡易かつ安定に記憶データを読み出すことができる記憶回路を提供する。
【解決手段】
一端及び他端を有する第１の強誘電体キャパシタ及び第２の強誘電体キャパシタと、第１の強誘電体キャパシタの一端及び第２の強誘電体キャパシタの他端に電気的に接続された第１の接続部と、第１の強誘電体キャパシタの他端及び第２の強誘電体キャパシタの一端に電気的に接続された第２の接続部と、第１の強誘電体キャパシタの一端と第２の強誘電体キャパシタの一端との間に所定の電位差を与える電位差供給部とを備えた記憶回路。電位差供給部は、第１の端子及び第２の端子を有するフリップフロップを有することが好ましい。
【選択図】図２

Description

本発明は、記憶回路、半導体装置、及び電子機器に関する。特に本発明は、簡易に記憶データを読み出すことができる記憶回路、これを備えた半導体装置及び電子機器、並びに駆動方法に関する。

従来のメモリセルとして、特開昭６４−６６８９９号公報（特許文献１）に開示されたものがある。上記特許文献１に開示されたメモリセルは、２つの内部ノードを有するスタティックセルと、２つの強誘電体コンデンサを有する不揮発性部分とを備える。そして、強誘電体コンデンサに、当該強誘電体コンデンサが分極の反転を受ける電圧をかけることにより、一方の内部ノードの電圧が他方の内部ノードの電圧より僅かに高くする。これにより、不揮発性部分からスタティックセルへデータが転送される。
特開昭６４−６６８９９号公報

しかしながら、上記特許文献１に開示された従来のメモリセルでは、不揮発性部分からスタティックセルへデータを転送するときに、ビットラインを予備充電し、さらに強誘電体コンデンサに電圧をかける必要があるため、動作が複雑になるという問題が生じていた。また、上記特許文献１に開示された従来のメモリセルでは、一方の内部ノードの電圧が他方の内部ノードの電圧より高くなるものの、その差は僅かであるため、スタティックセルを構成するトランジスタの閾値電圧に製造ばらつきが生じると、スタティックセルが誤動作してしまうという問題も生じていた。

よって、本発明は、上記の課題を解決することのできる記憶回路、半導体装置、及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記目的を達成するため、本発明の第１の形態によれば、一端及び他端を有する第１の強誘電体キャパシタ及び第２の強誘電体キャパシタと、前記第１の強誘電体キャパシタの前記一端及び前記第２の強誘電体キャパシタの前記他端に電気的に接続された第１の接続部と、前記第１の強誘電体キャパシタの前記他端及び前記第２の強誘電体キャパシタの前記一端に電気的に接続された第２の接続部と、前記第１の強誘電体キャパシタの前記一端と前記第２の強誘電体キャパシタの前記一端との間に所定の電位差を与える電位差供給部とを備えたことを特徴とする記憶回路を提供する。

かかる構成では、当該所定の電位差は、第１の強誘電体キャパシタの一端と他端との間、及び第２の強誘電体キャパシタの一端と他端との間にも与えられることとなる。また、第１の強誘電体キャパシタにかかる電圧の方向と第２の強誘電体キャパシタにかかる電圧の方向は互いに異なる。したがって、かかる構成によれば、きわめて簡易な構成で、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに異なるデータを安定して記憶させることができる。

また、前記電位差供給部は、第１の端子及び第２の端子を有するフリップフロップを有しており、前記フリップフロップが、前記第１の端子と前記第２の端子との間に前記所定の電位差を設けることにより、前記第１の強誘電体キャパシタの前記一端と前記第２の強誘電体キャパシタの前記一端との間に前記所定の電位差を与えることが好ましい。

かかる構成では、フリップフロップの第１の端子又は第２の端子の少なくとも一方を所定の電位にすることにより、第１の端子と第２の端子との間に所定の電位差が生成されることとなる。したがって、かかる構成によれば、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに異なるデータをさらに安定して記憶させることができるとともに、当該記憶されたデータを容易に書き換えることができる。

また、前記第１の接続部は、前記第１の強誘電体キャパシタの前記一端と前記第２の強誘電体キャパシタの前記他端との間に設けられた第１のスイッチを有しており、前記第２の接続部は、前記第１の強誘電体キャパシタの前記他端と前記第２の強誘電体キャパシタの前記一端との間に設けられた第２のスイッチを有することが好ましい。

かかる構成では、第１の強誘電体キャパシタの一端と第２の強誘電体キャパシタの他端、また、第１の強誘電体キャパシタの他端と第２の強誘電体キャパシタの一端とを電気的に切り離すことができることとなる。したがって、例えば、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに書き込まれた所定のデータを読み出すことができる。

また、前記電位差供給部は、前記第１の強誘電体キャパシタの前記一端と前記第２の強誘電体キャパシタの前記一端との間に所定の電位差を与えることにより、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタにデータを書き込み、当該記憶回路は、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの容量に基づいて、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに書き込まれたデータを読み出す読み出し部と、前記電位差供給部が前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに前記データを書き込むときに前記第１のスイッチ及び前記第２のスイッチを導通させ、前記読み出し部が前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに書き込まれた前記データを読み出すときに前記第１のスイッチ及び前記第２のスイッチを非導通とする制御部とをさらに備えることが好ましい。

また、前記第１の強誘電体キャパシタの前記他端及び前記第２の強誘電体キャパシタの前記他端の電位を略同電位とするディスチャージ部をさらに備えることが好ましい。かかる構成では、第１の強誘電体キャパシタの一端と他端、また、第２の強誘電体キャパシタの一端と他端との間の電位差を略ゼロとすることができる。したがって、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタの劣化を抑制することができる。

本発明の第２の形態によれば、上記記憶回路を備えたことを特徴とする半導体装置を提供する。ここで、半導体装置とは、本発明に係る記憶回路を備えた、半導体により構成された装置一般をいい、その構成に特に限定は無いが、例えば、上記記憶回路を備えた強誘電体メモリ装置、ＤＲＡＭ、フラッシュメモリ等の記憶装置等の記憶装置を必要とするあらゆる装置が含まれる。

本発明の第３の形態によれば、上記半導体装置を備えたことを特徴とする電子機器を提供するここで、電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記半導体装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。

以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る半導体装置の一例である強誘電体メモリ装置５００の構成を示す図である。強誘電体メモリ装置５００は、メモリセルアレイ５１０と、列デコーダ５２０と、行デコーダ５３０と、制御部５４０と、冗長セルアレイ５５０と、冗長回路６００とを備えて構成される。

メモリセルアレイ５１０は、アレイ状に配置された複数の強誘電体キャパシタを有して構成される。各強誘電体キャパシタは、ワード線ＷＬ１〜ＷＬｍ（ｍは２以上の整数）及びビット線ＢＬ１〜ＢＬｎ（ｎは２以上の整数）のうちのいずれかのビット線ＢＬ及びワード線ＷＬにより制御される。具体的には、ビット線ＢＬ及びワード線ＷＬの電位を制御することにより、当該強誘電体キャパシタに書き込まれたデータが読み出され、また、当該強誘電体キャパシタにデータが書き込まれる。

制御部５４０は、強誘電体メモリ装置５００の動作を統括的に制御する。具体的には、制御部５４０は、強誘電体キャパシタからデータを読み出し、及び強誘電体キャパシタへのデータを書き込むべく、行デコーダ５３０及び列デコーダ５２０に、それぞれ行アドレス信号及び列アドレス信号を供給する。また、制御部５４０は、冗長回路６００に、プログラム回路１００を制御する制御信号を供給する。また、制御部５４０は、強誘電体メモリ装置５００を駆動する駆動電圧を生成し、プログラム回路１００を含む各部に供給する。

行デコーダ５３０は、ワード線ＷＬ１〜ＷＬｍの電位を制御する。具体的には、行デコーダ５３０は、制御部５４０から行アドレス信号を受け取り、当該行アドレス信号に基づいて、所定のワード線ＷＬｊ（ｊは１からｍの整数）を選択する。また、列デコーダ５２０は、ビット線ＢＬ１〜ＢＬｎの電位を制御する。具体的には、列デコーダ５２０は、制御部５４０から列アドレス信号を受け取り、当該列アドレス信号に基づいて、所定のビット線ＢＬｋ（ｋは１からｎの整数）を選択する。これにより、行デコーダ５３０により選択されたワード線ＷＬｋ、及び列デコーダ５２０により選択されたビット線ＢＬｋに対応する強誘電体キャパシタが選択される。

冗長回路６００は、複数のプログラム回路１００を有して構成される。冗長回路６００は、プログラム回路１００から出力される出力信号及び列アドレス信号に基づいて、当該出力信号及び列アドレス信号により特定される所定のビット線ＢＬｋへのアクセスを禁止する禁止信号を生成し、列デコーダ５２０に供給する。また、冗長回路６００は、アクセスが禁止されたビット線ＢＬｋが選択された場合、当該ビット線ＢＬｋに代えて冗長セルアレイ５５０に冗長ビット線ＢＬを選択するよう制御する。すなわち、冗長回路６００は、アクセスが禁止されたビット線ＢＬｋを冗長ビット線と置き換える。

図２は、プログラム回路１００の第１実施形態を示す図である。プログラム回路１００は、フリップフロップ１１０と、記憶部１２０と、ディスチャージ部１３０と、結合部１４０と、書き込み部１５０と、出力部１６０とを備えて構成される。プログラム回路１００は、不揮発性記憶装置である記憶部１２０に記憶された記憶データを読み出し、読み出された当該記憶データをフリップフロップ１１０に書き込むことにより、当該記憶データを出力信号ＯＵＴとして外部に供給する回路である。

フリップフロップ１１０は、電位差供給部の一例であって、第１のインバータ１１２及び第２のインバータ１１４と、当該フリップフロップ１１０と外部とを電気的に接続する第１の端子１１６及び第２の端子１１８とを有して構成される。第１のインバータ１１２及び第２のインバータ１１４は、それぞれ入力端及び出力端を有しており、第１のインバータ１１２の出力端は第２のインバータ１１４の入力端に電気的に接続されており、第２のインバータ１１４の出力端は第１のインバータ１１２の入力端に電気的に接続されている。また、第１のインバータ１１２の入力端及び第２のインバータ１１４の出力端は、第１の端子１１６に電気的に接続されており、第１のインバータ１１２の出力端及び第２のインバータ１１４の入力端は第２の端子１１８に電気的に接続されている。

記憶部１２０は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４と、接続部の一例である伝送ゲート１２６及び１２８と、第３のインバータ１２９とを有して構成される。第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４は、それぞれ一端及び他端を有する。

第１の強誘電体キャパシタ１２２の一端は、結合部１４０を介して第１の端子１１６に電気的に接続されており、また、第２の強誘電体キャパシタ１２４の一端は、結合部１４０を介して第２の端子１１８に電気的に接続されている。また、第１の強誘電体キャパシタ１２２の他端及び第２の強誘電体キャパシタ１２４の他端は、ディスチャージ部１３０に電気的に接続されている。

伝送ゲート１２６は、第１の強誘電体キャパシタ１２２の一端及び第２の強誘電体キャパシタ１２４の他端に電気的に接続されており、制御信号ＷＥの電位に基づいて、第１の強誘電体キャパシタ１２２の一端と第２の強誘電体キャパシタの他端とを電気的に接続するか否かを制御する。伝送ゲート１２８は、第１の強誘電体キャパシタの他端及び第２の強誘電体キャパシタ１２４の一端に電気的に接続されており、制御信号ＷＥの電位に基づいて、第１の強誘電体キャパシタの他端と第２の強誘電体キャパシタ１２４の一端とを電気的に接続するか否かを制御する。

具体的には、伝送ゲート１２６及び１２８を構成するｎ型ＭＯＳトランジスタのゲートに制御信号ＷＥが供給されており、また、ｐ型ＭＯＳトランジスタのゲートに制御信号ＷＥの反転信号が供給されている。そして、伝送ゲート１２６及び１２８は、制御信号ＷＥがＨ論理を示すときに導通し、Ｌ論理を示すときに非導通となる。すなわち、制御信号ＷＥがＨ論理を示す場合、第１の強誘電体キャパシタ１２２の一端と第２の強誘電体キャパシタの他端は略同電位となり、また、第１の強誘電体キャパシタ１２２の他端と第２の強誘電体キャパシタ１２４の一端とは略同電位となる。

本実施形態において第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４には相補のデータが記憶されているため、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４は、常誘電体特性に基づく容量が互いに異なる。したがって、フリップフロップ１１０と記憶部１２０とが電気的に接続されている場合、第１の強誘電体キャパシタ１２２は、第１の端子１１６に所定の容量を与え、また、第２の強誘電体キャパシタ１２４は、第２の端子１１８に当該所定の容量と異なる容量を与える。

ディスチャージ部１３０は、ｎ型ＭＯＳトランジスタ１３２及び１３４を有して構成されており、第１の強誘電体キャパシタ１２２の他端と第２の強誘電体キャパシタ１２４の他端とを略同電位とする。具体的には、ｎ型ＭＯＳトランジスタ１３２及び１３４のソース又はドレインの一方はそれぞれ第１の強誘電体キャパシタ１２２の他端及び第２の強誘電体キャパシタ１２４の他端に電気的に接続されており、他方は接地されている。そして、ｎ型ＭＯＳトランジスタ１３２及び１３４は、ゲートに供給される制御信号ＯＦの電位に基づいて、第１の強誘電体キャパシタ１２２の他端及び第２の強誘電体キャパシタ１２４の他端の双方の電位を０Ｖ、すなわち、略同電位とする。

また、制御部５４０は、フリップフロップ１１０と記憶部１２０とが電気的に切り離されている場合に、伝送ゲート１２６及び１２８並びにｎ型ＭＯＳトランジスタ１３２及び１３４が導通させることにより、第１の強誘電体キャパシタ１２２の一端及び他端並びに第２の強誘電体キャパシタ１２４の一端及び他端の電位を略同電位とする。すなわち、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧がディスチャージされる。

結合部１４０は、伝送ゲート１４２及び１４４と、第４のインバータ１４６とを有して構成されており、制御信号ＲＥの電位に基づいて、フリップフロップ１１０と記憶部１２０とを電気的に接続するか否かを制御する。伝送ゲート１４２は、第１の端子１１６及び第１の強誘電体キャパシタ１２２の一端に電気的に接続されており、制御信号ＲＥの電位に基づいて、第１の端子１１６と第１の強誘電体キャパシタ１２２の一端とを電気的に接続するか否かを制御する。また、伝送ゲート１４４は、第２の端子１１８及び第２の強誘電体キャパシタ１２４の一端に電気的に接続されており、制御信号ＲＥの電位に基づいて、第２の端子１１８と第２の強誘電体キャパシタ１２４の一端とを電気的に接続するか否かを制御する。

具体的には、伝送ゲート１４２及び１４４を構成するｎ型ＭＯＳトランジスタのゲートに制御信号ＲＥが供給されており、また、ｐ型ＭＯＳトランジスタのゲートに制御信号ＷＥの反転信号が供給されている。そして、伝送ゲート１４２及び１４４は、制御信号ＲＥがＨ論理を示すときに導通し、Ｌ論理を示すときに非導通となる。

書き込み部１５０は、制御信号ＩＥ及びＩＮの電位に基づいて、フリップフロップ１１０に記憶データを書き込む。書き込み部１５０は、第５のインバータ１５２と、伝送ゲート１５４とを有して構成されている。第５のインバータ１５２は、入力として制御信号ＩＥを受け取り、当該制御信号ＩＥを反転した信号を、伝送ゲート１５４を構成するｐ型ＭＯＳトランジスタのゲートに供給する。伝送ゲート１５４は、一端に制御信号ＩＮが供給されており、他端が第１の端子１１６に電気的に接続されている。また、伝送ゲート１５４を構成するｎ型ＭＯＳトランジスタのゲートには制御信号ＩＥが供給されている。すなわち、書き込み部１５０は、制御信号ＩＥの電位に基づいて、制御信号ＩＮを第１の端子１１６に供給するか否かを制御することにより、第１の端子１１６の電位を制御する。これにより、フリップフロップ１１０に所定の記憶データを書き込むことができる。

出力部１６０は、制御信号ＯＥの電位に基づいて、フリップフロップ１１０に書き込まれた記憶データを示す出力信号ＯＵＴを出力する。本実施形態において出力部１６０は、第６のインバータ１６２と、伝送ゲート１６４と、ＮＡＮＤ回路１６６とを有して構成される。

第６のインバータ１６２は、入力として制御信号ＯＥを受け取り、当該制御信号ＯＥを反転した信号を、伝送ゲート１６４を構成するｐ型ＭＯＳトランジスタのゲートに供給する。伝送ゲート１６４は、一端が第２の端子１１８に電気的に接続されており、他端がＮＡＮＤ回路１６６の入力端子の１つに電気的に接続されている。また、伝送ゲート１６４を構成するｎ型ＭＯＳトランジスタのゲートには制御信号ＯＥが供給されている。ＮＡＮＤ回路１６６は、制御信号ＯＥと伝送ゲート１６４の他端の電位との否定論理積を出力信号ＯＵＴとして出力する。つまり出力信号ＯＵＴは、制御信号ＯＥがＨ論理の時は端子１１８の論理の反転を出力し、制御信号ＯＥがＬ論理の時には端子１１８の状態にかかわらず常にＨ論理を出力する。

図３は、第１実施形態のプログラム回路１００の動作を示すタイミングチャートである。本実施形態において各制御信号は、Ｈ論理又はＬ論理を示すディジタル信号である。各制御信号がＨ論理を示すときの当該制御信号の電位は強誘電体メモリ装置５００の駆動電圧ＶＣＣと略同電位である。また、各制御信号がＬ論理を示すときの当該制御信号の電位は接地電位、すなわち、０Ｖである。

図４は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４のヒステリシス特性を示す図である。同図において縦軸は第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の分極量を示し、横軸は第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧を示す。同図において、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端の電位が他端の電位より高い場合に、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧をプラスで表している。

また、本実施形態では、第１の強誘電体キャパシタ１２２にはデータ“０”が書き込まれており、第２の強誘電体キャパシタ１２４にはデータ“１”が書き込まれている。すなわち、第１の強誘電体キャパシタ１２２は常誘電体特性に基づく容量Ｃ０を有しており、第２の強誘電体キャパシタ１２４は常誘電体特性に基づく容量として容量Ｃ０より大きい容量Ｃ１を有している。また、初期状態において第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧は０Ｖであるため、これらのヒステリシス特性は、それぞれＣ点及びＡ点にある。以下において、図２から図４を参照して本実施形態のプログラム回路１００の動作について説明する。

まず、初期状態において制御信号ＲＥはＨ論理を示している。したがって、伝送ゲート１４２及び１４４は導通しており、第１の端子１１６と第１の強誘電体キャパシタ１２２の一端、また、第２の端子１１８と第２の強誘電体キャパシタ１２４の一端は電気的に接続されている。すなわち、第１の端子１１６には、第１の強誘電体キャパシタ１２２によって容量Ｃ０が付加されており、また、第２の端子１１８には、第２の強誘電体キャパシタ１２４によって容量Ｃ１が付加されている。

また、初期状態において制御信号ＷＥはＬ論理を示している。したがって、伝送ゲート１２６及び１２８は非導通であるため、第１の強誘電体キャパシタ１２２の一端と第２の強誘電体キャパシタ１２４の他端、また、第１の強誘電体キャパシタ１２２の他端と第２の強誘電体キャパシタの一端は電気的に切り離されている。また、制御信号ＯＦはＨ論理を示しているため、ｎ型ＭＯＳトランジスタ１３２及び１３４は導通しており、第１の強誘電体キャパシタ１２２の他端及び第２の強誘電体キャパシタ１２４の他端は接地されている。

フリップフロップ１１０に対して電源電圧の供給が開始されると、第１のインバータ１１２及び第２のインバータ１１４に供給される電源電圧は徐々に上昇する。また、このとき、第１のインバータ１１２及び第２のインバータ１１４の入力の電位は０Ｖであるため、電源電圧の上昇に応じて、第１のインバータ１１２及び第２のインバータ１１４の出力の電位も上昇する。すなわち、第１の端子１１６及び第２の端子１１８の電位が上昇する。ここで、電源電圧とは、フリップフロップ１１０を動作させる電源の電圧であって、例えば駆動電圧ＶＣＣである。

このとき、第１の端子１１６には第１の強誘電体キャパシタ１２２により容量Ｃ０が付加されており、第２の端子１１８には第２の強誘電体キャパシタ１２４により容量Ｃ０より大きい容量Ｃ１が付加されている。すなわち、第１の端子１１６及び第２の端子１１８の電位を上昇させるためには、それぞれ容量Ｃ０及びＣ１を充電する必要がある。本実施形態では、第２の端子１１８に第１の端子より大きい容量が付加されているため、第１の端子１１６の電位は、第２の端子１１８の電位より早く上昇する。したがって、第１の端子１１６の電位は、第１のインバータ１１２及び第２のインバータ１１４の閾値電圧Ｖｔに、第２の端子１１８の電位よりも早く到達する。ここで、インバータの閾値電圧Ｖｔとは、当該インバータの出力の論理値が変化する電圧をいう。

第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第１のインバータ１１２の出力はＬ論理に変化する。したがって、第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第２の端子１１８の電位は０Ｖに降下する。また、第２の端子１１８の電位が０Ｖに降下すると、第２のインバータ１１４の出力はＨ論理に変化しようとする。したがって、第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第１の端子１１６の電位は電源電圧と略同電位となる。これにより、フリップフロップ１１０は、第１の端子１１６の電位をＨ論理、また、第２の端子１１８の論理値をＬ論理とする記憶データを保持する。以上の動作により、記憶部１２０に記憶された記憶データが読み出され、当該記憶データがフリップフロップ１１０に保持される。すなわち、本実施形態でフリップフロップ１１０は、第１の強誘電体キャパシタ１２２の一端と第２の強誘電体キャパシタ１２４の一端との間に電位差を与える電位差供給部として機能するとともに、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４に記憶された記憶データを読み出す読み出し部としても機能する。

次に、制御部５４０（図１参照）は、制御信号ＯＥをＨ論理に変化させることにより、伝送ゲート１６４を導通させる。これにより、ＮＡＮＤ回路１６６は、フリップフロップ１１０が保持する記憶データを示す出力信号ＯＵＴを出力する。すなわち、出力部１６０は、第２の端子１１８の論理値がＬ論理であるため、当該記憶データを示す論理値としてＨ論理を出力する。なお、本実施形態では、制御信号ＯＥをＨ論理に変化させる前の出力信号ＯＵＴの論理値もＨ論理であるため、出力信号ＯＵＴの論理値はＨ論理のまま維持される。以上の動作により、フリップフロップ１１０に保持された記憶データが、出力部１６０から出力信号ＯＵＴとして出力される。

出力部１６０が、当該記憶データを示す出力信号ＯＵＴを出力している間、記憶部１２０は、フリップフロップ１１０から電気的に切り離されるのが好ましい。本実施形態では、制御部５４０が、制御信号ＲＥをＬ論理に変化させ、伝送ゲート１４２及び１４４を非導通とすることにより、記憶部１２０とフリップフロップ１１０とを電気的に切り離す。また、制御部５４０は、制御信号ＷＥをＨ論理に変化させることにより、第１の強誘電体キャパシタ１２２の一端と第２の強誘電体キャパシタ１２４の他端、また、第１の強誘電体キャパシタ１２２の他端と第２の強誘電体キャパシタの一端とを電気的に接続する。ここで、第１の強誘電体キャパシタ１２２の他端及び第２の強誘電体キャパシタ１２４の他端は接地されているため、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧は略０Ｖとなる。

次に、フリップフロップ１１０に保持された記憶データと同一の記憶データを記憶部１２０に記憶させる再書き込み動作を行う。再書き込み動作は、出力部１６０が出力信号ＯＵＴの出力を開始してから、フリップフロップ１１０に対する電源電圧の供給が終了するまでの間に行われるのが望ましい。

まず、制御部５４０が制御信号ＲＥをＨ論理に変化させることにより、記憶部１２０とフリップフロップ１１０とを電気的に接続する。すなわち、第１の強誘電体キャパシタ１２２の一端が第１の端子１１６と、また、第２の強誘電体キャパシタ１２４の一端が第２の端子１１８と電気的に接続される。ここで、フリップフロップ１１０は、第１の端子１１６の論理値をＨ論理に、また、第２の端子１１８の論理値をＬ論理にすることにより記憶データを保持しているため、第１の強誘電体キャパシタ１２２の一端の電位はＶＣＣになり、また、第２の強誘電体キャパシタ１２４の一端の電位は０Ｖとなる。

また、制御部５４０は、制御信号ＯＦをＬ論理に変化させ、制御信号ＷＥをＨ論理のまま維持する。したがって、第１の強誘電体キャパシタ１２２の一端と第２の強誘電体キャパシタ１２４の他端、また、第１の強誘電体キャパシタ１２２の他端と第２の強誘電体キャパシタ１２４の一端とは、それぞれ略同電位となる。すなわち、第１の強誘電体キャパシタ１２２の一端及び第２の強誘電体キャパシタの他端の電位はＶＣＣとなり、第１の強誘電体キャパシタ１２２の他端及び第２の強誘電体キャパシタ１２４の一端の電位は０Ｖとなるため、第１の強誘電体キャパシタ１２２にかかる電圧は＋ＶＣＣとなり、第２の強誘電体キャパシタ１２４にかかる電圧は−ＶＣＣとなる。

したがって、図４を参照して、第１の強誘電体キャパシタ１２２のヒステリシス特性は点Ｄに移動し、第２の強誘電体キャパシタ１２４のヒステリシス特性は点Ｂに移動する。したがって、第１の強誘電体キャパシタ１２２にはデータ“０”が、また、第２の強誘電体キャパシタ１２４にはデータ“１”が再度書き込まれる。

次に、記憶部１２０に所望の記憶データを記憶させる書き込み動作について説明する。以下の例では、記憶部１２０に記憶されていた記憶データと異なる記憶データを記憶部１２０に記憶させる動作、すなわち、第１の強誘電体キャパシタ１２２にデータ“１”を、第２の強誘電体キャパシタ１２４にデータ“０”を書き込む動作について説明する。

まず、記憶部１２０とフリップフロップ１１０とを電気的に接続した状態において、制御部５４０が制御信号ＩＥをＨ論理に変化させることにより、伝送ゲート１５４を導通させる。そして、制御部５４０が制御信号ＩＮの電位を０Ｖとすることにより、第１の端子１１６の電位を０Ｖとする。これにより、第１のインバータ１１２の出力はＨ論理になるため、第２の端子１１８の電位はＶＣＣになるとともに、第２のインバータ１１４の出力はＬ論理となる。

このとき、制御信号ＷＥはＨ論理であるため、第１の強誘電体キャパシタ１２２の一端と第２の強誘電体キャパシタ１２４の他端、また、第１の強誘電体キャパシタ１２２の他端と第２の強誘電体キャパシタ１２４の一端とは、それぞれ略同電位となる。すなわち、第１の強誘電体キャパシタ１２２の一端及び第２の強誘電体キャパシタの他端の電位は０Ｖとなり、第１の強誘電体キャパシタ１２２の他端及び第２の強誘電体キャパシタ１２４の一端の電位はＶＣＣとなるため、第１の強誘電体キャパシタ１２２にかかる電圧は−ＶＣＣとなり、第２の強誘電体キャパシタ１２４にかかる電圧は＋ＶＣＣとなる。

したがって、図４を参照して、第１の強誘電体キャパシタ１２２のヒステリシス特性は点Ｂに移動し、第２の強誘電体キャパシタ１２４のヒステリシス特性は点Ｄに移動する。したがって、第１の強誘電体キャパシタ１２２にはデータ“１”が、また、第２の強誘電体キャパシタ１２４にはデータ“０”が新たに書き込まれる。

図５は、プログラム回路１００の第２実施形態を示す図である。以下において、第１実施形態と異なる点を中心に第２実施形態のプログラム回路１００について説明する。なお、第１実施形態と同一の符号を付した構成については、第１実施形態と同様の機能を有する。

第２実施形態のプログラム回路１００は、第１実施形態の構成に加えて、短絡部１７０をさらに備えて構成される。短絡部１７０は、第１の端子１１６と第２の端子１１８とを短絡させる。すなわち、短絡部１７０は、第１の端子１１６の電位と第２の端子１１８の電位とを略同電位にする。

本実施形態において短絡部１７０は、ｎ型ＭＯＳトランジスタを有して構成される。具体的には、当該ｎ型ＭＯＳトランジスタのソース又はドレインの一方が第１の端子１１６に電気的に接続されており、他方が第２の端子１１８に電気的に接続されている。そして、当該ｎ型ＭＯＳトランジスタは、ゲートに供給される制御信号ＥＱの電位に基づいて、第１の端子１１６と第２の端子１１８とを短絡させるか否かを制御する。

図６は、第２実施形態のプログラム回路１００の動作を示すタイミングチャートである。図５及び図６を参照して本実施形態のプログラム回路１００の動作について説明する。なお、本実施形態のプログラム回路１００は、第１実施形態と読み出し動作が主に異なるため、読み出し動作を中心に本実施形態のプログラム回路１００の動作について説明する。

まず、初期状態において制御信号ＲＥはＬ論理を示している。したがって、フリップフロップ１１０は記憶部１２０から電気的に切り離されている。また、制御部５４０は、フリップフロップ１１０に対して電源電圧が供給される前又は後に、制御信号ＥＱをＨ論理に変化させることにより、第１の端子１１６と第２の端子１１８とを短絡させる。第１の端子１１６と第２の端子１１８とが短絡した状態において、フリップフロップ１１０に対して電源電圧が供給されると、第１のインバータ１１２及び第２のインバータ１１４の双方とも出力の電位が０ＶとＶＣＣとの間の電位となる。本実施形態において第１のインバータ１１２及び第２のインバータ１１４は略同一の構成を有しているため、第１のインバータ１１２及び第２のインバータ１１４の出力の電位はＶＣＣの約半分の電位となる。

次に、制御部５４０は、制御信号ＲＥをＨ論理に変化させる。これにより、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端は、それぞれ第１の端子１１６及び第２の端子１１８に電気的に接続されるため、第１の端子１１６には第１の強誘電体キャパシタ１２２により容量Ｃ０が付加され、第２の端子１１８には第２の強誘電体キャパシタ１２４により容量Ｃ０より大きい容量Ｃ１が付加される。

また、制御部５４０は、制御信号ＥＱをＬ論理に変化させる。制御部５４０は、フリップフロップ１１０の動作が安定した後に、制御信号ＥＱをＬ論理に変化させるのが望ましい。また、制御部５４０は、フリップフロップ１１０と記憶部１２０とが電気的に接続されるタイミングに応じて、制御信号ＥＱの論理値を変化させるのが好ましい。また、さらに好ましくは、制御部５４０は、当該タイミングと略同時に制御信号ＥＱをＨ論理に変化させる。制御信号ＥＱがＬ論理に変化すると、短絡部１７０を構成するｎ型ＭＯＳトランジスタが非導通となるため、第１の端子１１６と第２の端子１１８とは電気的に切り離される。

これにより、制御信号ＲＥがＨ論理に変化すると、第２の端子１１８の電位は第１の端子１１６の電位よりも大きく下降するため、第２のインバータ１１４の出力がＨ論理になるとともに、第１のインバータ１１２の出力がＬ論理となる。これにより、フリップフロップ１１０は、第１の端子１１６の電位をＨ論理、また、第２の端子１１８の論理値をＬ論理とする記憶データを保持する。以上の動作により、記憶部１２０に記憶された記憶データが読み出され、当該記憶データがフリップフロップ１１０に保持される。

図７は、プログラム回路１００の第３実施形態の構成を示す図である。以下において、第１実施形態及び第２実施形態と異なる点を中心に第３実施形態のプログラム回路１００について説明する。なお、第１実施形態及び／又は第２実施携帯と同一の符号を付した構成については、当該実施形態と同様の機能を有する。

第３実施形態のプログラム回路１００は、フリップフロップ１１０の構成が他の実施形態と主に異なる。本実施形態において、フリップフロップ１１０を構成する第１のインバータ１１２及び第２のインバータ１１４は、クロックドインバータである。また、制御部５４０は、フリップフロップ１１０に、第１のインバータ１１２及び第２のインバータ１１４の動作を制御する信号である制御信号ＦＦＥを供給する。また、プログラム回路１００は、制御信号ＦＦＥを入力として受け取り、当該制御信号を反転した反転信号を第１のインバータ１１２及び第２のインバータ１１４に供給する第７のインバータ１１１をさらに備えて構成される。

本実施形態において第１のインバータ１１２及び第２のインバータ１１４は、制御信号ＦＦＥの論理値がＨ論理である場合、入力として受け取った信号を反転して出力し、制御信号ＦＦＥの論理値がＬ論理である場合、出力がハイインピーダンスとなるように構成されている。すなわち、本実施形態において第１のインバータ１１２及び第２のインバータ１１４は、制御信号ＦＦＥの論理値がＨ論理である場合に動作するよう構成されている。

図８は、第３実施形態のプログラム回路１００の動作を示すタイミングチャートである。図７及び図８を参照して本実施形態のプログラム回路１００の動作について説明する。なお、本実施形態のプログラム回路１００は、第１実施形態及び第２実施形態と読み出し動作が主に異なるため、読み出し動作を中心に本実施形態のプログラム回路１００の動作について説明する。

まず、制御部５４０は、Ｌ論理を示す制御信号ＲＥをＨ論理に変化させる。これにより、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端は、それぞれ第１の端子１１６及び第２の端子１１８に電気的に接続されるため、第１の端子１１６には第１の強誘電体キャパシタ１２２により容量Ｃ０が付加され、第２の端子１１８には第２の強誘電体キャパシタ１２４により容量Ｃ０より大きい容量Ｃ１が付加される。

また、制御部５４０は、制御信号ＦＦＥをＬ論理からＨ論理に変化させる。制御部５４０は、制御信号ＲＥがＨ論理に変化した後に、制御信号ＦＦＥをＬ論理からＨ論理に変化させるのが好ましい。この場合、制御部５４０は、制御信号ＲＥの論理値を変化させるタイミングに同期して、制御信号ＦＦＥをＬ論理からＨ論理に変化させてもよい。

また、制御部５４０は、フリップフロップ１１０に供給される電源電圧がＶＣＣに上昇した後に、制御信号ＦＦＥをＨ論理に変化させるのが好ましい。制御信号ＦＦＥがＨ論理に変化すると、制御信号ＦＦＥがＨ論理に変化する前の第１の端子１１６及び第２の端子１１８の電位は０Ｖであるため、第１のインバータ１１２及び第２のインバータ１１４は双方ともＨ論理を出力する。

ここで、第２の端子１１８には第１の端子１１６よりも大きい容量Ｃ１が付加されているため、第１の端子１１６、すなわち、第１のインバータ１１２の入力の電位は、第２の端子１１８、すなわち、第２のインバータ１１４の入力の電位より速く上昇する。すなわち、第１のインバータ１１２の入力の電位は、第２のインバータ１１４の入力よりも早く閾値電圧Ｖｔに到達する。したがって、制御信号ＦＦＥがＨ論理に変化すると、第２のインバータ１１４の出力がＨ論理になるとともに、第１のインバータ１１２の出力がＬ論理となる。これにより、フリップフロップ１１０は、第１の端子１１６の電位をＨ論理、また、第２の端子１１８の論理値をＬ論理とする記憶データを保持する。以上の動作により、記憶部１２０に記憶された記憶データが読み出され、当該記憶データがフリップフロップ１１０に保持される。

図９は、本発明の半導体装置を備えた電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図９において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００６の記憶媒体、特に不揮発性メモリとして、本発明の記憶回路を備えた半導体装置が利用されている。

上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の一実施形態に係る半導体装置の一例である強誘電体メモリ装置５００の構成を示す図である。プログラム回路１００の第１実施形態を示す図である。第１実施形態のプログラム回路１００の動作を示すタイミングチャートである。第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４のヒステリシス特性を示す図である。プログラム回路１００の第２実施形態を示す図である。第２実施形態のプログラム回路１００の動作を示すタイミングチャートである。プログラム回路１００の第３実施形態を示す図である。第３実施形態のプログラム回路１００の動作を示すタイミングチャートである。本発明の半導体装置を備えた電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。

符号の説明

１００・・・プログラム回路、１１０・・・フリップフロップ、１１２・・・第１のインバータ、１１４・・・第２のインバータ、１１６・・・第１の端子、１１８・・・第２の端子、１２０・・・記憶部、１２２・・・第１の強誘電体キャパシタ、１２４・・・第２の強誘電体キャパシタ、１２６・・・プレート線、１３０・・・ディスチャージ部、１４０・・・結合部、１５０・・・書き込み部、１６０・・・出力部、１７０・・・短絡部、５００・・・強誘電体メモリ装置、５１０・・・メモリセルアレイ、５２０・・・列デコーダ、５３０・・・行デコーダ、５５０・・・冗長セルアレイ、５４０・・・制御部

Claims

一端及び他端を有する第１の強誘電体キャパシタ及び第２の強誘電体キャパシタと、
前記第１の強誘電体キャパシタの前記一端及び前記第２の強誘電体キャパシタの前記他端に電気的に接続された第１の接続部と、
前記第１の強誘電体キャパシタの前記他端及び前記第２の強誘電体キャパシタの前記一端に電気的に接続された第２の接続部と、
前記第１の強誘電体キャパシタの前記一端と前記第２の強誘電体キャパシタの前記一端との間に所定の電位差を与える電位差供給部と
を備えたことを特徴とする記憶回路。
前記電位差供給部は、第１の端子及び第２の端子を有するフリップフロップを有しており、前記フリップフロップが、前記第１の端子と前記第２の端子との間に前記所定の電位差を設けることにより、前記第１の強誘電体キャパシタの前記一端と前記第２の強誘電体キャパシタの前記一端との間に前記所定の電位差を与えることを特徴とする請求項１に記載の記憶回路。
前記第１の接続部は、前記第１の強誘電体キャパシタの前記一端と前記第２の強誘電体キャパシタの前記他端との間に設けられた第１のスイッチを有し、
前記第２の接続部は、前記第１の強誘電体キャパシタの前記他端と前記第２の強誘電体キャパシタの前記一端との間に設けられた第２のスイッチを有する
ことを特徴とする請求項１又は２に記載の記憶回路。
前記電位差供給部は、前記第１の強誘電体キャパシタの前記一端と前記第２の強誘電体キャパシタの前記一端との間に所定の電位差を与えることにより、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタにデータを書き込み、
当該記憶回路は、
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの容量に基づいて、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに書き込まれたデータを読み出す読み出し部と、
前記電位差供給部が前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに前記データを書き込むときに前記第１のスイッチ及び前記第２のスイッチを導通させ、前記読み出し部が前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに書き込まれた前記データを読み出すときに前記第１のスイッチ及び前記第２のスイッチを非導通とする制御部と
をさらに備えたことを特徴とする請求項３に記載の記憶回路。
前記第１の強誘電体キャパシタの前記他端及び前記第２の強誘電体キャパシタの前記他端の電位を略同電位とするディスチャージ部をさらに備えたことを特徴とする請求項１から４のいずれか１項に記載の記憶回路。
請求項１から５のいずれか１項に記載の記憶回路を備えたことを特徴とする半導体装置。
請求項６に記載の半導体装置を備えたことを特徴とする電子機器。