KR100304843B1 - 전기적인데이터를저장하기위한메모리셀,집적회로및메모리저장장치 - Google Patents

전기적인데이터를저장하기위한메모리셀,집적회로및메모리저장장치 Download PDF

Info

Publication number
KR100304843B1
KR100304843B1 KR1019980006269A KR19980006269A KR100304843B1 KR 100304843 B1 KR100304843 B1 KR 100304843B1 KR 1019980006269 A KR1019980006269 A KR 1019980006269A KR 19980006269 A KR19980006269 A KR 19980006269A KR 100304843 B1 KR100304843 B1 KR 100304843B1
Authority
KR
South Korea
Prior art keywords
memory device
drain
gate
electrical data
source
Prior art date
Application number
KR1019980006269A
Other languages
English (en)
Other versions
KR19980071771A (ko
Inventor
리차드 조셉 맥파트랜드
Original Assignee
루센트 테크놀러지스 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 루센트 테크놀러지스 인크 filed Critical 루센트 테크놀러지스 인크
Publication of KR19980071771A publication Critical patent/KR19980071771A/ko
Application granted granted Critical
Publication of KR100304843B1 publication Critical patent/KR100304843B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

비교적 작은 물리적 영역에 고속의 전자 데이터 저장 장치(즉, 2진수인 0 및 1을 기입하는 기능성)를 제공하는, 제어 회로와 내부 메모리 장치를 갖는 반도체 EEPROM 메모리 셀이 제공된다. 전반적으로, 내부 메모리 장치는 제어 회로에 연결된 플로팅 게이트와, 소스, 드레인 및 게이트를 갖는다. 동작시에, 제어 회로는 내부 메모리 장치로의 전기적인 데이터 기입 및 내부 메모리 장치로부터의 전기적인 데이터 판독을 제어하기 위해 소스, 드레인 및 게이트에 전기적인 신호를 제공한다. 메모리 장치에 데이터를 기입할 때, 제어 회로는 플로팅 게이트와 드레인 사이에서 전자가 터널링을 시작하도록 소스, 드레인 및 게이트에 전기적인 신호를 제공하며, 이 전자 터널링은 궁극적으로 내부 메모리 장치에 의해 저장된 데이터를 나타내는 전도성 또는 비전도성 상태를 만든다. 유사하게, 내부 메모리 장치로부터 데이터를 판독할 때, 제어 회로는 내부 메모리 장치에 의해 저장된 전도성 또는 비전도성 상태(즉, 데이터)를 검출하기 위해 주어진 전기적인 신호에 드레인, 소스 및 게이트를 연결한다.

Description

전기적인 데이터를 저장하기 위한 메모리 셀, 집적 회로 및 메모리 저장 장치{LOAD AND LEAVE MEMORY CELL}
본 발명은 반도체 메모리 장치에서의 전자 데이터 저장에 관한 것으로, 특히 새로운 메모리 셀 구조에 관한 것이다.
현재, 여러가지 유형의 반도체 메모리 장치가 전자 데이터를 저장하기 위해 사용되고 있다. 이들은 전기적 소거가능한 프로그래머블 롬(electronically erasable programmable read only memory;EEPROM), 스태틱 램(static random access memory;SRAM) 및 다이나믹 램(dynamic random access memory;DRAM)을 포함한다. 각 유형의 메모리는 복수의 메모리 셀로 구성되며, 각 유형의 셀은 나중에검색을 위해 전자 데이터(예를 들어, 2진 데이터)를 저장하도록 독특하게 설계되어 있다.
각 유형의 셀(즉, DRAM 셀, SRAM 셀 및 EEPROM 셀)은 다른것과 상이한 물리적 설계를 갖고, 하나의 메모리 유형은 다른것들보다 특정의 응용에 더 바람직할 수 있다. 예를 들어, EEPROM은 비교적 작은 크기의 복수의 셀(EEPROM 셀)로 구성된다. 결과적으로, 동일한 메모리 저장 용량을 갖는 SRAM를 제조하기 위해 요구되는 것보다 더 적은 실리콘 영역이 EEPROM 메모리를 제조하기 위해 필요하다. 그래서, EEPROM 메모리는 동일한 저장 용량을 갖는 SRAM보다 비용적으로 더 저렴할 수 있다. 또한, EEPROM 메모리는 그의 더 작은 크기 덕분에 SRAM보다 더 많은 저장 용량을 가질 수 있다. 그래서, EEPROM은 공간과 비용이 더 비싼 응용에서 전자적인 데이터 저장을 제공하기에 유용하다. 이와 같은 응용은 시계, 페이저 및 셀룰러 전화기를 포함한다.
그러나, EEPROM에서 데이터를 저장하는 것은 대부분의 다른 유형의 메모리보다 대체로 느리다. 즉, SRAM 및 DRAM 메모리 셀에 대해 걸리는 시간보다 EEPROM 메모리 셀에서 데이터를 저장하는 데 더 많은 시간이 걸린다. 결과적으로, EEPROM은 저장된 데이터가 빠르게, 자주 변경되는 대부분의 메모리 응용을 위해 바람직하지 않다. 이와 같은 응용에는 개인용 컴퓨터에서의 워드 프로세싱 소프트웨어의 동작을 포함한다.
EEPROM보다 빠른 기입 시간을 제공하는 메모리 유형으로 SRAM 및 DRAM이 포함된다. 앞서 설명된 바와 같이, 이들 장치의 증가된 속도는 이들 셀 구조의 함수이다. 예를 들어, DRAM 셀은 전하를 저장하기 위한 특별한 캐패시터를 갖고, 이 캐패시터는 DRAM 셀의 데이터 상태를 제어하기 위해 사용된다. 결과적으로, 이 캐패시터는 셀내에서 신속한 데이터 기입 수단을 제공하는 데에 도움이 된다. 또한, DRAM 셀의 내용을 판독할 때, 이 특별한 캐패시터에 저장된 전하는 메모리를 이용하는 장치에 의해 검출되기에 충분히 커야 한다. 그러나, 이와 같은 캐패시터를 포함하는 DRAM 메모리는 복잡하고 비용이 드는 제조 프로세스를 요구하며, 따라서, 모든 고속의 응용에 바람직하지 않다.
비록 빠르다고해도, SRAM 장치는, EEPROM 셀 및 DRAM 셀 양쪽보다 큰 셀(SRAM 셀)로 구성되기 때문에, 모든 고속 응용에 또한 바람직하지 않다. 그래서, 공간이나 비용이 비싼 이들 응용에 대해, SRAM 메모리들은 EEPROM 및 DRAM 장치보다 덜 바람직하다.
게다가, EEPROM, DRAM 및 SRAM중 어느 것도 오늘날 전자적인 메모리 저장이 요구되는 다수의 포함된 애플리케이션중 몇몇에 대해 적합하지 않다. 예를 들어, 마이크로콘트롤러 또는 논리칩내에 삽입되는 메모리를 요구하는 이들 애플리케이션의 경우에, 속도와 공간 모두가 고비용이다. 결과적으로, 많은 삽입되는 응용들은 빠르고, 컴팩트하며, 제조하기에 저렴한 메모리를 요구한다. 상기된 바와 같이, DRAM, SRAM과 EEPROM 장치는 어느 것도 모두 이와 같은 애플리케이션의 공간 및 속도 측면의 특징을 제공하지 못한다. 결과적으로, SRAM보다 작고, DRAM보다 생산비용이 저렴하며, EEPROM보다 기입 속도가 빠른 메모리 장치가 필요하다.
도 1은 본 발명에 따른 메모리 셀에 대한 예시적인 일실시예의 전기적인 개략도,
도 2는 본 발명에 따른 메모리의 예시적인 일실시예의 셀의 물리적인 개략도,
도 3은 본 발명에 따른 메모리 장치의 다른 예시적인 실시예의 셀의 물리적인 개략도.
도면의 주요 부분에 대한 부호의 설명
10, 50, 100 ; 메모리 셀
11 ; 내부 메모리 장치
12, 53, 104 ; 플로팅 게이트
13, 31, 34, 35, 38, 55, 63, 73, 83, 93 ; 드레인
14, 29, 32, 37, 40, 56, 64, 74, 84, 94 ; 소스
15, 30, 33, 36, 39, 54, 62, 72, 82, 92, 103 ; 게이트
21, 51, 101 ; 제어 회로
22∼24, 61, 71, 81, 91 ; 트랜지스터
26∼28, 57, 58 ; 캐패시터
41, 43, 98, 99 ; 메모리 어드레스선
42, 95 ; 게이트 신호선
44, 96 ; 드레인 신호선
45, 97 ; 소스 신호선
52 ; EEPROM 장치
102 ; 플로팅 게이트 EEPROM 장치
본 발명은 복수의 메모리 셀을 포함하는 메모리를 제공하며, 각 셀은 비교적 작은 물리적인 영역에서 고속의 전자 데이터 저장(즉, 1과 0 데이터를 기입하는 기능성)을 제공하는 제어 회로 및 내부 메모리 장치를 갖는다.
전반적으로, 내부 메모리 장치는 제어 회로에 연결된 플로팅 게이트, 소스, 드레인 및 게이트를 갖는다. 동작시에, 제어 회로는 내부 메모리 장치로의 전기적인 데이터 기입 및 내부 메모리 장치로부터의 전기적인 데이터 판독을 제어하기 위해 소스, 드레인 및 게이트에 전기적인 신호를 제공한다. 메모리 장치에 데이터를 기입할 때, 제어 회로는 플로팅 게이트와 드레인 사이에서 전자 터널링를 발생시키기 위해 소스, 드레인 및 게이트에 전기적인 신호를 제공하며, 이러한 전자 터널링은 궁극적으로 내부 메모리 장치에 저장된 데이터를 나타내는 전도성 또는 비전도성 상태(각각 0 또는 1)를 생성한다. 유사하게, 내부 메모리 장치로부터 데이터를 판독할 때, 제어 회로는 내부에, 전도성 또는 비전도성 상태중 어느 상태(즉, 어떤 데이터)가 저장되어 있는지를 검출하기 위해, 주어진 전기적인 신호에 드레인, 소스 및 게이트를 연결한다.
예시적인 일실시예에서, 내부 메모리 장치는 플로팅 게이트 EEPROM 장치이며, 제어 회로는 드레인 신호선, 게이트 신호선, 소스 신호선, 2개의 메모리 어드레스선 및 플로팅 게이트 EEPROM사이에 전기적으로 결합된 4개의 트랜지스터와 2개의 캐패시터를 갖는다. 이와 같은 실시예에서, 제어 회로는, 메모리 장치로 및 메모리 장치로부터의 전기적인 데이터의 흐름을 제어하기 위하여 플로팅 게이트 EEPROM의 드레인, 소스 및 게이트에 전기적인 신호를 연결하기 위해 신호선과 메모리 어드레스선을 이용한다. 예를 들어, 전도성 상태(0)를 플로팅 게이트 EEPROM에 기입하기 위해, 제어 회로는 플로팅 게이트를 낮은 전압의 접지쪽으로 연결하고, 드레인을 높은 전압(예를 들어, 약 7 볼트)쪽으로 연결한다. 이러한 상태로 했을 때, 전자는 플로팅 게이트로부터 드레인으로 플로팅 게이트를 터널링하여, 플로팅 게이트를 더욱 포지티브로 충전하므로, EEPROM 셀은 전도성 상태(0)로 들어간다. 유사하게, 주어진 비전도성 상태(1)로 플로팅 게이트 EEPROM를 기입할 때, 제어 회로는 고전압 쪽으로 플로팅 게이트를 연결하고, 접지 전위로 드레인을 연결한다. 이러한 상태로 했을 때, 전자가 드레인으로부터 플로팅 게이트로 터널링하게 되어, 플로팅 게이트 EEPROM은 비전도성 상태(1)로 들어간다. 소스와 플로팅 게이트 사이의 터널링은 원하지 않기 때문에, 소스는 접지와 고전압 사이의 전위, 대표적으로 고전압값의 절반(1/2)인 전위(예를 들어, 약 3.5 볼트)로 유지된다. 이 고전압값은 플로팅 게이트와 드레인 사이에 적당한 터널링을 일으키는데 요구되는 프로그래밍 전압차를 기초로 결정된다.
상기된 실시예의 셀에 저장된 전기적인 데이터를 판독할 때, 제어 회로는, 셀이 이전에 "0"으로 프로그램된 경우, 셀이 도통하게 되어 드레인이 소스 전위쪽으로 이동되고, 반면에, 셀이 이전에 "1"로 프로그램된 경우, 드레인이 얼마간의 프리차지 전압에서 유지되도록, 소스, 드레인 및 게이트를 주어진 전위에 연결한다.
그러나, 어떤 실시예에서, 제어 회로는, 전자 터널링에 의해 내부 메모리가 원하는 전도성 또는 비전도성 상태(예를 들어, "0" 또는 "1")에 도달할 때까지 게이트와 드레인을 주어진 전위로 활발하게 유지하지 않는다. 오히려, 제어 회로는, 앞서 설명된 바와 같이, 셀이 여전히 터널링에 의해 기입되는 프로세스동안에, 드레인과 게이트를 그들의 전압 소스로부터 단속시킨다. 터널링을 위해 필요한 게이트와 드레인 전위는 제어 회로내의 2개의 캐패시터에 의해 유지된다. 이것은 각 셀이 그의 원하는 상태에 도달하기를 기다릴 필요없이 메모리 장치내의 다른 셀이 기입되거나 판독될 수 있게 한다. 결과적으로, 이 셀들은 EEPROM 셀보다 빠르게 기입될 수 있지만, DRAM과 SRAM 셀과 연관된 비용이 들지 않을 수 있다. 이와 같이 하여, 본 발명은 종래 기술의 한계를 크게 극복했다. 본 발명의 이들 및 다른 특징은 도면을 참조한 본 발명의 실시예의 후속하는 상세한 설명에 더욱 상세히 설명된다. 그러나, 본 발명의 범위는 본 명세서에 첨부된 청구항에 의해서만 한정된다.
이제 도 1를 참조하면, 본 발명에 따른 메모리 셀의 예시적인 일실시예의 전기적인 개략도가 도시되며, 이하 메모리 셀(10)로 참조한다. 도시한 바와 같이, 메모리 셀(10)은 전기적으로 제어 회로(21)에 연결되는 내부 메모리 장치(11)를 갖는다. 내부 메모리 장치(11)는 플로팅 게이트(12), 드레인(13), 소스(14), 게이트(15) 및 제 1 캐패시터(26)를 갖는다. 도 1에 도시한 바와 같이, 플로팅 게이트(12)는 게이트(15)와 드레인(13)사이에 배치된다. 제어 회로(21)는 제 1 트랜지스터(22), 제 2 트랜지스터(23), 제 3 트랜지스터(24), 제 4 트랜지스터(25)와, 각각 제 2 및 제 3 캐패시터(27, 28)를 갖는다.
제 1 캐패시터(26)는 내부 메모리 장치(11)내의 제 2 트랜지스터(23)의 소스(29)와 플로팅 게이트(12)사이에 전기적으로 연결된다. 제 2 캐패시터(27)는 제 2 트랜지스터(23)의 소스(29)와 접지사이에 전기적으로 연결된다. 제 3 캐패시터(28)는 내부 메모리 장치(11)의 드레인(13)과 접지 사이에 전기적으로 연결된다.
제 1 트랜지스터(22)는 제 1 메모리 어드레스선(41)에 연결된 게이트(30), 게이트 신호선(42)에 연결된 드레인(31) 및 제 2 트랜지스터(23)의 드레인(34)에 연결된 소스(32)를 갖는다. 또한, 제 2 트랜지스터(23)는 제 2 메모리 어드레스선(43)에 연결된 게이트(33)와 소스(29)를 갖는다. 소스(29)는 내부 메모리 장치(11)의 게이트(15)에 연결된다. 제 3 트랜지스터(24)는 드레인 신호선(44)에 연결된 드레인(35), 제 1 메모리 어드레스선(41)에 연결된 게이트(36)를 갖는다. 또한, 제 4 트랜지스터(25)는 제 2 메모리 어드레스선(43)에 연결된 게이트(39)와 내부 메모리 장치(11)의 드레인(13)에 연결된 소스(40)를 갖는다. 내부 메모리 장치(11)의 소스(14)는 소스 신호선(45)에 연결된다.
동작시에, 제 1 및 제 2 메모리 어드레스선(41, 43)이 하이(high) 상태에 있을 때, 제 1, 제 2, 제 3 및 제 4 트랜지스터(22∼25) 각각은 도통하여 게이트 신호선(42)을 제 1 및 제 2 캐패시터(26, 27)를 통해 내부 메모리 장치(11)의 플로팅 게이트(12)에 연결하며, 드레인 신호선(44)을 제 3 캐패시터(28)를 거쳐서 내부 메모리 장치(11)의 드레인(13)에 연결한다. 그러나, 제어 회로(21)는 제 1 및 제 2메모리 어드레스선(41, 43)에 무관하게 소스 신호선(45)을 내부 메모리 제어 장치(11)의 소스(14)에 직접적으로 경로배정한다. 결과적으로, 내부 메모리 장치(11)에 데어터를 기입할 때, 제 1 및 제 2 어드레스선(41, 43)은 하이 상태가 되며, 드레인 신호선(44)과 게이트 신호선(42)은, 내부 메모리 장치(11)의 플로팅 게이트(12)와 드레인(13)사이에서 전자 터널링을 시작하는 전기적인 전위로 되게 한다. 그래서, 드레인과 게이트 신호선(44, 42) 각각의 실제 전기적인 전위는 내부 메모리 장치(11)에 기입된 데이터에 직접적으로 의존한다.
예시적인 일실시예에서, 메모리 셀(10)에 2진수 1을 기입하기 위해, 제어 회로(21)는 게이트에 고전압(이에 의해 플로팅 게이트(12)에 고전압이 연결됨)을, 드레인(13)에 접지 전위를 연결한다. 이에 의해 드레인(13)으로부터 플로팅 게이트(12)로 전자 터널링을 자동적으로 시작되어, 비전도성 상태(2진수의 1)가 된다. 유사하게, 메모리 셀(10)에 2진수 0을 기입하기 위해, 제어 회로(21)는 드레인(13)에 고전압을, 게이트(15)에 접지(이에 의해 플로팅 게이트(12)에 저전압이 연결됨)를 연결한다. 이에 의해 플로팅 게이트(12)로부터 드레인(13)으로 전자 터널링이 자동적으로 시작되어, 전도성 상태(2진수의 0)가 된다.
내부 메모리 장치(11)에 이와 같이 데이터를 기입할 때, 제 2 및 제 3 캐패시터(27, 28)는 플로팅 게이트(12)와 드레인(13) 각각에 전송되는 전기적인 전위로 빠르게 충전된다. 충전될 때, 캐패시터(27, 28)가 내부 메모리 장치(11)에 대해 전기적인 전위가 유지되게 하여, 전자 터널링은 원하는 전도성 또는 비전도성 상태에 도달될 때(전형적으로 대략 100밀리세컨드가 걸림)까지 계속된다. 결과적으로드레인 신호선(44)과 게이트 신호선(42)은 내부 메모리 장치(11)에 데이터가 기입되는 것을 방해하지 않고 전자 터널링이 완료되기 전의 사전결정된 시간에 내부 메모리 장치(11)로부터 분리될 수 있다. 그래서, 제어 회로(21)는 내부 메모리내의 다른 이와 같은 셀들이 어드레스될 수 있게 하여, 더 빠르게 기입될 수 있다. 이것은 대체로 제어 회로(21)와 같은 제어 회로가 없는 셀을 갖는 메모리에 비해 이러한 셀들로 구성된 메모리를 기입하는 데 필요한 시간을 명백히 감소시킨다. 보다 구체적으로, 실제의 메모리 셀(10)에 대해 외부적으로 관찰된 기입 시간은 대략 10 나노세컨드로 나타났다. 게다가, 내부 메모리 장치(11)로서 EEPROM 장치를 사용함으로써, 메모리 셀(10)은 대체로 SRAM과 DRAM 셀보다 작은 메모리 장치를 통해 빠른 기입 특징을 제공할 수 있다. 그래서, 본 발명에서는 종래 기술의 한계를 크게 극복한다.
본 발명의 메모리 셀의 또 다른 예시적인 실시예가 도 2에 도시되며, 이하 메모리 셀(50)로 참조한다. 도시된 바와 같이, 메모리 셀(50)은 내부 메모리 장치 및 플로팅 게이트 EEPROM 장치(52)에 전기적으로 연결된다. 플로팅 게이트 EEPROM 장치(52)는 플로팅 게이트(53), 게이트(54), 드레인(55) 및 소스(56)를 갖는다. 게이트(54)의 물리적인 구조는 MOS(metal-oxide-silicon) 캐패시터의 일부이다. 게이트(54)는 이 캐패시터의 실리콘측인 반면에, 플로팅 게이트(53)은 캐패시터의 금속, 통상, 다결정 실리콘측이다. 제어 회로(51)는 제 1 트랜지스터(61), 제 2 트랜지스터(71), 제 3 트랜지스터(81) 및 제 4 트랜지스터(91)와, 제 1 캐패시터(57), 제 2 캐패시터(58)를 갖는다.
제 1 트랜지스터(61)는 제 1 메모리 어드레스선(98)에 연결된 게이트(62), 게이트 신호선에 연결된 드레인(63), 및 소스를 갖는다. 제 2 트랜지스터(71)는 제 2 메모리 어드레스선(99)에 연결된 게이트(72), 제 1 트랜지스터(61)의 소스(64)에 연결된 드레인(73), 및 플로팅 게이트 EEPROM(52)의 게이트(54)에 연결된 소스(74)를 갖는다. 제 3 트랜지스터(81)는 제 1 메모리 어드레스선(98)에 연결된 게이트(82), 드레인 신호선(96)에 연결된 드레인(83), 및 소스(84)를 갖는다. 제 4 트랜지스터(91)는 제 2 메모리 어드레스선(99)에 연결된 게이트(92), 제 3 트랜지스터(81)의 소스(84)에 연결된 드레인(93), 및 플로팅 게이트 EEPROM 장치(52)의 드레인(55)에 연결된 소스(94)를 갖는다. 제 1 캐패시터(57)는 플로팅 게이트 EEPROM 장치(52)의 게이트(54)와 접지 사이에 전기적으로 연결된다. 제 2 캐패시터(58)는 플로팅 게이트 EEPROM 장치(52)의 드레인(55)과 접지 사이에 전기적으로 연결된다. 제어 회로(51)는 플로팅 게이트 EEPROM 장치(52)의 소스(56)를 소스 신호선(97)에 연결한다.
동작시에, 메모리 셀(50)은 도 1에 도시된 메모리 셀(10)의 동작에 대해 설명했던 것과 유사한 방법으로 메모리 저장(즉, 기입 및 판독 기능)를 제공한다. 즉, 제 1 및 제 2 메모리 어드레스선(98, 99)은 하이 상태로 되어, 제어 회로(51)는 프로팅 게이트 EEPROM 장치(52)의 게이트(54)에 게이트 신호선(95)를 연결하게 되며, 플로팅 게이트 EEPROM 장치(52)의 드레인(55)에 드레인 신호선(96)을 연결하게 된다. 그러나, 제어 회로(51)는 제 1 및 제 2 메모리 어드레스선(98, 99)에 관계 없이 플로팅 게이트 EEPROM 장치(52)의 소스(56)에 소스 신호선(97)을 직접적으로 경로배정한다. 그래서, 플로팅 게이트 EEPROM 장치(52)에 데이터를 기입할 때, 제어 회로(51)는 프로팅 게이트 EEPROM 장치(52)에 기입된 데이터(즉, 2진수의 0 또는 1)에 따른 방향으로 플로팅 게이트(53)와 드레인(55) 사이에서 터널링을 시작한다. 그래서, 게이트(54)와 드레인(55)에 연결된 신호의 실제의 전기적인 전위는 플로팅 게이트 EEPROM 장치(52)에 기입된 데이터에 직접적으로 의존한다.
예시적인 일실시예에서, 제어 회로(51)은 게이트(54)에 고전압을, 드레인(55)에 접지 전위를 연결함으로써 플로팅 게이트 EEPROM 장치(52)에 2진수 1을 기입한다. 이에 의해 자동적으로 드레인(55)에서 플로팅 게이트(53)로 전자 터널링이 시작되며, 그 후 비전도성 상태(2진수의 1)가 된다. 유사하게, 2진수 0을 기입하기 위해, 제어 회로(51)는 드레인(55)에 고전압을, 게이트(54)에 접지를 연결한다. 이에 의해 자동적으로 플로팅 게이트(53)에서 드레인(55)으로 전자 터널링이 시작되며, 그 후 전도성 상태(2진수의 0)가 된다.
도 1에 도시되고 상기한 바와 같은 메모리 셀(10)에서와 같이, 플로팅 게이트 EEPROM 장치(52)(즉, 2진수 0 또는 1)에 원하는 전도성 상태를 달성하기 위한 전자 터널링 후에, 전자 터널링은 드레인 신호선(96)으로부터와 플로팅 게이트 EEPROM 장치(52)에 연결된 전기적 전위에 무관하게 유지된다. 결과적으로, 제어 회로(51)는 플로팅 게이트 EEPROM 장치(52)에 데이터가 기입되는 것을 방해하지 않고, 전자 터널링이 완료되기 전에, 플로팅 게이트 EEPROM 장치(52)로부터 분리할 수 있다. 따라서, 제어 회로(51)은 현재의 셀의 전자 터널링의 완료을 위해 대기함이 없이 이와 같은 셀로 이루어진 메모리내의, 다른 셀들이 어드레스될 수 있게한다. 이것은 각 셀의 기입 시간을 명백히 근본적으로 감소시키며, 따라서, 이와 같은 복수의 셀로 구성된 메모리의 전체적인 성능을 증대한다. 게다가, 메모리 셀(50)에서 저장 요소로서 플로팅 게이트(52)를 사용함으로써, 데이터가 SRAM과 DRAM 셀을 포함하는 메모리보다 더 작은 영역에 저장될 수 있다.
본 발명의 또 다른 예시적인 실시예가 도 3에 도시되며, 이하 메모리 셀(100)로서 참조한다. 도시된 바와 같이, 메모리 셀(100)은 플로팅 게이트 EERROM 장치(102)에 연결된 제어 회로(101)를 갖는다. 상기된 바와 같이, 동작시에 제어 회로(101)는, 메모리 셀(100)에 데이터를 저장할 때, 플로팅 게이트 EEPROM 장치(102)에 전자 터널링을 시작하기 위한 사전결정된 전기적 전위를 연결한다. 상기된 메모리 셀(100)과 메모리 셀(10) 및 (50) 사이의 상이점은 플로팅 게이트 EEPROM 장치(102)의 물리적인 구조이다. 플로팅 게이트 EEPROM 장치(102)는 스택형 게이트 EEPROM 장치로써 종래 기술에서 일반적으로 잘 알려져 있고, 플로팅 게이트(104)와 게이트(103)을 갖는다. 그러나, 이 물리적인 상이점은 상기된 바와 같은 메모리 셀의 기본적인 동작을 변화시키지 않는다.
당 분야에 숙련된 자에게는 이들 예가 되는 실시예에 도시된 메모리 셀이 더 넓은 회로 적용의 일부로써, 또한, 포함될 수 있는 것이 명백하다. 예를 들어, 메모리 저장 장치는 본 발명의 원리에 따라 적어도 이들 메모리 셀에 포함되도록 설계될 수 있다. 더욱이, 집적 회로는 당 분야에서 이들 숙련자에게 잘 알려진 기술을 사용해 제조할 수 있고, 그 중에 집적 회로는 본 발명의 원리에 따라 이 메모리 셀들중 적어도 하나를 포함한다.
비록 본 발명이, 비교적 작은 메모리 장치(예를 들어, 플로팅 게이트 EEPROM 장치)에서 고속 기입과 소거 기능을 제공하는 메모리 셀의 특정한 예시적인 실시예로 설명되었지만, 본 발명은 여기에 도시된 실시예에 한정되지 않는다. 오히려, 이들 실시예는 본 발명에 따라 메모리를 저장하기 위해 사용될 수 있는 많은 상이한 메모리 셀 구조의 실례일 뿐이다. 따라서, 본 상세한 설명에서의 예와 실시예에 대한 참조는 어떤 방법으로든 본 발명을 한정하는 것으로 해석되어서는 안되며, 단지, 본 발명의 전반적인 원리를 설명할 목적으로 제공된다. 당 분야에 통상의 지식을 가진자라면 본 발명에 대해 다수의 수정이 이루어 질 수 있으며, 모든 이와 같은 수정은 첨부된 청구항에서 정의된 바와 같은 본 발명의 범위내에 포함될 것임을 알 것이다.
본 발명에 의하면, SRAM보다 작고, DRAM보다 생산 비용이 저렴하며, EEPROM보다 기입 속도가 빠른 메모리 장치가 제공된다.

Claims (43)

  1. 전기적인 데이터를 저장하기 위한 메모리 셀에 있어서,
    게이트, 플로팅 게이트, 소스 및 드레인을 갖되, 상기 플로팅 게이트는 상기 게이트와 상기 드레인 사이에 배치되는 메모리 장치와,
    상기 메모리 장치에 전기적 데이터를 기입하고, 상기 메모리 장치로부터 전기적 데이터를 판독하기 위해 상기 메모리 장치에 결합되며, 상기 메모리 장치에 전기적인 데이터를 기입할 때 상기 플로팅 게이트와 상기 드레인 사이에 전자 터널링을 발생시키도록 동작가능한 제어 회로와,
    상기 제어 회로와 상기 메모리 장치 사이에 배치되어, 상기 메모리 장치에 대해서 상태 변경이 발생될 때까지 상기 전자 터널링이 유지되도록 동작할 수 있는 저장 매체
    를 포함하는 전기적인 데이터를 저장하기 위한 메모리 셀.
  2. 제 1 항에 있어서,
    상기 메모리 장치는 전기적으로 소거가능한 프로그래머블 롬(electronically erasable programmable read only memory;EEPROM)인 전기적인 데이터를 저장하기 위한 메모리 셀.
  3. 제 2 항에 있어서,
    상기 전기적인 데이터는 2진 데이터인 전기적인 데이터를 저장하기 위한 메모리 셀.
  4. 제 1 항에 있어서,
    상기 제어 회로 및 상기 저장 매체는, 전도성 상태에 있을 때에 상기 메모리 장치에 2진 상태 0을 기입하고, 비전도성 상태에 있을 때에 상기 메모리 장치에 2진 상태 1을 기입하도록 공조하는 전기적인 데이터를 저장하기 위한 메모리 셀.
  5. 제 4 항에 있어서,
    상기 제어 회로 및 상기 저장 매체는, 상기 전도성 상태에서 상기 메모리 장치에 기입할 때, 상기 플로팅 게이트로부터 상기 드레인으로 전자 터널링을 발생시키고 유지하도록 동작가능한 전기적인 데이터를 저장하기 위한 메모리 셀.
  6. 제 4 항에 있어서,
    상기 제어 회로 및 상기 저장 매체는, 상기 메모리 장치에 상기 비전도성 상태에서 기입할 때, 상기 드레인으로부터 상기 플로팅 게이트로 전자 터널링을 발생시키고 유지하도록 동작가능한 전기적인 데이터를 저장하기 위한 메모리 셀.
  7. 제 4 항에 있어서,
    상기 제어 회로 및 상기 저장 매체는, 상기 전도성 상태에서 상기 메모리 장치에 기입할 때 상기 게이트를 접지 전위에 연결하고 상기 드레인을 고전위에 연결하도록 동작가능한 전기적인 데이터를 저장하기 위한 메모리 셀.
  8. 제 7 항에 있어서,
    상기 고전위는 약 7 볼트인 전기적인 데이터를 저장하기 위한 메모리 셀.
  9. 제 4 항에 있어서,
    상기 제어 회로 및 상기 저장 매체는, 상기 비전도성 상태에서 상기 메모리 장치에 기입할 때 상기 플로팅 게이트를 고전위에 연결하고 상기 드레인을 접지 전위에 연결하도록 동작가능한 전기적인 데이터를 저장하기 위한 메모리 셀.
  10. 제 9 항에 있어서,
    상기 고전위는 약 7 볼트인 전기적인 데이터를 저장하기 위한 메모리 셀.
  11. 제 1 항에 있어서,
    상기 제어 회로 및 상기 저장 매체는, 상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에서 상기 전자 터널링을 개시 및 유지 하도록 상기 메모리 장치를 전압 소스에 전기적으로 연결하도록 공조하는 전기적인 데이터를 저장하기 위한 메모리 셀.
  12. 제 11 항에 있어서,
    상기 제어 회로가 상기 전도성 상태에서 동작할 때, 상기 전자 터널링에 의해 2진수 0을 확립하는데 대략 100 밀리세컨드가 걸리고, 상기 제어 회로가 상기 비전도성 상태에서 동작할 때, 상기 전자 터널링에 의해 2진수 1을 확립하는데 대략 100 밀리세컨드가 걸리는 전기적인 데이터를 저장하기 위한 메모리 셀.
  13. 제 11 항에 있어서,
    상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 제어 회로는 상기 전자 터널링을 개시한 후 사전 결정된 시간에 상기 전압 소스로부터 상기 메모리 장치를 분리하도록 동작가능 하고, 상기 저장 매체는 그 후에 상기 플로팅 게이트와 상기 드레인 사이에 상기 전자 터널링을 실질적으로 유지하는 전기적인 데이터를 저장하기 위한 메모리 셀.
  14. 제 13 항에 있어서,
    상기 전자 터널링을 시작한 후에 상기 전압 소스로부터 상기 메모리 장치를 분리하기 위한 상기 사전결정된 시간은 대략 10 나노세컨드인 전기적인 데이터를 저장하기 위한 메모리 셀.
  15. 제 1 항에 있어서,
    상기 제어 회로 및 저장 매체는,
    게이트, 소스 및 드레인을 갖는 제 1 트랜지스터와,
    상기 제 1 트랜지스터의 상기 소스에 연결된 드레인, 제 1 캐패시터를 포함하는 연결 수단, 상기 연결 수단을 통해서 상기 메모리 장치 게이트에 연결된 소스 및 게이트를 갖는 제 2 트랜지스터와,
    상기 제 2 트랜지스터의 소스와 접지 사이에 연결된 제 2 캐패시터와,
    상기 메모리 장치의 드레인과 접지 사이에 연결된 제 3 캐패시터와,
    상기 제 1 트랜지스터의 상기 게이트에 연결된 게이트, 소스, 드레인을 갖는 제 3 트랜지스터와,
    상기 메모리 장치의 드레인과 상기 제 3 캐패시터에 연결된 소스, 상기 제 2 트랜지스터의 상기 게이트에 연결된 게이트, 상기 제 3 트랜지스터의 상기 소스에 연결된 드레인을 갖는 제 4 트랜지스터와,
    주어진 전기적인 신호를 공급하기 위해 상기 메모리 장치의 상기 소스에 연결된 소스 신호선과,
    주어진 전기적 신호를 공급하기 위해 상기 제 1 트랜지스터의 상기 드레인에 연결된 게이트 신호선과,
    주어진 전기적인 신호를 공급하기 위해 상기 제 3 트랜지스터의 상기 드레인에 연결된 드레인 신호선과,
    전기적인 신호를 공급하기 위해 상기 제 1 및 상기 제 3 트랜지스터의 상기 게이트들에 연결된 제 1 메모리 어드레스 신호선과,
    전기적인 신호를 공급하기 위해 상기 제 2 및 상기 제 4 트랜지스터의 상기 게이트들에 연결된 제 2 메모리 어드레스 신호선
    을 총괄하여 이루어지는 전기적인 데이터를 저장하기 위한 메모리 셀.
  16. 전기적인 데이터를 저장하기 위한 집적 회로에 있어서,
    게이트, 플로팅 게이트, 소스 및 드레인을 갖는 메모리 장치를 구비하되, 상기 플로팅 게이트는 상기 게이트와 상기 드레인 사이에 배치되는 적어도 1개의 메모리 셀과,
    상기 메모리 장치에 연결되어 상기 메모리 장치에 전기적인 데이터를 기입하고, 상기 메모리 장치로부터 전기적인 데이터를 판독하며, 상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에 전자 터널링을 발생하도록 동작가능한 제어 회로와,
    상기 전자 회로와 상기 메모리 장치 사이에 배치되어, 상기 메모리 장치의 상태가 변경될 때까지 상기 전자 터널링이 유지되도록 동작할 수 있는 저장 매체
    를 포함하는 전기적인 데이터를 저장하기 위한 집적 회로.
  17. 제 16 항에 있어서,
    상기 메모리 장치는, EEPROM인 전기적인 데이터를 저장하기 위한 집적 회로.
  18. 제 17 항에 있어서,
    상기 전기적인 데이터는 2진 디지털 데이터인 전기적인 데이터를 저장하기 위한 집적 회로.
  19. 제 16 항에 있어서,
    상기 제어 회로 및 상기 저장 매체는, 전도성 상태에 있을 때 상기 메모리 장치에 2진 상태 0을 기입하고, 비전도성 상태에 있을 때 상기 메모리 장치에 2진 상태 1을 기입하도록 공조하는 전기적인 데이터를 저장하기 위한 집적 회로.
  20. 제 19 항에 있어서,
    상기 제어 회로 및 상기 저장 매체는, 상기 메모리 장치에 상기 전도성 상태에서 기입할 때, 상기 플로팅 게이트로부터 상기 드레인으로 전자 터널링이 발생되고 유지되도록 동작가능한 전기적인 데이터를 저장하기 위한 집적 회로.
  21. 제 19 항에 있어서,
    상기 제어 회로 및 상기 저장 매체는, 상기 메모리 장치에 상기 비전도성 상태에서 기입할 때 상기 드레인으로부터 상기 플로팅 게이트로 전자 터널링을 발생하고 유지하도록 동작가능한 전기적인 데이터를 저장하기 위한 집적 회로.
  22. 제 19 항에 있어서,
    상기 제어 회로 및 저장 매체는, 상기 전도성 상태에서 상기 메모리 장치에 기입할 때, 상기 게이트를 접지 전위에 연결하고 상기 드레인을 고전위에 연결하도록 동작가능한 전기적인 데이터를 저장하기 위한 집적 회로.
  23. 제 22 항에 있어서,
    상기 고전위는 약 7 볼트인 전기적인 데이터를 저장하기 위한 집적 회로.
  24. 제 19 항에 있어서,
    상기 제어 회로 및 상기 저장 매체는, 상기 비전도성 상태에서 상기 메모리 장치에 기입할 때, 상기 플로팅 게이트를 고전위에 연결하고 상기 드레인을 접지 전위에 연결하도록 동작가능한 전기적인 데이터를 저장하기 위한 집적 회로.
  25. 제 24 항에 있어서,
    상기 고전위는 약 7 볼트인 전기적인 데이터를 저장하기 위한 집적 회로.
  26. 제 16 항에 있어서,
    상기 제어 회로 및 저장 매체는, 상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에 상기 전자 터널링을 개시하고 유지하도록 상기 메모리 장치를 전압 소스에 전기적으로 연결하도록 동작가능한 전기적인 데이터를 저장하기 위한 집적 회로.
  27. 제 26 항에 있어서,
    상기 제어 회로가 상기 전도성 상태에서 동작할 때, 상기 전자 터널링에 의해 2진수 0을 확립하는데 대략 100 밀리세컨드가 걸리며, 상기 제어 회로가 상기 비전도성 상태에서 동작할 때, 상기 전자 터널링에 의해 2진수 1을 확립하는데 대략 100 밀리세컨드가 걸리는 전기적인 데이터를 저장하기 위한 집적 회로.
  28. 제 26 항에 있어서,
    상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 제어 회로는 상기 전자 터널링을 개시한 후 사전결정된 시간에 상기 전압 소스로부터 상기 메모리 장치를 분리하도록 동작가능하고, 그 후에 상기 저장 매체는 상기 플로팅 게이트와 상기 드레인 사이의 상기 전자 터널링을 실질적으로 유지하도록 동작하는 전기적인 데이터를 저장하기 위한 집적 회로.
  29. 제 28 항에 있어서,
    상기 전자 터널링이 시작한 후 상기 전압 소스로부터 상기 메모리 장치를 분리하기 위한 상기 사전결정된 시간은 대략 10 나노세컨드인 전기적인 데이터를 저장하기 위한 집적 회로.
  30. 제 16 항에 있어서,
    상기 제어 회로 및 상기 저장 매체는,
    게이트, 소스 및 드레인을 갖는 제 1 트랜지스터와,
    상기 제 1 트랜지스터의 상기 소스에 연결된 드레인, 제 1 캐패시터를 포함하는 연결 수단, 상기 연결 수단을 통해서 상기 메모리 장치의 게이트에 연결된 소스 및 게이트를 갖는 제 2 트랜지스터와,
    상기 제 2 트랜지스터의 소스와 접지 사이에 연결된 제 2 캐패시터와,
    상기 메모리 장치의 드레인과 접지 사이에 연결된 제 3 캐패시터와,
    상기 제 1 트랜지스터의 상기 게이트에 연결된 게이트, 소스 및 드레인을 갖는 제 3 트랜지스터와,
    상기 메모리 장치의 드레인 및 상기 제 3 캐패시터에 연결된 소스, 상기 제 2 트랜지스터의 상기 게이트에 연결된 게이트, 상기 제 3 트랜지스터의 상기 소스에 연결된 드레인을 갖는 제 4 트랜지스터와,
    주어진 전기적인 신호를 공급하기 위해 상기 메모리 장치의 소스에 연결된 소스 신호선과,
    주어진 전기적인 신호를 공급하기 위해 상기 제 1 트랜지스터의 상기 드레인에 연결된 게이트 신호선과,
    주어진 전기적인 신호를 공급하기 위해 상기 제 3 트랜지스터의 상기 드레인에 연결된 드레인 신호선과,
    전기적인 신호를 공급하기 위해 상기 제 1 및 상기 제 3 트랜지스터의 상기 게이트들에 연결된 제 1 메모리 어드레스 신호선과,
    전기적인 신호를 공급하기 위해 상기 제 2 및 상기 제 4 트랜지스터의 상기 게이트들에 연결된 제 2 메모리 어드레스 신호선
    을 포함하는 전기적인 데이터를 저장하기 위한 집적 회로.
  31. 제 2 항에 있어서,
    상기 EEPROM 장치는 플로팅 게이트 EEPROM 장치인 전기적인 데이터를 저장하기 위한 메모리 셀.
  32. 제 2 항에 있어서,
    상기 EEPROM 장치는 스택형 게이트 EEPROM 장치인 전기적인 데이터를 저장하기 위한 메모리 셀.
  33. 전기적인 데이터를 저장하기 위한 메모리 저장 장치에 있어서,
    게이트, 플로팅 게이트, 소스 및 드레인을 갖는 메모리 장치를 구비하되, 상기 플로팅 게이트는 상기 게이트와 상기 드레인 사이에 배치된 적어도 1개의 메모리 셀과,
    상기 메모리 장치에 연결되어, 상기 메모리 장치에 전기적인 데이터를 기입하고 상기 메모리 장치로부터 전기적인 데이터를 판독하며, 상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에 전자 터널링을 발생하도록 동작가능한 제어 회로
    상기 제어 회로와 상기 메모리 장치 상이에 배치되어, 상기 메모리 장치에 대해서 상태 변경이 발생될 때까지 상기 전자 터널링을 유지하도록 동작할 수 있는 저장 매체
    를 포함하는 전기적인 데이터를 저장하기 위한 메모리 저장 장치.
  34. 제 33 항에 있어서,
    상기 메모리 장치는 EEPROM인 전기적인 데이터를 저장하기 위한 메모리 저장 장치.
  35. 전기적인 데이터를 저장하기 위한 메모리 셀에 있어서,
    게이트, 플로팅 게이트, 소스 및 드레인을 갖되, 상기 플로팅 게이트는 상기 게이트와 상기 드레인 사이에 배치되는 메모리 장치와,
    상기 메모리 장치에 연결되어 상기 메모리 장치에 전기적인 데이터를 기입하고 상기 메모리 장치로부터 전기적인 데이터를 판독하며, 상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에 전자 터널링을 시작하도록 상기 메모리 장치를 전압 소스에 전기적으로 연결하도록 동작가능한 제어 회로
    를 포함하되,
    상기 제어 회로는, 상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에 상기 전자 터널링을 실제적으로 유지하는 동안에, 상기 전자 터널링을 시작한 후 사전결정된 시간에 상기 전압 소스로부터 상기 메모리 장치를 분리하도록 동작가능한 전기적인 데이터를 저장하기 위한 메모리 셀.
  36. 전기적인 데이터를 저장하기 위한 집적 회로에 있어서,
    게이트, 플로팅 게이트, 소스 및 드레인을 갖는 메모리 장치를 구비하되, 상기 플로팅 게이트는 상기 게이트와 상기 드레인 사이에 배치된 적어도 1개의 메모리 셀과,
    상기 메모리 장치에 연결되어, 상기 메모리 장치에 전기적인 데이터를 기입하고 상기 메모리 장치로부터 전기적인 데이터를 판독하며, 상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에 전자 터널링을 발생하도록 전압 소스에 상기 메모리 장치를 전기적으로 연결하도록 동작가능한 제어 회로를 포함하되,
    상기 제어 회로는, 상기 메모리 장치로 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에 상기 전자 터널링을 실질적으로 유지하는 동안에, 상기 전자 터널링을 시작한 후 사전결정된 시간에 상기 전압 소스로부터 상기 메모리 장치를 분리하도록 동작가능한 전기적인 데이터를 저장하기 위한 집적 회로.
  37. 제 36 항에 있어서,
    상기 메모리 장치는 EEPROM인 전기적인 데이터를 저장하기 위한 집적 회로.
  38. 전기적인 데이터를 저장하기 위한 메모리 셀에 있어서,
    게이트, 플로팅 게이트, 소스 및 드레인을 갖되, 상기 플로팅 게이트는 상기 게이트와 상기 드레인 사이에 배치되는 메모리 장치와,
    상기 메모리 장치에 연결되어 상기 메모리 장치에 전기적인 데이터를 기입하고 상기 메모리 장치로부터 전기적인 데이터를 판독하며, 상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에 전자 터널링을 발생하도록 하는 전자 회로를 포함하되,
    상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 제어 회로는, 상기 플로팅 게이트와 상기 드레인 사이의 상기 전자 터널링이 개시되도록 상기 메모리 장치를 상기 전압 소스에 전기적으로 연결하도록 동작 가능하고, 또한, 상기 플로팅 게이트와 상기 드레인 사이의 상기 전자 터널링을 실질적으로 유지하는 동안 상기 전자 터널링이 개시된 후 사전 결정된 시간에 상기 전압 소스로부터 상기 메모리 장치를 분리하도록 동작 가능한 전기적인 데이터를 저장하기 위한 메모리 셀.
  39. 제 38 항에 있어서,
    상기 전자 터널링이 개시된 후 상기 전압 소스로부터 상기 메모리 장치를 분리하기 위한 상기 사전 결정된 시간은 대략 10 나노세컨드인 전기적인 데이터를 저장하기 위한 메모리 셀.
  40. 전기적인 데이터를 저장하기 위한 메모리 셀에 있어서,
    게이트, 플로팅 게이트, 소스 및 드레인을 갖되, 상기 플로팅 게이트는 상기게이트와 상기 드레인 사이에 배치되는 메모리 장치와,
    상기 메모리 장치에 연결되어, 상기 메모리 장치에 전기적인 데이터를 기입하고 상기 메모리 장치로부터 전기적인 데이터를 판독하며, 상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에 전자 터널링을 발생하도록 전압 소스에 상기 메모리 장치를 전기적으로 연결하도록 동작가능한 제어 회로를 포함하되,
    상기 제어 회로는,
    게이트, 소스 및 드레인을 갖는 제 1 트랜지스터와,
    상기 제 1 트랜지스터의 상기 소스에 연결된 드레인, 제 1 캐패시터를 포함하는 연결 수단, 상기 연결 수단을 통해서 상기 메모리 장치의 게이트에 연결된 소스, 및 게이트를 갖는 제 2 트랜지스터와,
    상기 제 2 트랜지스터의 소스와 접지 사이에 연결된 제 2 캐패시터와,
    상기 메모리 장치의 드레인과 접지 사이에 연결된 제 3 캐패시터와,
    상기 제 1 트랜지스터의 상기 게이트에 연결된 게이트, 소스 및 드레인을 갖는 제 3 트랜지스터와,
    상기 메모리 장치의 드레인 및 상기 제 3 캐패시터에 연결된 소스, 상기 제 2 트랜지스터의 상기 게이트에 연결된 게이트, 상기 제 3 트랜지스터의 상기 소스에 연결된 드레인을 갖는 제 4 트랜지스터와,
    주어진 전기적인 신호를 공급하기 위해 상기 메모리 장치의 소스에 연결된 소스 신호선과,
    주어진 전기적인 신호를 공급하기 위해 상기 제 1 트랜지스터의 상기 드레인에 연결된 게이트 신호선과,
    주어진 전기적인 신호를 공급하기 위해 상기 제 3 트랜지스터의 상기 드레인에 연결된 드레인 신호선과,
    전기적인 신호를 공급하기 위해 상기 제 1 및 상기 제 3 트랜지스터의 상기 게이트들에 연결된 제 1 메모리 어드레스 신호선과,
    전기적인 신호를 공급하기 위해 상기 제 2 및 상기 제 4 트랜지스터의 상기 게이트들에 연결된 제 2 메모리 어드레스 신호선
    을 포함하는 전기적인 데이터를 저장하기 위한 메모리 셀.
  41. 전기적인 데이터를 저장하기 위한 집적 회로에 있어서,
    게이트를 갖는 메모리 장치, 플로팅 게이트, 소스 및 드레인을 포함하되, 상기 플로팅 게이트는 상기 게이트와 상기 드레인 사이에 배치되는 적어도 하나의 메모리 셀과,
    상기 메모리 장치에 연결되어, 상기 메모리 장치에 전기적인 데이터를 기입하고 상기 메모리 장치로부터 전기적인 데이터를 판독하며, 상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에 전자 터널링을 발생하도록 동작 가능한 제어 회로를 포함하되,
    상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 제어 회로는, 상기플로팅 게이트와 상기 드레인 사이의 상기 전자 터널링이 개시되도록 상기 메모리 장치를 상기 전압 소스에 전기적으로 연결하도록 동작 가능하고, 또한, 상기 플로팅 게이트와 상기 드레인 사이의 상기 전자 터널링을 실질적으로 유지하는 동안 상기 전자 터널링이 개시된 후 사전 결정된 시간에 상기 전압 소스로부터 상기 메모리 장치를 분리하도록 동작 가능한 전기적인 데이터를 저장하기 위한 집적 회로.
  42. 제 41 항에 있어서,
    상기 전자 터널링이 개시된 후 상기 전압 소스로부터 상기 메모리 장치를 분리하기 위한 상기 사전 결정된 시간은, 대략 10 나노세컨드인 전기적인 데이터를 저장하기 위한 집적 회로.
  43. 전기적인 데이터를 저장하기 위한 집적 회로에 있어서,
    게이트를 갖는 메모리 장치, 플로팅 게이트, 소스 및 드레인을 포함하되, 상기 플로팅 게이트는 상기 게이트와 상기 드레인 사이에 배치되는 적어도 하나의 메모리 셀과,
    상기 메모리 장치에 연결되어, 상기 메모리 장치에 전기적인 데이터를 기입하고 상기 메모리 장치로부터 전기적인 데이터를 판독하며, 상기 메모리 장치에 전기적인 데이터를 기입할 때, 상기 플로팅 게이트와 상기 드레인 사이에 전자 터널링을 발생하도록 동작 가능한 제어 회로를 포함하되,
    상기 제어 회로는,
    게이트, 소스 및 드레인을 갖는 제 1 트랜지스터와,
    상기 제 1 트랜지스터의 상기 소스에 연결된 드레인, 제 1 캐패시터를 포함하는 연결 수단, 상기 연결 수단을 통해서 상기 메모리 장치의 게이트에 연결된 소스, 및 게이트를 갖는 제 2 트랜지스터와,
    상기 제 2 트랜지스터의 소스와 접지 사이에 연결된 제 2 캐패시터와,
    상기 메모리 장치의 드레인과 접지 사이에 연결된 제 3 캐패시터와,
    상기 제 1 트랜지스터의 상기 게이트에 연결된 게이트, 소스 및 드레인을 갖는 제 3 트랜지스터와,
    상기 메모리 장치의 드레인 및 상기 제 3 캐패시터에 연결된 소스, 상기 제 2 트랜지스터의 상기 게이트에 연결된 게이트, 상기 제 3 트랜지스터의 상기 소스에 연결된 드레인을 갖는 제 4 트랜지스터와,
    주어진 전기적인 신호를 공급하기 위해 상기 메모리 장치의 소스에 연결된 소스 신호선과,
    주어진 전기적인 신호를 공급하기 위해 상기 제 1 트랜지스터의 상기 드레인에 연결된 게이트 신호선과,
    주어진 전기적인 신호를 공급하기 위해 상기 제 3 트랜지스터의 상기 드레인에 연결된 드레인 신호선과,
    전기적인 신호를 공급하기 위해 상기 제 1 및 상기 제 3 트랜지스터의 상기게이트들에 연결된 제 1 메모리 어드레스 신호선과,
    전기적인 신호를 공급하기 위해 상기 제 2 및 상기 제 4 트랜지스터의 상기 게이트들에 연결된 제 2 메모리 어드레스 신호선
    을 포함하는 전기적인 데이터를 저장하기 위한 집적 회로.
KR1019980006269A 1997-02-26 1998-02-26 전기적인데이터를저장하기위한메모리셀,집적회로및메모리저장장치 KR100304843B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/805,820 1997-02-26
US08/805,820 US5889704A (en) 1997-02-26 1997-02-26 Load and leave memory cell
US8/805,820 1997-02-26

Publications (2)

Publication Number Publication Date
KR19980071771A KR19980071771A (ko) 1998-10-26
KR100304843B1 true KR100304843B1 (ko) 2002-01-12

Family

ID=25192594

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980006269A KR100304843B1 (ko) 1997-02-26 1998-02-26 전기적인데이터를저장하기위한메모리셀,집적회로및메모리저장장치

Country Status (3)

Country Link
US (1) US5889704A (ko)
JP (1) JPH10256517A (ko)
KR (1) KR100304843B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US9455021B2 (en) * 2011-07-22 2016-09-27 Texas Instruments Incorporated Array power supply-based screening of static random access memory cells for bias temperature instability

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4037242A (en) * 1975-12-29 1977-07-19 Texas Instruments Incorporated Dual injector, floating gate MOS electrically alterable, non-volatile semiconductor memory device
US4486769A (en) * 1979-01-24 1984-12-04 Xicor, Inc. Dense nonvolatile electrically-alterable memory device with substrate coupling electrode
JPS59124095A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd 半導体記憶装置
US4903236A (en) * 1987-07-15 1990-02-20 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device and a writing method therefor
US5557569A (en) * 1993-10-12 1996-09-17 Texas Instruments Incorporated Low voltage flash EEPROM C-cell using fowler-nordheim tunneling
EP0748521B1 (en) * 1994-03-03 2001-11-07 Rohm Corporation Over-erase detection in a low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase
US5633518A (en) * 1995-07-28 1997-05-27 Zycad Corporation Nonvolatile reprogrammable interconnect cell with FN tunneling and programming method thereof

Also Published As

Publication number Publication date
JPH10256517A (ja) 1998-09-25
US5889704A (en) 1999-03-30
KR19980071771A (ko) 1998-10-26

Similar Documents

Publication Publication Date Title
US5751627A (en) Memory cell that can store data nonvolatily using a ferroelectric capacitor, and a semiconductor memory device including such a memory cell
US4813018A (en) Nonvolatile semiconductor memory device
US7133306B2 (en) Semiconductor memory device for securely retaining data
JP3431122B2 (ja) 半導体記憶装置
US4630238A (en) Semiconductor memory device
EP1001429A1 (en) Ferroelectric memory device
US3990056A (en) High speed memory cell
TW579519B (en) Semiconductor memory device
US7251153B2 (en) Memory
KR100304843B1 (ko) 전기적인데이터를저장하기위한메모리셀,집적회로및메모리저장장치
JP3760470B2 (ja) 記憶回路、半導体装置、及び電子機器
US6512687B1 (en) Non-volatile ferroelectric capacitor memory circuit
US6836145B2 (en) Programming circuit and method having extended duration programming capabilities
US6785167B2 (en) ROM embedded DRAM with programming
US3898630A (en) High voltage integrated driver circuit
US6973003B1 (en) Memory device and method
JPH0516119B2 (ko)
US8159861B2 (en) Compact and highly efficient DRAM cell
KR100663212B1 (ko) 기억 회로, 반도체 장치, 전자 기기, 및 구동 방법
KR100663213B1 (ko) 기억 회로, 반도체 장치, 및 전자 기기
KR960006381B1 (ko) 반도체 메모리 장치의 비트라인 센스 증폭회로 및 그 방법
KR20020075161A (ko) 프로그래밍 가능한 메모리 장치 및 메모리 장치를프로그래밍하기 위한 방법
WO1982002277A1 (en) Static ram memory cell

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140703

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20170710

Year of fee payment: 17

EXPY Expiration of term