JP2005251278A - 強誘電体メモリ装置及び電子機器 - Google Patents
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Abstract
【課題】 インプリントの発生の少ない強誘電体メモリ装置を提供する。
【解決手段】
ワード線、ビット線、プレート線、MOSトランジスタ、及び強誘電体キャパシタより成るメモリセルを備えた強誘電体メモリ装置であって、強誘電体キャパシタはプレート線及びMOSトランジスタのソースまたはドレインの一方に接続され、MOSトランジスタのソースまたはドレインの他方はビット線に接続され、ビット線の電位に基づいて、強誘電体キャパシタに記憶されたデータを判定するセンスアンプと、センスアンプがデータを判定した判定結果に基づいて、ビット線の電位を変化させるか否かを制御することにより、強誘電体キャパシタの分極を反転させるか否かを制御する反転制御回路とを備えた強誘電体メモリ装置。
【選択図】 図2
【解決手段】
ワード線、ビット線、プレート線、MOSトランジスタ、及び強誘電体キャパシタより成るメモリセルを備えた強誘電体メモリ装置であって、強誘電体キャパシタはプレート線及びMOSトランジスタのソースまたはドレインの一方に接続され、MOSトランジスタのソースまたはドレインの他方はビット線に接続され、ビット線の電位に基づいて、強誘電体キャパシタに記憶されたデータを判定するセンスアンプと、センスアンプがデータを判定した判定結果に基づいて、ビット線の電位を変化させるか否かを制御することにより、強誘電体キャパシタの分極を反転させるか否かを制御する反転制御回路とを備えた強誘電体メモリ装置。
【選択図】 図2
Description
本発明は、強誘電体メモリ装置及び電子機器に関する。特に本発明は、インプリントの発生がきわめて少ない強誘電体メモリ装置及びそれを備えた電子機器に関する。
強誘電体コンデンサを備えた従来の半導体記憶装置として、特開平11−134874号公報に開示されたものがある。上記特許文献1に開示された従来の半導体記憶装置は、インプリントの発生を抑えるべく、強誘電体コンデンサの記憶データを読み出した後に、強誘電体コンデンサの分極を複数回反転し、さらに、当該記憶データを再度書き込んでいる。
特開平11−134874号公報
しかしながら、上記特許文献1に開示された従来の半導体記憶装置は、記憶データを読み出した後、負荷容量の大きいプレートラインやビットラインを多数回駆動して強誘電体コンデンサの分極を強制的に反転させているため、半導体記憶装置の消費電力が増大してしまうという問題が生じていた。また、負荷容量の大きいプレートラインやビットラインを駆動させるサイクル数がきわめて多いため、アクセス時間が増大してしまうという問題も生じていた。
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するため、本発明の第1の形態によれば、ワード線、ビット線、プレート線、MOSトランジスタ、及び強誘電体キャパシタより成るメモリセルを備えた強誘電体メモリ装置であって、強誘電体キャパシタはプレート線及びMOSトランジスタのソースまたはドレインの一方に接続され、MOSトランジスタのソースまたはドレインの他方はビット線に接続され、ビット線の電位に基づいて、強誘電体キャパシタに記憶されたデータを判定するセンスアンプと、センスアンプがデータを判定した判定結果に基づいて、ビット線の電位を変化させるか否かを制御することにより、強誘電体キャパシタの分極を反転させるか否かを制御する反転制御回路とを備えたことを特徴とする強誘電体メモリ装置を提供する。
上記構成では、強誘電体キャパシタから読み出されたデータの値に応じて、当該強誘電体キャパシタの分極を反転させるか否かを制御することとなる。したがって、上記構成によれば、センスアンプがデータを判定した判定結果に基づき、必要に応じて、当該データを再書き込みする前に強誘電体キャパシタの分極を反転させることができるため、強誘電体キャパシタのインプリントの発生を抑制することができるとともに、強誘電体メモリ装置の消費電力を抑えることができる。
例えば、強誘電体キャパシタがデータとして“0”又は“1”を記憶する場合、強誘電体キャパシタに記憶されたデータが“1”である場合には、当該データの読み出し動作において強誘電体キャパシタの分極は反転される。一方、当該データが“0”である場合には、当該データの読み出し動作において強誘電体キャパシタの分極は反転されない。上記構成によれば、例えば、センスアンプが、強誘電体キャパシタに記憶されたデータを“0”であると判定した場合にのみビット線及び/又はプレート線の電位を変化させて、強誘電体キャパシタの分極を反転させることができる。したがって、上記構成によれば、負荷容量の大きいビット線やプレート線の駆動動作を低減させることができるため、インプリントの発生を抑制することができるとともに、強誘電体メモリ装置の消費電力を抑えることができる。また、負荷容量の大きいプレート線の駆動動作を低減させることができるため、強誘電体メモリ装置のアクセス時間を大きく低減させることができる。
当該強誘電体メモリ装置において、反転制御回路は、判定結果に基づいて、ビット線とセンスアンプとを電気的に接続するか、切り離すかを切り換える切換部を有しており、ビット線とセンスアンプとが切り離されているときに、ビット線の電位を変化させることが好ましい。
上記構成によれば、反転制御回路がビット線の電位を変化させるときは、センスアンプは当該ビット線から電気的に切り離されていることとなる。したがって、反転制御回路がビット線の電位を変化させるとしても、センスアンプに入力される電位は変化しないため、センスアンプは、判定結果として一定の値を出力し続けることができる。したがって、上記構成によれば、負荷容量の大きいセンスアンプの出力の電位を一定とすることができるため、強誘電体メモリ装置の消費電力を抑えることができる。また、上記構成によれば、センスアンプの出力の電位を一定とすることができるため、センスアンプの判定結果の読み出しマージンをきわめて大きくすることができ、誤作動の少ない強誘電体メモリ装置を提供することができる。
当該強誘電体メモリ装置は、当該強誘電体メモリ装置の外部から制御信号を受け取る入力端子をさらに備え、反転制御回路は、制御信号にさらに基づいて、強誘電体キャパシタの分極を反転させるか否かを制御することが好ましい。
上記構成によれば、強誘電体メモリ装置の内部に設けられた反転制御回路を動作させるか否かを、上位装置等の外部装置により制御できる。したがって、上記構成によれば、外部装置等の動作状況に応じて、反転制御回路を動作させるか否かを制御することができるため、データの読み出しや書き込み等の処理時間のロスを抑えつつ、インプリントの発生を抑制することができる。
また、上記構成によれば、外部装置が、インプリントの発生を抑えるべく、強誘電体キャパシタの分極を反転させるために、適当なタイミングで強誘電体メモリ装置に記憶されたデータを読み出すことができる。この場合、読み出されたデータはバッファ等に取り込まれなくともよい。
例えば、反転制御回路は、外部装置から入力端子に供給された制御信号に基づいて、ワード線、ビット線、プレート線、及びセンスアンプ等の動作タイミングを制御する。
本発明の第2の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る強誘電体メモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記強誘電体メモリ装置を備えるコンピュータ装置一般、携帯電話、PHS、PDA、電子手帳、ICカード等、記憶装置を必要とするあらゆる装置が含まれる。
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
図1は、本発明の一実施形態に係る強誘電体メモリ装置100の構成の一例を示す図である。強誘電体メモリ装置100は、メモリセルブロック110と、センスアンプ120と、入出力回路130と、アドレスデコーダ140と、ワード線ドライバ150と、プレート線ドライバ160と、制御信号入力端子170と、メモリ180と、フラグ生成回路190と、反転制御回路200とを備えて構成される。
メモリセルブロック110は、アレイ状に配置された複数の強誘電体キャパシタCを有して構成される(図2参照)。各強誘電体キャパシタCには、ワード線WL、ビット線BL、及びプレート線PLが接続されており、ワード線WL、ビット線BL、及びプレート線PLにより、強誘電体キャパシタCにデータが書き込まれ、また、強誘電体キャパシタCに書き込まれたデータが読み出される。
センスアンプ120は、各ビット線BLに対応して設けられており、強誘電体キャパシタCに接続されたビット線BLの電位に基づいて、当該強誘電体キャパシタCに書き込まれたデータを判定する。センスアンプ120は、各ビット線BLに対して1つずつ設けられてもよく、また、複数のビット線BLに対して1つずつ設けられてもよい。
入出力回路130は、外部装置から供給された信号に基づいて、メモリセルブロック110に配置された複数の強誘電体キャパシタCのうちのいずれかを指定するアドレス信号を生成し、アドレスデコーダ140に供給する。また、入出力回路130は、センスアンプ120が外部装置から指定された強誘電体キャパシタCに書き込まれたデータを判定した判定結果を、外部装置に出力する。
アドレスデコーダ140は、入出力回路130から供給されたアドレス信号をデコードし、選択すべきワード線WL及びプレート線PLを示す選択信号をワード線ドライバ150及びプレート線ドライバ160に供給する。ワード線ドライバ150及びプレート線ドライバ160は、アドレスデコーダ140から供給された選択信号に基づいて、それぞれ選択すべきワード線WL及びプレート線PLの電位を制御することにより、当該ワード線WL及び当該プレート線PLを選択する。また、ワード線ドライバ150及びプレート線ドライバ160は、反転制御回路200から供給された制御信号に基づいて、ワード線WL及びプレート線PLを選択するタイミングを制御する。
制御信号入力端子170は、反転制御回路200を動作させるか否かを制御する信号を外部装置から受け取り、フラグ生成回路190に供給する。メモリ180は、強誘電体メモリ装置100の電源投入時に、反転制御回路200を動作させるか否かを示すデータを記憶しており、電源投入時に当該データをフラグ生成回路190に供給する。
フラグ生成回路190は、制御信号入力端子170から供給された信号、メモリ180から供給されたデータ、及び入出力回路130を介して外部装置から供給されたコマンドに基づいて、反転制御回路200を動作させるか否かを示すフラグを生成し、反転制御回路200に供給する。具体的には、当該信号、当該データ、及び当該コマンドのいずれかが、反転制御回路200を動作させるように示している場合、フラグ生成回路190は、反転制御回路200を動作させるフラグを生成する。また、フラグ生成回路190は、入力として受け取る、当該信号、当該データ、及び当該コマンドに優先順位を付け、当該優先順位に基づいてフラグを生成してもよい。上位装置(例えばCPU)等の外部装置から供給される当該コマンドは、例えば、当該外部装置から供給される所定のビット数を有するデータのうちの所定のビット(例えば先頭ビット)であって、フラグ生成回路190は、当該ビットの値に基づいてフラグを生成する。
反転制御回路200は、センスアンプ120が強誘電体キャパシタCに記憶されたデータを判定した判定結果に基づいて、当該強誘電体キャパシタCの分極を反転させるか否かを制御する。具体的には、反転制御回路200は、当該判定結果に基づいて、当該強誘電体キャパシタCが接続されたビット線BL及びプレート線PLの電位を制御する。また、反転制御回路200は、ワード線WL及びプレート線PLの電位を変化させるタイミングを示す制御信号を生成し、ワード線ドライバ150及びプレート線ドライバ160に供給する。
図2は、メモリセルブロック110の一部、及び反転制御回路200の構成の一例を示す図である。
メモリセルブロック110は、アレイ状に配置された複数の強誘電体キャパシタCと、当該強誘電体キャパシタCをビット線BLと接続するか否かを切り換えるMOSトランジスタTRとを有する。メモリセルブロック110には、各強誘電体キャパシタCに対応して、ワード線WL、ビット線BL、及びプレート線PLが配置されている。MOSトランジスタTRのゲートにはワード線WLが接続されており、ソース及びドレインの一方にはビット線BLが接続され、他方には強誘電体キャパシタCの一端が接続されている。また、強誘電体キャパシタCの他端はプレート線PLに接続されている。本実施形態ではワード線WL及びプレート線PLは互いに平行に配置されているが、他の例ではビット線BL及びプレート線PLが互いに平行に配置されてもよい。
センスアンプ120は、ビット線BLごとに設けられており、各センスアンプ120には、第1切換部240を介してビット線BLが接続されている。また、センスアンプ120には、ビット線BLの電位を判定するための参照電圧Vref、及びセンスアンプ120を動作させるか否かを示すセンスアンプ動作信号SAcontが供給されている。センスアンプ120は、ビット線BLの電位を参照電圧Vrefと比較して、当該ビット線BLに接続された強誘電体キャパシタCに記憶されたデータを判定した判定結果の一例であるセンスアンプ出力信号SAoutを生成し、反転制御回路200及び入出力回路130(図1参照)に供給する。
反転制御回路200は、タイミング生成回路210と、パルス生成回路220と、AND回路230と、第1切換部240と、第2切換部250と、インバータ260とを有して構成される。
タイミング生成回路210は、ビット線BLとセンスアンプ120とを電気的に切り離すタイミングを制御する制御信号S1を生成し、AND回路230に供給する。また、本実施形態において、タイミング生成回路210は、制御信号S1を、プレート線ドライバ160(図1参照)に供給する。すなわち、本実施形態において、プレート線ドライバ160は、アドレスデコーダ140から供給された信号、及び制御信号S1に基づいて、プレート線PLの電位を変化させる。
パルス生成回路220は、ビット線BLの電位を変化させるパルス信号Pを生成し、第2切換部250に供給する。本実施形態において、パルス生成回路220は、タイミング生成回路210が生成した制御信号S1の論理値の変化に基づいて、パルス信号Pを生成する。具体的には、パルス生成回路220は、制御信号S1がビット線BLとセンスアンプ120とを電気的に切り離す論理値を示す間において、第2切換部にパルスを供給するようパルス信号Pを生成する。
また、タイミング生成回路210は、制御信号S1をパルス生成回路220にさらに供給してもよい。この場合、パルス生成回路220は、制御信号S1に基づいて、パルス信号Pを生成する。
AND回路230は、入力として、センスアンプ出力信号SAout、制御信号S2、及びフラグ生成回路190が生成したフラグを受け取り、ビット線BLとセンスアンプ120とを電気的に接続するか、切り離すかを示す制御信号S2を生成する。具体的には、AND回路230は、制御信号S1及びフラグがH論理を示し、センスアンプ出力信号SAoutがL論理を示す場合、ビット線BLとセンスアンプ120とを電気的に切り離すよう、制御信号S2としてH論理を生成する。また、AND回路230は、制御信号S2を、第2切換部250に供給する。
第1切換部240は、制御信号S2に基づいて、ビット線BLとセンスアンプ120とを電気的に接続するか、切り離すかを切り換える。第1切換部240は、伝送ゲート242と、インバータ244とを有して構成され、伝送ゲート242を構成するn型MOSトランジスタ及びp型MOSトランジスタのソース及びドレインの一方にビット線BLが接続されており、他方にセンスアンプ120が接続されている。また、伝送ゲート242を構成するn型MOSトランジスタのゲートには、インバータ260が制御信号S2を反転した信号が供給され、p型MOSトランジスタのゲートには、当該信号をさらに反転した信号が供給されている。
第2切換部250は、制御信号S2に基づいて、パルス生成回路220が生成したパルス信号を、ビット線BLに供給するか否かを切り換える。第2切換部250は、伝送ゲート252と、インバータ254とを有して構成され、伝送ゲート252を構成するn型MOSトランジスタ及びp型MOSトランジスタのソース及びドレインの一方にビット線BLが接続されており、他方にパルス生成回路220が接続されている。また、伝送ゲート252を構成するn型MOSトランジスタのゲートには、制御信号S2が供給され、p型MOSトランジスタのゲートには、制御信号S2を反転した信号が供給されている。
図3は、強誘電体メモリ装置100の動作を示すタイミングチャートである。図2及び図3を参照して、本実施形態に係る強誘電体メモリ装置100の動作について説明する。図3において、ビット線BL、SAcont、及び制御信号S2の電位の変化のうち、実線で表したものは、強誘電体キャパシタCに“1”データが記憶されている場合を示し、点線で表したものは、強誘電体キャパシタCに“0”データが記憶されている場合を示す。
以下の例において各信号は、H論理又はL論理を示すディジタル信号である。各信号がH論理を示すときの当該信号の電位は強誘電体メモリ装置100の駆動電圧VCCと略同電位である。また、各信号がL論理を示すときの当該制御信号の電位は接地電位である。また、以下において、フラグ生成回路190は、反転制御回路200を動作させるよう、H論理を示すフラグを反転制御回路200に供給している場合を例に説明する。
まず、サイクルIにおいて、入出力回路130は、アドレス信号をアドレスデコーダ140に供給する。アドレスデコーダ140は、当該アドレス信号をデコードし、選択すべきワード線WL及びプレート線PLを示す選択信号を、それぞれワード線ドライバ150及びプレート線ドライバ160に供給する。
ワード線ドライバ150は、選択信号に基づいて、所定のワード線WLの電位を0VからVCCに上昇させることにより、当該ワード線WLを選択する。これにより、MOSトランジスタTRが導通し、強誘電体キャパシタCはビット線BLと接続され、当該ビット線BLは0Vにプリチャージされる。
次に、サイクルIIにおいて、強誘電体キャパシタCに記憶されたデータを読み出す。まず、プレート線ドライバ160は、選択信号に基づいて所定のプレート線PLの電位を0VからVCCに上昇させることにより、当該プレート線PLを選択する。プレート線PLの電位がVCCに上昇すると、強誘電体キャパシタCに“1”が記憶されている場合、強誘電体キャパシタCの分極が反転するため、当該反転に伴う分極量の変化は大きい。したがって、強誘電体キャパシタCに蓄積された電荷の多くがビット線BLに掃き出されることにより、ビット線BLの電位は上昇する(図3実線参照)。
一方、強誘電体キャパシタCに“0”が記憶されている場合、強誘電体キャパシタCの分極は反転しないため、当該反転に伴う分極量の変化は小さい。したがって、強誘電体キャパシタCからビット線BLに掃き出される電荷は、強誘電体キャパシタCに記憶されたデータが“1”である場合と比して少ないため、ビット線BLの電位はあまり上昇しない(図3点線参照)。
次に、センスアンプ動作信号SAcontの電位が0VからVCCに変化すると、センスアンプ120は、ビット線BLの電位を参照電圧Vrefと比較し、比較した結果をセンスアンプ出力信号SAoutとして出力する。具体的には、ビット線BLの電位は、強誘電体キャパシタCに記憶されたデータが“1”の場合、参照電圧Vrefより高い電位まで上昇し、当該データが“0”の場合、参照電圧Vrefより低い電位までしか上昇しない。センスアンプ120は、ビット線BLの電位が参照電圧Vrefより高い場合、当該データが“1”であると判定し、SAoutとしてVCCを出力するとともに、ビット線BLの電位をVCCとする一方、ビット線BLの電位が参照電圧Vrefより低い場合、当該データが“0”であると判定し、SAoutとして0Vを出力するとともに、ビット線BLの電位を0Vとする。
次に、サイクルIIIにおいて、反転制御回路200が、必要に応じて強誘電体キャパシタCの分極を反転させる。センスアンプ120がSAoutとしてVCCを出力した場合、すなわち、センスアンプ120が強誘電体キャパシタCに記憶されたデータを“1”であると判定した場合、AND回路230には入力として0Vが供給される。したがって、AND回路230は、タイミング生成回路210が制御信号S1を0VからVCC、すなわち、L論理からH論理に変化させたとしても、AND回路230はL論理を出力する。したがって、センスアンプ120が当該データを“1”であると判定した場合、第1切換部240は、ビット線BLとセンスアンプ120とを電気的に接続した状態を保ち、第2切換部250は、パルス生成回路220とビット線BLとを電気的に切り離した状態を保つ。
また、制御信号S1の論理値がL論理に変化すると、プレート線ドライバ160は、当該変化に基づいて、選択されたプレート線PLの電位をVCCから0Vに変化させる。したがって、強誘電体キャパシタCの両端には、プレート線PLの電位を基準として+VCCの電圧がかかるため、強誘電体キャパシタCの分極は再度反転し、データ“1”が再度書き込まれる。
一方、センスアンプ120がSAoutとして0Vを出力した場合、すなわち、センスアンプ120が強誘電体キャパシタCに記憶されたデータを“0”であると判定した場合、AND回路230には入力としてVCCが供給される。また、本実施形態において、フラグ生成回路190は、AND回路230に、フラグとしてH論理を供給する。したがって、AND回路230は、制御信号S1の論理値がH論理に変化すると、制御信号S2としてH論理を出力し、第1切換部240及び第2切換部250に供給する。AND回路230がH論理を出力すると、第1切換部240の伝送ゲート242は非導通となるため、ビット線BLとセンスアンプ120は電気的に切り離される。
また、AND回路230がH論理を出力すると、第2切換部250の伝送ゲート252は導通するため、パルス生成回路220はビット線BLと接続される。そして、パルス生成回路220が、T2の間、パルス信号Pの論理値を変化させると、ビット線BLの電位は、当該変化に応じて、0VからVCCに上昇し、再度0Vに下降する。また、制御信号S1の論理値がL論理に変化すると、プレート線ドライバ160は、当該変化に基づいて、選択されたプレート線PLの電位をVCCから0Vに変化させる。したがって、強誘電体キャパシタCの両端には、T2の間、プレート線PLの電位を基準として+VCCの電圧がかかるため、“0”が記憶されていた強誘電体キャパシタCの分極は反転し、強誘電体キャパシタCには“1”が書き込まれる。ここで、パルス生成回路220は、期間T1において、期間T1より短い期間(パルス幅)T2のパルスを生成するのが好ましい。
本実施形態において、“0”が記憶されていた強誘電体キャパシタCの分極を反転し、強誘電体キャパシタCに“1”を書き込んでも、ビット線BLはセンスアンプ120から電気的に切り離されているため、センスアンプ出力信号SAoutの論理値は変化せず、L論理を出力する。
次に、サイクルIVにおいて、反転制御回路200は、強誘電体キャパシタCに記憶されたデータに基づいて、当該強誘電体キャパシタCに当該データを再度書き込む。タイミング生成回路210が、制御信号S1の電位をVCCから0Vに変化させると、プレート線ドライバ160は、当該変化に基づいて、選択されたプレート線PLの電位を0VからVCCに変化させる。
強誘電体キャパシタCに記憶されたデータが“1”である場合、ビット線BLの電位は、制御信号S1の電位が0Vに変化した後もVCCのまま保持されるため、強誘電体キャパシタCにかかる電圧は略0Vとなり、強誘電体キャパシタCはデータ“1”を保持する。
一方、強誘電体キャパシタCに記憶されたデータが“0”である場合、ビット線BLの電位は、制御信号の電位が0Vに変化した後も0Vのまま保持されるため、強誘電体キャパシタCにかかる電圧は、プレート線PLの電位を基準として−VCCとなる。したがって、サイクルIIIにおいて反転した分極がさらに反転される。すなわち、強誘電体キャパシタCにはデータ“0”が再度書き込まれる。
次に、サイクルVにおいて、プレート線ドライバ160が、選択されたプレート線PLの電位をVCCから0Vに再度変化させる。これにより、強誘電体キャパシタCに記憶されたデータが“1”である場合、強誘電体キャパシタCにかかる電圧は、プレート線PLの電位を基準として+VCCとなるため、強誘電体キャパシタCにはデータ“1”が再度書き込まれる(データ“1”を保持する)。一方、強誘電体キャパシタCに記憶されたデータが“0”である場合、強誘電体キャパシタCにかかる電圧は略0Vとなるため、強誘電体キャパシタCはデータ“0”を保持する。なお、強誘電体キャパシタCに記憶されたデータが“1”である場合、サイクルIIIにおいて、強誘電体キャパシタCに当該データが再度書き込まれているため、サイクルVは省略されてもよい。
次に、サイクルVIにおいて、ワード線ドライバ150が、選択されたワード線WLの電位をVCCから0Vに変化させる。また、センスアンプ動作信号SAcontの電位がVCCから0Vに変化することにより、選択されたワード線WL、ビット線BL、及びプレート線PL、並びに強誘電体キャパシタCは、初期状態に戻る。
本実施形態によれば、強誘電体キャパシタCから読み出されたデータの値に応じて、当該強誘電体キャパシタCの分極を反転させるか否かを制御することとなる。したがって、本実施形態によれば、センスアンプ120がデータを判定した判定結果に基づき、必要に応じて、当該データを再書き込みする前に強誘電体キャパシタCの分極を反転させることができるため、強誘電体キャパシタCのインプリントの発生を抑制することができるとともに、強誘電体メモリ装置100の消費電力を抑えることができる。
また、本実施形態によれば、負荷容量の大きいビット線BLやプレート線PLの駆動動作を低減させることができるため、インプリントの発生を抑制することができるとともに、強誘電体メモリ装置100の消費電力を抑えることができる。また、本実施形態によれば、負荷容量の大きいプレート線PLの駆動動作を低減させることができるため、強誘電体メモリ装置100のアクセス時間を大きく低減させることができる。
さらに、本実施形態によれば、反転制御回路200がビット線BLの電位を変化させるときは、センスアンプ120は当該ビット線BLから電気的に切り離されていることとなる。したがって、反転制御回路200がビット線BLの電位を変化させるとしても、センスアンプ120に入力される電位は変化しないため、センスアンプ120は、判定結果として一定の値を出力し続けることができる。したがって、本実施形態によれば、負荷容量の大きいセンスアンプ120の出力の電位を一定とすることができるため、強誘電体メモリ装置100の消費電力を抑えることができる。また、本実施形態によれば、センスアンプ120の出力の電位を一定とすることができるため、センスアンプ120の判定結果の読み出しマージンをきわめて大きくすることができ、誤作動の少ない強誘電体メモリ装置100を提供することができる。
図4は、本発明の電子機器の一例であるパーソナルコンピュータ1000の構成を示す斜視図である。図4において、パーソナルコンピュータ1000は、表示パネル1002と、キーボード1004を有する本体部1006とを備えて構成されている。当該パーソナルコンピュータ1000の本体部1004の記憶媒体、特に不揮発性メモリとして、本発明の記憶回路を備えた半導体装置が利用されている。
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
100・・・強誘電体メモリ装置、110・・・メモリセルブロック、120・・・センスアンプ、130・・・入出力回路、140・・・アドレスデコーダ、150・・・ワード線ドライバ、160・・・プレート線ドライバ、170・・・制御信号入力端子、180・・・メモリ、190・・・フラグ生成回路、200・・・反転制御回路、210・・・タイミング生成回路、220・・・パルス生成回路、230・・・AND回路、240・・・切換部、242・・・伝送ゲート、244・・・インバータ、250・・・切換部、252・・・伝送ゲート、254・・・インバータ、260・・・インバータ、BL・・・ビット線、C・・・強誘電体キャパシタ、P・・・パルス信号、PL・・・プレート線、S1・・・制御信号、S2・・・制御信号、SAcont・・・センスアンプ動作信号、SAout・・・センスアンプ出力信号、TR・・・トランジスタ、Vref・・・参照電圧、WL・・・ワード線
Claims (6)
- ワード線、ビット線、プレート線、MOSトランジスタ、及び強誘電体キャパシタより成るメモリセルを備えた強誘電体メモリ装置であって、
前記強誘電体キャパシタは前記プレート線及び前記MOSトランジスタのソースまたはドレインの一方に接続され、前記MOSトランジスタのソースまたはドレインの他方はビット線に接続され、
前記ビット線の電位に基づいて、前記強誘電体キャパシタに記憶されたデータを判定するセンスアンプと、
前記センスアンプが前記データを判定した判定結果に基づいて、前記ビット線の電位を変化させるか否かを制御することにより、前記強誘電体キャパシタの分極を反転させるか否かを制御する反転制御回路と
を備えたことを特徴とする強誘電体メモリ装置。 - 前記強誘電体キャパシタは、前記データとして“0”又は“1”を記憶しており、
前記センスアンプは、前記強誘電体キャパシタに記憶された前記データが“0”であるか“1”であるかを判定し、
前記反転制御回路は、前記センスアンプが前記データを“0”であると判定した場合、前記ビット線の電位を変化させることにより、前記強誘電体キャパシタの分極を反転させることを特徴とする請求項1に記載の強誘電体メモリ装置。 - 前記反転制御回路は、前記判定結果に基づいて、前記ビット線と前記センスアンプとを電気的に接続するか、切り離すかを切り換える切換部を有しており、前記ビット線と前記センスアンプとが切り離されているときに、前記ビット線の電位を変化させることを特徴とする請求項1に記載の強誘電体メモリ装置。
- 当該強誘電体メモリ装置の外部から制御信号を受け取る入力端子をさらに備え、
前記反転制御回路は、前記制御信号にさらに基づいて、前記強誘電体キャパシタの分極を反転させるか否かを制御することを特徴とする請求項1から3のいずれか1項に記載の強誘電体メモリ装置。 - 前記制御信号に基づいて、プレート線の電位を変化させるか否かを制御することを特徴とする、請求項4記載の強誘電体メモリ装置。
- 請求項1から5のいずれか1項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
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JP2004059711A JP2005251278A (ja) | 2004-03-03 | 2004-03-03 | 強誘電体メモリ装置及び電子機器 |
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2004
- 2004-03-03 JP JP2004059711A patent/JP2005251278A/ja active Pending
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US11908506B2 (en) | 2019-06-14 | 2024-02-20 | Micron Technology, Inc. | Memory cell biasing techniques |
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