JP4296398B2 - メモリ装置及び電子機器 - Google Patents

Description

本発明はメモリ装置及び電子機器に関し、特にセンスアンプ回路の面積が小さいメモリ装置及び当該メモリ装置を備えた電子機器に関する。

従来のメモリ装置として、“IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.35, NO.5, MAY 2002, A 3.3-V, 4-Mb Nonvolatile Ferroelectric RAM with Selectively Driven Double-Pulsed Plate Read/Write-Back Scheme"（非特許文献１）に開示されたものがある。同文献の図２に開示されたメモリ装置では、ビット線毎にｐ型トランジスタ及びｎ型トランジスタにより構成されたセンスアンプが設けられている。
"IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.35, NO.5, MAY 2002, A 3.3-V, 4-Mb Nonvolatile Ferroelectric RAM with Selectively Driven Double-Pulsed Plate Read/Write-Back Scheme"

しかし、上記文献に開示された従来のメモリ装置では、ビット線毎にセンスアンプ回路を設ける必要があったため、回路規模が大きくなるという問題が生じていた。特に上記文献に開示された従来のメモリ装置では、センスアンプ回路がｐ型トランジスタ及びｎ型トランジスタにより構成されているため、各ビット線の周辺にダブルウエルを設ける必要があったため、回路規模が莫大に大きくなっていた。

よって、本発明は、上記の課題を解決することのできるメモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するため、本発明の第１の形態によれば、一端及び他端を有する第１のビット線及び第２のビット線と、前記第１のビット線の前記一端と前記他端との間に電気的に接続され、所定のデータを保持する第１のキャパシタと、前記第２のビット線の前記一端と前記他端との間に電気的に接続され、所定のデータを保持する第２のキャパシタと、前記第１のビット線の電位を示す第１の検出信号を生成する第１の電位検出部と、前記第２のビット線の電位を示す第２の検出信号を生成する第２の電位検出部と、前記第１の検出信号又は前記第２の検出信号と、参照信号とを比較することにより、前記第１のキャパシタ又は前記第２のキャパシタに保持された前記所定のデータを判別するデータ判別部と、を備えたことを特徴とするメモリ装置を提供する。

上記構成により、ビット線の電位をセンスするセンス部と、センス部のセンス結果に基づいてキャパシタに保持されたデータを判別する判別部とをビット線毎に設ける必要がないため、センスアンプ回路の面積を低減させることができる。ひいては、小型かつ安価なメモリ装置を提供することができる。この場合、前記第１の電位検出部は、前記第１のビット線から前記第１のキャパシタに流れる電流値に基づいて、前記第１の検出信号を生成し、前記第２の電位検出部は、前記第２のビット線から前記第２のキャパシタに流れる電流値に基づいて、前記第２の検出信号を生成することが好ましい。

なお、「電気的に接続」とは、導体を介して直接的に接続されている場合、及びトランジスタ等の素子を介して間接的に接続されている場合の双方を含む。

また、当該メモリ装置は、一端及び他端を有する第３のビット線と、前記第３のビット線の前記一端と前記他端との間に電気的に接続され、所定のデータを保持する第１のダミーキャパシタと、前記第３のビット線の前記一端に電気的に接続され、前記第３のビット線の電位を示す第３の検出信号を生成する第３の電位検出部と、をさらに備え、前記データ判別部は、前記第３の電位検出部が前記第３のビット線から前記第１のダミーキャパシタに流れる電流値に基づいて生成した前記第３の検出信号を前記参照信号として、第１のキャパシタ又は前記第２のキャパシタに保持された前記所定のデータを判別することが好ましい。

当該メモリ装置は、一端及び他端を有する第４のビット線と、前記第４のビット線の前記一端と前記他端との間に電気的に接続され、所定のデータを保持する第２のダミーキャパシタと、前記第４のビット線の前記一端に電気的に接続され、前記第４のビット線の電位を示す第４の検出信号を生成する第４の電位検出部と、をさらに備え、前記データ判別部は、前記第３の検出信号を前記参照信号として、前記第１のキャパシタに保持された前記所定のデータを判別し、前記第４の電位検出部が前記第４のビット線から前記第２のダミーキャパシタに流れる電流値に基づいて生成した前記第４の検出信号を前記参照信号として、前記第２のキャパシタに保持された前記所定のデータを判別してもよい。

上記構成では、対となるビット線に参照信号を生成するためのダミーキャパシタを設ける構成であるため、センスアンプ回路に参照信号を生成する回路を設ける必要がないため、メモリ装置をさらに小型化することができる。

前記第１の電位検出部は、ゲートが前記第１のビット線に電気的に接続された第１のトランジスタを有しており、当該第１のトランジスタのソースとドレインとの間を流れる電流に基づいて前記第１の検出信号を生成し、前記第２の電位検出部は、ゲートが前記第２のビット線に電気的に接続された第２のトランジスタを有しており、当該第２のトランジスタのソースとドレインとの間を流れる電流に基づいて前記第２の検出信号を生成し、前記第３の電位検出部は、ゲートが前記第３のビット線に電気的に接続され、ソース又はドレインが前記第１のトランジスタの前記ソース又は前記ドレインに電気的に接続された第３のトランジスタを有しており、当該第３のトランジスタのソースとドレインとの間を流れる電流に基づいて前記第３の検出信号を生成し、前記第４の電位検出部は、ゲートが前記第４のビット線に電気的に接続され、ソース又はドレインが前記第２のトランジスタの前記ソース又は前記ドレインに電気的に接続された第４のトランジスタを有しており、当該第４のトランジスタのソースとドレインとの間を流れる電流に基づいて前記第４の検出信号を生成し、前記データ判別部は、前記第１のトランジスタの前記ドレイン又は前記ソースの電位に基づいて、前記第１のトランジスタ及び前記第３のトランジスタの前記ドレイン又は前記ソースに所定の電流を供給し、前記第２のトランジスタの前記ドレイン又は前記ソースの電位に基づいて、前記第２のトランジスタ及び前記第４のトランジスタの前記ドレイン又は前記ソースに所定の電流を供給する第１の定電流生成部を有しており、前記第３の検出信号に基づいて前記第１のキャパシタに保持された前記所定のデータを判別し、前記第４の検出信号に基づいて前記第２のキャパシタに保持された前記所定のデータを判別することが好ましい。

上記構成では、電位検出部をトランジスタで構成することができるため、センスアンプ回路の面積をさらに低減させることができる。

前記第１のビット線と前記第３のビット線は、前記第１のトランジスタ及び前記第３のトランジスタを挟んで対向して配置され、前記第２のビット線と前記第４のビット線は、前記第２のトランジスタ及び前記第４のトランジスタを挟んで対向して配置されるのが好ましい。

上記構成では、対となるビット線をオープンビット線構造としているため、ビット線及びトランジスタの配置面積を低減させることができる。

前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタは、同一の導電性を示すことが好ましい。

上記構成では、同じ導電性を有するトランジスタにより電位検出部を構成するため、トランジスタが形成される素子領域をダブルウエルとする必要がない。このため、素子領域を形成する面積を低減させることができるため、センスアンプ回路の面積をさらに低減させることができる。

当該メモリ装置は、前記第３のビット線の前記一端と前記他端との間に電気的に接続され、所定のデータを保持する第３のキャパシタと、前記第４のビット線の前記一端と前記他端との間に電気的に接続され、所定のデータを保持する第４のキャパシタと、前記第３のビット線の電位を示す第３の検出信号を生成する第３の電位検出部と、前記第４のビット線の電位を示す第４の検出信号を生成する第４の電位検出部と、をさらに備え、前記データ判別部は、前記第３の検出信号又は前記第４の検出信号と、前記参照信号とを比較することにより、前記第３のキャパシタ又は前記第４のキャパシタに保持された前記所定のデータを判別することが好ましい。

また、当該メモリ装置は、前記第１のビット線の前記一端と前記他端との間に電気的に接続され、所定のデータを保持する第３のダミーキャパシタと、前記第２のビット線の前記一端と前記他端との間に電気的に接続され、所定のデータを保持する第４のダミーキャパシタと、をさらに備え、前記データ判別部は、前記第１の電位検出部が前記第１のビット線から前記第３のダミーキャパシタに流れる電流値に基づいて生成した前記第１の検出信号を前記参照信号として、前記第３のキャパシタに保持された前記所定のデータを判別し、前記第２の電位検出部が前記第２のビット線から前記第４のダミーキャパシタに流れる電流値に基づいて生成した前記第２の検出信号を前記参照信号として、前記第４のキャパシタに保持された前記所定のデータを判別することが好ましい。

またｍ前記データ判別部は、前記第３のトランジスタの前記ドレイン又は前記ソースの電位に基づいて、前記第１のトランジスタ及び前記第３のトランジスタの前記ドレイン又は前記ソースに所定の電流を供給し、前記第４のトランジスタの前記ドレイン又は前記ソースの電位に基づいて、前記第２のトランジスタ及び前記第４のトランジスタの前記ドレイン又は前記ソースに所定の電流を供給する第２の定電流生成部と、前記第１の電位検出部及び前記第２の電位検出部、並びに前記第３の電位検出部及び前記第４の電位検出部を、前記第１の定電流生成部及び前記第２の定電流生成部のいずれに電気的に接続するかを切り換える切換部と、をさらに有しており、前記第３の検出信号に基づいて前記第１のキャパシタに保持された前記所定のデータを判別し、前記第４の検出信号に基づいて前記第２のキャパシタに保持された前記所定のデータを判別することが好ましい。

上記構成では、対となるビット線のそれぞれにデータを保持するキャパシタと、参照用のダミーキャパシタとを設ける構成となるため、メモリ装置１００の面積をさらに低減させることができる。

本発明の第２の形態によれば、上記メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係るメモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ，ＰＤＡ、電子手帳、ＩＣカード等、不揮発性の記憶装置を必要とするあらゆる装置が含まれる。

以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の第１の実施形態に係るメモリ装置１００の回路構成図である。メモリ装置１００は、第１のキャパシタアレイ１１０及び第２のキャパシタアレイ１１２と、第１のビット線制御部１２０及び第２のビット線制御部１２２と、第１のワード線制御部１３０及び第２のワード線制御部１３２と、センスアンプ回路１４０とを備えて構成される。

キャパシタアレイ１１０は、アレイ状に配置された、所定のデータを保持する複数のキャパシタＣを有して構成される。それぞれのキャパシタＣには、ビット線ＢＬ及びワード線ＷＬが電気的に接続されており、ビット線ＢＬ及びワード線ＷＬの電位を変化させることにより、所定のキャパシタＣに対して所定のデータを書き込み、又は所定のキャパシタＣに書き込まれた所定のデータを読み出す。本実施形態においてメモリ装置１００は強誘電体メモリであって、キャパシタＣは、一方の電極がビット線ＢＬにより構成され、他方の電極がワード線により構成される、いわゆるクロスポイント型の構造を有する。

また、本実施形態においてキャパシタＣは、ビット線ＢＬ及びワード線ＷＬの電位差に応じて、データ「０」又は「１」を保持する強誘電体キャパシタである。また、キャパシタアレイ１１０は、各ビット線ＢＬに電気的に接続されたダミーキャパシタＤ０及びＤ１を有する。ダミーキャパシタＤ０及びＤ１は、それぞれデータ「１」又はデータ「０」が書き込まれたキャパシタであり、他のビット線ＢＬに電気的に接続されたキャパシタＣに保持されたデータを判別するために参照される。本実施形態でキャパシタＣは、２値のデータ、すなわち、データ「０」及び「１」を保持するキャパシタであるが、キャパシタＣが３値以上のデータを保持するキャパシタである場合には、当該３値以上のデータを保持したダミーキャパシタを各ビット線ＢＬに電気的に接続してもよい。

また、本実施形態において第１のキャパシタアレイ１１０は、センスアンプ回路１４０を挟んで第２のキャパシタアレイ１１２と対向するように配置されており、第１のキャパシタアレイ１１０に設けられたキャパシタＣに電気的に接続されるビット線ＢＬと、第２のキャパシタアレイ１１２に設けられたキャパシタＣに電気的に接続されるビット線ＢＬは、いわゆるオープンビット線構造を有するように配置される。

ビット線制御部１２０は、各ビット線ＢＬの電位を制御する。本実施形態においてビット線制御部１２０は、各ビット線ＢＬが、１／４ＶＤＤ、１／２ＶＤＤ、３／４ＶＤＤ、若しくはＶＤＤ、又は浮遊状態になるように制御する。また、ワード線制御部１３０は、各ワード線ＷＬの電位を制御する。本実施形態においてワード線制御部１３０は、各ワード線の電位が、１／４ＶＤＤ、１／２ＶＤＤ、３／４ＶＤＤ、又はＶＤＤになるように制御する。

センスアンプ回路１４０は、ビット線ＢＬの電位をセンシングするセンス部１５０と、センス部１５０がセンシングしたビット線ＢＬの電位に基づいて、当該ビット線ＢＬに電気的に接続されたキャパシタＣに保持されたデータを判別するデータ判別部１６０とを有して構成される。

センス部１５０とデータ判別部１６０とは、データ線ＤＬ又は参照線ＲＬにより電気的に接続されている。本実施形態においてメモリ装置１００は、第１のキャパシタアレイ１１０及び第２のキャパシタアレイ１１２がセンスアンプ回路１４０を挟んで設けられた、いわゆるオープンビット線構造を有しており、第１のキャパシタアレイ１１０に設けられたキャパシタＣに書き込まれたデータを読み出す場合には、第１のキャパシタアレイ１１０とデータ判別部１６０とを電気的に接続する経路がデータ線ＤＬとなり、第２のキャパシタアレイ１１２とデータ判別部１６０とを電気的に接続する経路が参照線ＲＬとなる。

センス部１５０は、電位検出部の一例である複数の検出トランジスタＤＴと、切換部の一例である第３の選択トランジスタＳＴ３とを有して構成される。検出トランジスタＤＴは、ビット線ＢＬの電位を検出し、当該電位を示す検出信号を生成する。当該検出信号は、ビット線ＢＬの電位を電流値により示す信号であってもよく、また、ビット線ＢＬの電位を電圧値により示す信号であってもよい。

本実施形態において検出トランジスタＤＴは、ゲートがビット線ＢＬに電気的に接続されており、ソース又はドレインがデータ判別部１６０に電気的に接続されており、ドレイン又はソースが、他の検出トランジスタのドレイン又はソース、及び第３の選択トランジスタＳＴ３のソース又はドレインに電気的に接続された電界効果型トランジスタである。そして、ビット線ＢＬの電位、すなわち、ゲートの電位に応じて当該検出トランジスタＤＴを流れる電流量及び／又はデータ線ＤＬの電位を変化させることにより、ビット線ＢＬの電位を示す検出信号を生成する。

また、複数の検出トランジスタＤＴは、同一の導電型を有することが望ましい。本実施形態において検出トランジスタＤＴは、すべてｎ型の導電型を有する電界効果型トランジスタである。

第３の選択トランジスタＳＴ３は、ソース又はドレインが各検出トランジスタＤＴのドレイン又はソースに電気的に接続されており、ドレイン又はソースが接地されている。第３の選択トランジスタＳＴ３は、ゲートに印加された電圧に基づいて、第３の選択トランジスタＳＴ３を導通させるか否か、すなわち、各検出トランジスタＤＴのドレイン又はソースを接地するか否かを選択する。また、第３の選択トランジスタＳＴ３は、当該第３の選択トランジスタＳＴ３が導通状態にある場合に所定の電気抵抗を有するように構成されてもよい。

データ判別部１６０は、第１の定電流源１６２及び第２の定電流源１６４と、切換部の一例である第１の選択トランジスタＳＴ１及び第２の選択トランジスタＳＴ２と、比較部１６６とを有して構成される。

第１の定電流源１６２は、第１のキャパシタアレイ１１０に設けられたキャパシタＣに電気的に接続されるビット線ＢＬの電位を示す検出信号に基づいて、データ線ＤＬ及び参照線ＲＬに供給する電流を制御可能に構成されている。本実施形態において第１の定電流源１６２は、データ線ＤＬの電位、すなわち、検出信号に基づいて、データ線ＤＬ及び参照線ＲＬに流れる電流を制御する第１の電流トランジスタＣＴ１及び第２の電流トランジスタＣＴ２を有して構成される。具体的には、第１の電流トランジスタＣＴ１は、ゲートがデータ線ＤＬに電気的に接続され、ソース又はドレインが所定の電源（ＶＤＤ）に電気的に接続され、ドレイン又はソースがデータ線ＤＬに電気的に接続されており、データ線ＤＬの電位に基づいて、第１の電流トランジスタＣＴ１を流れる電流を制御する。また、第２の電流トランジスタＣＴ２は、ゲートがデータ線ＤＬに電気的に接続され、ソース又はドレインが所定の電源（ＶＤＤ）に電気的に接続され、ドレイン又はソースが参照線ＲＬに電気的に接続されており、データ線ＤＬの電位に基づいて、第２のトランジスタＣＴ２を流れる電流を制御する。

第１の選択トランジスタＳＴ１及び第２の選択トランジスタＳＴ２は、第１の定電流源１６２及び第２の定電流源１６４のいずれからデータ線ＤＬ及び参照線ＲＬに電流を供給するかを切り換える。すなわち、キャパシタＣに保持されたデータを読み出す場合において、第１の選択トランジスタＳＴ１が導通状態にある場合には、第２の選択トランジスタＳＴ２は非導通状態となり、第１の選択トランジスタＳＴ１が非導通状態にある場合には、第２の選択トランジスタＳＴ２は、導通状態となるように構成される。

第２の定電流源１６４は、第２のキャパシタアレイ１１２に設けられたキャパシタＣに電気的に接続されるビット線ＢＬの電位を示す検出信号に基づいて、データ線ＤＬ及び参照線ＲＬに供給する電流を制御可能に構成されている。本実施形態において第２の定電流源１６４は、第１の定電流源１６２と同様の構成を有しており、第２のキャパシタアレイ１１２に設けられたキャパシタＣに書き込まれたデータを読み出す場合におけるデータ線ＤＬの電位、すなわち、検出信号に基づいて、データ線ＤＬ及び参照線ＲＬに流れる電流を制御する第３の電流トランジスタＣＴ３及び第４の電流トランジスタＣＴ４を有して構成される。

図２は、メモリ装置１００の読み出し動作及び書き込み動作のタイミングチャートである。図２において、「選択」とは、ダミーキャパシタＤ０及びＤ１を含む、データの読み出し／書き込みを行うキャパシタＣが接続されていることを示し、「非選択」とは、データの読み出し／書き込みを行わないキャパシタＣが接続されていることを示す。図１及び図２を参照して、メモリ装置１００が、第２のキャパシタアレイ１１２に設けられたダミーキャパシタＤ１に書き込まれたデータに基づいて、第１のキャパシタアレイ１１０に設けられたキャパシタＣに書き込まれたデータを読み出すサイクルにおける動作、及びキャパシタＣにデータを（再度）書き込むサイクルにおける動作について説明する。

第２のキャパシタアレイ１１２に設けられたダミーキャパシタＤ０又はＤ１に書き込まれたデータに基づいて、第１のキャパシタアレイに設けられたキャパシタＣに書き込まれたデータを読み出すべく、第１の定電流源１６２により生成された電流がデータ線ＤＬ及び参照線ＲＬに供給されるよう、読み出しサイクルにおいてＢＬＫ１をロウレベル（０Ｖ）とし、ＢＬＫ２をハイレベル（ＶＤＤ）とする。

次に、第１のビット線制御部１２０が、選択ビット線ＢＬの電位を１／４ＶＤＤにプリチャージした後、選択ビット線ＢＬを浮遊状態にする。選択ビット線ＢＬが浮遊状態になった後、第１のワード線制御部１３０は、選択ワード線ＷＬの電位をＶＤＤにチャージする。これにより、選択ビット線ＢＬと選択ワード線ＷＬとの間、すなわち、選択キャパシタＣの一方の電極と他方の電極との間に所定の電位差が設けられる。そして、選択キャパシタＣに保持されたデータに基づいて、浮遊状態にある選択ビット線ＢＬから選択キャパシタＣに電流が流れるため、当該電流の電流量、すなわち、選択キャパシタＣに保持されていたデータに基づいて選択ビット線ＢＬの電位が変化する。

選択キャパシタＣに保持されたデータが「１」である場合には、選択キャパシタＣに対応する選択ワード線ＷＬの電位がＶＤＤにチャージされた場合に、選択キャパシタＣのデータは「１」から「０」に反転するため、選択キャパシタＣに保持されたデータが「０」である場合に比べて、選択ビット線ＢＬから選択キャパシタＣに多くの電流が流れる。このため、選択ダミーキャパシタＤ１が接続された選択ビット線ＢＬの電位は、選択ダミーキャパシタが選択ダミーキャパシタＤ０である場合に比べて低くなる。

一方、同様に、第２のビット線制御部１２２が、読み出し動作に用いる選択ダミーキャパシタＤ１が電気的に接続された選択ビット線ＢＬの電位を１／４ＶＤＤにプリチャージした後、選択ビット線ＢＬを浮遊状態にする。選択ビット線ＢＬが浮遊状態になった後、第２のワード線制御部１３２は、選択ダミーキャパシタＤ１が電気的に接続されたワード線ＷＬである選択ワード線ＷＬの電位をＶＤＤにチャージする。これにより、選択ビット線ＢＬと選択ワード線ＷＬとの間、すなわち、選択ダミーキャパシタＤ１の一方の電極と他方の電極との間に所定の電位差が設けられる。そして、選択ダミーキャパシタＤ１に保持されたデータに基づいて、浮遊状態にある選択ビット線ＢＬからダミーキャパシタＤ１に電流が流れるため、当該電流の電流量、すなわち、選択ダミーキャパシタＤ１に保持されていたデータに基づいて選択ビット線ＢＬの電位が変化する。

そして、選択キャパシタＣが接続された選択ビット線ＢＬと、選択ダミーキャパシタＤ１が接続された選択ビット線ＢＬの電位の変化に基づいて、データ線ＤＬ及び参照線ＲＬを流れる電流量が変化する。具体的には、選択ダミーキャパシタＤ１にはデータ「１」が書き込まれているため、選択ダミーキャパシタＤ１に対応する選択ワード線ＷＬの電位がＶＤＤにチャージされた場合に、選択ダミーキャパシタＤ１のデータは「１」から「０」に反転するため、選択ダミーキャパシタがダミーキャパシタＤ０である場合に選択ビット線ＢＬから選択ダミーキャパシタＤ０に流れ込む電流と比べて、選択ビット線ＢＬから選択ダミーキャパシタＤ１に多くの電流が流れ込む。このため、選択ダミーキャパシタＤ１が接続された選択ビット線ＢＬの電位は、選択ダミーキャパシタが選択ダミーキャパシタＤ０である場合に比べて低くなる。

すなわち、選択キャパシタＣに保持されたデータが「１」である場合には、選択キャパシタＣに対応する検出トランジスタＤＴのゲート電圧と、選択ダミーキャパシタＤ１に対応する検出トランジスタＤＴのゲート電圧が略等しくなる。したがって、データ線ＤＬと参照線ＲＬを流れる電流も略等しくなる。

一方、選択キャパシタＣに保持されたデータが「０」である場合には、選択キャパシタＣに対応する検出トランジスタＤＴのゲート電圧は、選択ダミーキャパシタＤ１に対応する検出トランジスタＤＴのゲート電圧よりも高くなる。したがって、データ線ＤＬを流れる電流は、参照線ＲＬを流れる電流よりも多くなる。

すなわち、選択キャパシタＣに保持されたデータが「１」である場合と「０」である場合とで参照線ＲＬの電位（Ｖｏｕｔ）が変化することとなる。このため、比較部１６６が、参照線ＲＬの電位（Ｖｏｕｔ）と、選択キャパシタＣに保持されたデータが「１」である場合の参照線ＲＬの電位と「１」である場合の参照線ＲＬの電位との間の電位である参照電圧Ｖｒｅｆとを比較することにより、選択キャパシタＣに保持されたデータを判別することができる。

一方、読み出しサイクルにおいて、第１のビット線制御部１２０及び第２のビット線制御部１２２は、非選択ビット線ＢＬに１／２ＶＤＤを供給する。また、第１のワード線制御部１３０及び第２のワード線制御部１３２は、非選択ワード線ＷＬに１／２ＶＤＤ又は３／４ＶＤＤ、すなわち、非選択キャパシタＣを構成する強誘電体の分極、及び非選択ビット線ＢＬの電位がほとんど変化しない電圧を供給する。したがって、非選択ビット線ＢＬによってデータ線ＤＬ及び参照線ＲＬの電位はほとんど変化しない。

次に、データが読み出された選択キャパシタＣ及びダミーキャパシタＤ１に、再度データを書き込む書き込みサイクルにおけるメモリ装置１００の動作について説明する。

まず、第１のワード線制御部１３０及び第２のワード線制御部１３２が、選択ワード線ＷＬを１／４ＶＤＤにチャージする。選択ワード線ＷＬが１／４ＶＤＤにチャージされた後、第１のビット線制御部１２０及び第２のビット線制御部１２２が、選択ビット線ＢＬをＶＤＤにチャージする。これにより、選択ビット線ＢＬと選択ワード線ＷＬとの間、すなわち、選択キャパシタＣの一方の電極と他方の電極との間に所定の電位差（読み出しサイクルとは反対方向の電位差）が設けられ、選択キャパシタＣ及びダミーキャパシタＤ１にデータが書き込まれる。一方、書き込みサイクルにおいて、第１のビット線制御部１２０及び第２のビット線制御部１２２は、非選択ビット線ＢＬに１／２ＶＤＤを供給する。また、第１のワード線制御部１３０及び第２のワード線制御部１３２は、非選択ワード線ＷＬに１／２ＶＤＤ又は３／４ＶＤＤ、すなわち、非選択キャパシタＣを構成する強誘電体の分極がほとんど変化しない電圧を供給するため、非選択キャパシタＣにはデータは書き込まれない。

図３は、本発明の第２の実施形態に係るパーソナルコンピュータ１０００の構成を示す斜視図である。図３において、パーソナルコンピュータ１０００は、表示パネル１００１と、キーボード１００２を備えた本体部１００４と、から構成されている。当該パーソナルコンピュータ１０００の本体部１００４の記憶媒体として、特に不揮発メモリとして、本発明のセンスアンプ回路を備えたメモリ装置が利用されている。

コンピュータ装置に限らず本発明に係るメモリ装置は、従来品に比べても低消費電力であり回路の小型化に適しているため、携帯用途を中心とするあらゆる電子機器の記憶装置として好適である。

上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の第１の実施形態に係るメモリ装置１００の回路構成図である。 メモリ装置１００の読み出し動作及び書き込み動作のタイミングチャートである。 本発明の第２の実施形態に係るパーソナルコンピュータ１０００の構成を示す斜視図である。

符号の説明

１００・・・メモリ装置、１１０・・・第１のキャパシタアレイ、１１２・・・第２のキャパシタアレイ、１２０・・・第１のビット線制御部、１２２・・・第２のビット線制御部、１３０・・・第１のワード線制御部、１３２・・・第２のワード線制御部、１４０・・・センスアンプ回路、１５０・・・センス部、１６０・・・データ判別部、１６２・・・第１の定電流源、１６４・・・第２の定電流源、１６６・・・比較部、１０００・・・パーソナルコンピュータ、１００１・・・表示パネル、１００２・・・キーボード、１００４・・・本体部、ＢＬ・・・ビット線、Ｃ・・・キャパシタ、ＣＴ・・・電流トランジスタ、Ｄ０、Ｄ１・・・ダミーキャパシタ、ＤＬ・・・データ線、ＤＴ・・・検出トランジスタ、ＲＬ・・・参照線、ＳＴ・・・選択トランジスタ、Ｖｒｅｆ・・・参照電圧、ＷＬ・・・ワード線、

Claims (6)

1. 複数のワード線と、
   一端及び他端を有する第１から第４のビット線と、
   一方の電極が前記第１のビット線の前記一端と前記他端との間に電気的に接続されるとともに他方の電極が前記複数のワード線のいずれかに電気的に接続され、所定のデータを保持する第１のキャパシタと、
   一方の電極が前記第２のビット線の前記一端と前記他端との間に電気的に接続されるとともに他方の電極が前記複数のワード線のいずれかに電気的に接続され、所定のデータを保持する第２のキャパシタと、
   一方の電極が前記第３のビット線の前記一端と前記他端との間に電気的に接続されるとともに他方の電極が前記複数のワード線のいずれかに電気的に接続され、所定のデータを保持する第１のダミーキャパシタと、
   一方の電極が前記第４のビット線の前記一端と前記他端との間に電気的に接続されるとともに他方の電極が前記複数のワード線のいずれかに電気的に接続され、所定のデータを保持する第２のダミーキャパシタと、
   前記第１のビット線の電位を示す第１の検出信号を生成する第１の電位検出部と、
   前記第２のビット線の電位を示す第２の検出信号を生成する第２の電位検出部と、
   前記第３のビット線の前記一端に電気的に接続され、前記第３のビット線の電位を示す第３の検出信号を生成する第３の電位検出部と、
   前記第４のビット線の前記一端に電気的に接続され、前記第４のビット線の電位を示す第４の検出信号を生成する第４の電位検出部と、
   前記第１のキャパシタ又は前記第２のキャパシタに保持された前記所定のデータを判別するデータ判別部と、
   を備え、
   前記第１の電位検出部は、前記第１のビット線から前記第１のキャパシタに流れる電流値に基づいて、前記第１の検出信号を生成し、
   前記第２の電位検出部は、前記第２のビット線から前記第２のキャパシタに流れる電流値に基づいて、前記第２の検出信号を生成し、
   前記データ判別部は、
   前記第３の電位検出部が前記第３のビット線から前記第１のダミーキャパシタに流れる電流値に基づいて生成した前記第３の検出信号と、前記第１の検出信号とに基づいて、前記第１のキャパシタに保持された前記所定のデータを判別し、
   前記第４の電位検出部が前記第４のビット線から前記第２のダミーキャパシタに流れる電流値に基づいて生成した前記第４の検出信号と、前記第２の検出信号とに基づいて、前記第２のキャパシタに保持された前記所定のデータを判別し、
   さらに、
   前記第１の電位検出部は、ゲートが前記第１のビット線に電気的に接続された第１のトランジスタを有しており、当該第１のトランジスタのソースとドレインとの間を流れる電流に基づいて前記第１の検出信号を生成し、
   前記第２の電位検出部は、ゲートが前記第２のビット線に電気的に接続された第２のトランジスタを有しており、当該第２のトランジスタのソースとドレインとの間を流れる電流に基づいて前記第２の検出信号を生成し、
   前記第３の電位検出部は、ゲートが前記第３のビット線に電気的に接続され、ソース又はドレインが前記第１のトランジスタの前記ソース又は前記ドレインに電気的に接続された第３のトランジスタを有しており、当該第３のトランジスタのソースとドレインとの間を流れる電流に基づいて前記第３の検出信号を生成し、
   前記第４の電位検出部は、ゲートが前記第４のビット線に電気的に接続され、ソース又はドレインが前記第２のトランジスタの前記ソース又は前記ドレインに電気的に接続された第４のトランジスタを有しており、当該第４のトランジスタのソースとドレインとの間を流れる電流に基づいて前記第４の検出信号を生成し、
   前記データ判別部は、
   前記第１のトランジスタの前記ドレイン又は前記ソースの電位に基づいて、前記第１のトランジスタ及び前記第３のトランジスタの前記ドレイン又は前記ソースに所定の電流を供給し、前記第２のトランジスタの前記ドレイン又は前記ソースの電位に基づいて、前記第２のトランジスタ及び前記第４のトランジスタの前記ドレイン又は前記ソースに所定の電流を供給する第１の定電流生成部を有する
   ことを特徴とするメモリ装置。
2. 前記第１のビット線と前記第３のビット線は、前記第１のトランジスタ及び前記第３のトランジスタを挟んで対向して配置され、
   前記第２のビット線と前記第４のビット線は、前記第２のトランジスタ及び前記第４のトランジスタを挟んで対向して配置された
   ことを特徴とする請求項１に記載のメモリ装置。
3. 前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタは、同一の導電性を示す
   ことを特徴とする請求項１に記載のメモリ装置。
4. 一方の電極が前記第３のビット線の前記一端と前記他端との間に電気的に接続されるとともに他方の電極が前記複数のワード線のいずれかに電気的に接続され、所定のデータを保持する第３のキャパシタと、
   一方の電極が前記第４のビット線の前記一端と前記他端との間に電気的に接続されるとともに他方の電極が前記複数のワード線のいずれかに電気的に接続され、所定のデータを保持する第４のキャパシタと、
   一方の電極が前記第１のビット線の前記一端と前記他端との間に電気的に接続されるとともに他方の電極が前記複数のワード線のいずれかに電気的に接続され、所定のデータを保持する第３のダミーキャパシタと、
   一方の電極が前記第２のビット線の前記一端と前記他端との間に電気的に接続されるとともに他方の電極が前記複数のワード線のいずれかに電気的に接続され、所定のデータを保持する第４のダミーキャパシタと、
   をさらに備え、
   前記第３の電位検出部は、前記第３のビット線から前記第３のキャパシタに流れる電流値に基づいて、前記第３の検出信号を生成し、
   前記第４の電位検出部は、前記第４のビット線から前記第４のキャパシタに流れる電流値に基づいて、前記第４の検出信号を生成し、
   前記データ判別部は、
   前記第１の電位検出部が前記第１のビット線から前記第３のダミーキャパシタに流れる電流値に基づいて生成した前記第１の検出信号と、前記第３の検出信号とに基づいて、前記第３のキャパシタに保持された前記所定のデータを判別し、
   前記第２の電位検出部が前記第２のビット線から前記第４のダミーキャパシタに流れる電流値に基づいて生成した前記第２の検出信号と、前記第４の検出信号とに基づいて、前記第４のキャパシタに保持された前記所定のデータを判別する
   ことを特徴とする請求項１に記載のメモリ装置。
5. 前記データ判別部は、
   前記第３のトランジスタの前記ドレイン又は前記ソースの電位に基づいて、前記第１のトランジスタ及び前記第３のトランジスタの前記ドレイン又は前記ソースに所定の電流を供給し、前記第４のトランジスタの前記ドレイン又は前記ソースの電位に基づいて、前記第２のトランジスタ及び前記第４のトランジスタの前記ドレイン又は前記ソースに所定の電流を供給する第２の定電流生成部と、
   前記第１の電位検出部及び前記第２の電位検出部、並びに前記第３の電位検出部及び前記第４の電位検出部を、前記第１の定電流生成部及び前記第２の定電流生成部のいずれに電気的に接続するかを切り換える切換部と、
   をさらに有する
   ことを特徴とする請求項４に記載のメモリ装置。
6. 請求項１から５のいずれか１項に記載のメモリ装置を備えたことを特徴とする電子機器。