JPH10162588A

JPH10162588A - 強誘電体メモリおよびその制御方法並びに強誘電体メモリシステム

Info

Publication number: JPH10162588A
Application number: JP8316243A
Authority: JP
Inventors: Shinji Saito; 藤伸二斎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-11-27
Filing date: 1996-11-27
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】強誘電体メモリの保持特性の劣化を解消し、
メモリセルの分極量を初期の状態に戻すことのできる強
誘電体メモリおよびその制御方法ならびに強誘電体メモ
リシステムを提供することを目的とする。【解決手段】強誘電体メモリのデータが格納されてい
る全てのメモリセルに、その分極方向とは逆方向の電界
を一旦印加して、その飽和分極量を初期の値に回復させ
る。このようにして、飽和分極量が回復されたメモリセ
ルには、再びもとのデータが書き込まれる。このような
回復操作は、メモリに電源が接続された毎に行うことが
でき、または、タイマにより管理しても良い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリお
よびその制御方法並びに強誘電体メモリシステムに関す
る。より具体的には、メモリの保持特性を大幅に改善す
ることのできる、強誘電体メモリおよびその制御方法並
びに強誘電体メモリシステムに関する。

【０００２】なお、ここで言うメモリの保持特性とは、
強誘電体で一般的に知られている残留分極量の減少（ヒ
ステリシスの狭小化）とヒステリシス特性の右（＋側）
または左（−側）へのシフトによる見かけ上の残留分極
量の減少（一般的にインプリントと呼ばれる）をさす。

【０００３】

【従来の技術】強誘電体メモリは、半導体ＲＡＭ（ラン
ダム・アクセス・メモリ）の様にデータの書き込み速度
が速く、しかも不揮発性メモリの様にデータを半永久的
に保持できる点で、これら両者の利点を兼ね備えたメモ
リである。そして、このような利点を生かして、クレジ
ット・カードや各種の証明などの用途で用いられるＩＣ
カードへの応用が注目されている。データを蓄積できる
メモリとしては、他にも例えば、フラッシュ・メモリや
Ｅ²ＰＲＯＭなどが挙げられる。しかし、ＩＣカードで
は、データを一部分のみ書き換える必要があるので、一
括消去型のフラッシュ・メモリは適さない。また、Ｅ²
ＰＲＯＭは、高価であり消費電力が大きく、書き換え速
度も遅いために、ＩＣカード、特に無線カードには適さ
ない。一方、強誘電体メモリでは、部分的な書き換えが
可能であり、さらに消費電力が低く、書き換え速度も速
いという特徴を有するために、ＩＣカードのキー・コン
ポーネントとして期待されている。

【０００４】このような強誘電体メモリは、強誘電体の
分極特性を利用してデータを保持する。図５は、このよ
うな強誘電体の分極特性を表すグラフである。同図に示
したように、強誘電体の分極量は電界に対してヒステリ
シス特性を示す。同図中の矢印は、電界の印加に伴う分
極量の変化の経路を示す。

【０００５】例えば、強誘電体に正の電界を印加する
と、同図の矢印Ａの方向に変化し、飽和分極量＋Ｐｓに
到達する。次に、電界を遮断すると同図の矢印Ｂの方向
に変化し、電界がゼロの状態で、＋Ｐｒの残留分極量を
保持する。さらに、負の電界を印加すると、矢印Ｃの方
向に変化し、飽和分極量−Ｐｓの状態に到達する。そし
て、電界を遮断すると、矢印Ｄの方向に沿って変化し、
電界がゼロの状態で、−Ｐｒの残留分極量を保持する。

【０００６】図６は、このような強誘電体を用いたメモ
リセルの回路の概略構成を表す回路図である。ここで
は、強誘電体メモリセルの一例として、２トランジスタ
・２強誘電体膜により構成された相補型の構成を示し
た。すなわち、メモリセル１００は、強誘電体膜１Ａ、
１Ｂと、トランジスタ２Ａ、２Ｂとにより構成されてい
る。強誘電体膜１Ａ、１Ｂの一端は、それぞれトランジ
スタ２Ａ、２Ｂのドレインに接続され、他端はプレート
線Ｐに接続されている。トランジスタ２Ａ、２Ｂのゲー
トには、ワード線Ｗが接続されている。また、トランジ
スタ２Ａのソースにはビット線Ｂ１が接続され、トラン
ジスタ２Ｂのソースにはビット線Ｂ２が接続されてい
る。なお、ビット線Ｂ２は、反転ビット線である。

【０００７】次に、このような相補型の強誘電体メモリ
セルに、データを書き込む手続を説明する。

【０００８】図７（ａ）は、”０”データの書き込みに
際して、各配線に印加する電圧のタイミングを表したタ
イミング図である。また、図７（ｂ）は、それぞれのタ
イミングに対応して各強誘電体膜に印加される電界と、
その結果得られる分極量を示した表である。なお、強誘
電体膜に印加される電界の方向として、トランジスタの
ドレインが負極で、プレート線が正極となる場合の電界
を正方向とした。

【０００９】まず、図７（ａ）に示したように、ワード
線Ｗに電圧＋Ｖｗを印加してトランジスタ２Ａ、２Ｂの
ゲートをオンにする。この電圧Ｖｗは、通常は、電源電
圧Ｖｃｃの１．５倍程度であることが多い。すなわち、
Ｖｃｃが５ボルトの場合は、Ｖｗは、約７．５ボルトで
ある。

【００１０】次に、ビット線Ｂ１に電圧＋Ｖｃｃを印加
して状態αとする。この状態αでは、プレート線Ｐと反
転ビット線Ｂ２の間の電圧はゼロである。従って、強誘
電体膜１Ａには、負の電界−Ｅ₀が印加される。この時
の強誘電体膜１Ａの分極量は、−Ｐｓに等しい。一方、
この状態αでは、強誘電体膜１Ｂには電界は印加され
ず、その分極量は、それ以前の状態を保持している。す
なわち、強誘電体膜１Ｂの分極量は、−Ｐｒまたは＋Ｐ
ｒのいずれかである。

【００１１】次に、プレート線Ｐに電圧＋Ｖｃｃを印加
して状態βとする。この状態βでは、ビット線Ｂ１には
＋Ｖｃｃが印加されたままであり、反転ビット線Ｂ２
は、０Ｖのままである。従って、強誘電体膜１Ａの両端
は、いずれも＋Ｖｃｃの電圧が印加され、電界はゼロと
なる。従って、その分極量は、図５に示したヒステリシ
ス曲線の矢印Ａに沿って変化し、残留分極量である−Ｐ
ｒとなる。一方、強誘電体膜１Ｂについてみると、この
状態βでは、ドレイン側の電圧はゼロで、プレート線Ｐ
側の電圧は＋Ｖｃｃである。すなわち、強誘電体膜１Ｂ
には、正電界＋Ｅ₀が印加される。従って、強誘電体膜
１Ｂの分極量は、図５のヒステリシス曲線上の飽和分極
量＋Ｐｓとなる。

【００１２】次に、プレート線Ｐの電圧をゼロにして状
態γとする。この状態γにおいても、ビット線Ｂ１には
＋Ｖｃｃが印加されたままであり、反転ビット線Ｂ２
は、０Ｖである。従って、強誘電体膜１Ａには電界−Ｅ
ｏが印加され、その分極量は飽和分極量−Ｐｓとなる。
一方、強誘電体膜１Ｂに印加される電界は、ゼロとな
る。従って、その分極量は、図５の矢印Ｂに沿ってヒス
テリシス曲線上を変化し、残留分極量＋Ｐｒとなる。

【００１３】そして、最後に、図７（ａ）に示したよう
にワード線Ｗの電圧をゼロにして、トランジスタ２Ａ、
２Ｂのゲートをオフにすることにより、書き込みを終了
する。この終了時の状態δでは、強誘電体膜１Ａ、１Ｂ
ともにビット線から切り離されるために印加される電界
はゼロになる。従って、強誘電体膜１Ａの分極量は残留
分極量−Ｐｒとなり、強誘電体膜１Ｂの分極量は残留分
極量＋Ｐｒとなる。

【００１４】このようにして、例えば、強誘電体膜の残
留分極量が−Ｐｒの時を「０」で、＋Ｐｒの時を「１」
とすると、前述の書き込み手続により、強誘電体膜１Ａ
には「０」が書き込まれ、強誘電体膜１Ｂには、「１」
が書き込まれたこととなる。したがって相補型メモリセ
ル１００全体としては、「０」が書き込まれたこととな
る。

【００１５】

【発明が解決しようとする課題】しかし、以上に説明し
た強誘電体メモリにおいては、強誘電体の属性として、
データを書き込んだまま放置すると徐々に分極量が減っ
てくるという問題がある。これは、強誘電体の残留分極
量が時間の経過とともに低下することに起因する。この
ような残留分極量の低下は、一般に「保持特性の劣化」
と称される。このような劣化が生ずると、データとして
強誘電体膜に書き込まれた分極量が時間とともに減少す
る。そして、読み出しに必要な分極量以下に低下する
と、メモリとして機能することができなくなる。

【００１６】メモリがこのような動作不良を生ずるの
は、データを書いた後に長時間メモリにアクセスしない
で放置した場合である。このような場合について、強誘
電体メモリの主要な応用製品のひとつであるＩＣカード
を例に挙げて、以下に説明する。

【００１７】ＩＣカードを例えば銀行口座のキャッシュ
・カードやクレジット・カードとして使用するような場
合には、カードを使う時にメモリにアクセスし、所定の
データの書き込みや読み出しを行う。そして、それ以外
の時は、メモリへのアクセスはされず、ある時間は放置
されたままとされる。別の観点からみると、一般に、Ｉ
Ｃカードでは、個人情報などをメモリに書き込み、用途
に応じて必要なデータの読み出しや書き込みが行われ
る。つまり、メモリに格納されている全てのデータに常
にアクセスされる訳ではない。むしろ、使う必要に応じ
て必要な情報が格納されているメモリ・エリアにアクセ
スされるだけである。従って、アクセスされないメモリ
部分は、放置されぱなっしになる。

【００１８】多機能ＩＣカードであれば、例えばビルデ
ィングへの出入りのセキュリティなどに頻繁に使われた
り、職場のタイム・カードやキャッシュ・カードなどと
しても使われる。しかし、タイム・カードやキャッシュ
・カードとして使う場合であっても、使う毎に新しいデ
ータが追加され、古いデータは使用記録として保存され
るケースが殆どである。つまり、メモリが一杯にならな
い限り、通常はデータの書き換えは行われない。その結
果として、これらの用途では、かなりの時間データが保
持されることとなる。その結果として、時間の経過とと
もに、前述したような保持特性の劣化が生ずる。そし
て、データの読み出しに必要な分極量以下に低下する
と、メモリとして機能することができなくなる。

【００１９】本発明はかかる点に鑑みてなされたもので
ある。すなわち、本発明者は、強誘電体の保持特性の劣
化に関して詳細に検討した結果、新規な知見を得るに至
った。本発明は、この知見に基づいて、強誘電体メモリ
の保持特性の劣化を解消し、メモリセルの分極量を初期
の状態に戻すことのできる強誘電体メモリおよびその制
御方法ならびに強誘電体メモリシステムを提供するもの
である。

【００２０】

【課題を解決するための手段】すなわち、本発明による
第１の強誘電体メモリは、複数のメモリセルを有し、前
記メモリセルのそれぞれに配置されている強誘電体に電
界を印加して分極させることによって所定のデータを格
納する強誘電体メモリであって、前記強誘電体メモリに
電源が接続される毎に、少なくともデータが格納されて
いる全ての前記メモリセルへアクセスする回路手段を備
えたことを特徴とするものとして構成される。

【００２１】また、本発明による第２の強誘電体メモリ
は、複数のメモリセルを有し、前記メモリセルのそれぞ
れに配置されている強誘電体に電界を印加して分極させ
ることによって所定のデータを格納する強誘電体メモリ
であって、タイマにより時間を管理し、所定の設定時間
が経過した時に、少なくともデータが格納されている全
ての前記メモリセルへアクセスする回路手段を備えたこ
とを特徴とするものとして構成される。

【００２２】また、本発明による第３の強誘電体メモリ
は、複数のメモリセルを有し、前記メモリセルのそれぞ
れに配置されている強誘電体に電界を印加して分極させ
ることによって所定のデータを格納する強誘電体メモリ
であって、前記所定のデータの格納に際して、その格納
された日付を表すデータが同時に格納され、その格納さ
れた日付を表すデータに基づき、最新のデータが格納さ
れた日から所定の時間が経過した時に、少なくともデー
タが格納されている全ての前記メモリセルへアクセスす
る回路手段を備えたことを特徴とするものとして構成さ
れる。

【００２３】また、本発明による第４の強誘電体メモリ
は、前記の第２または第３の強誘電体メモリにおいて、
電源が接続された後であって、その電源を接続した本来
の目的である所定のデータの入出力動作を実行する前
に、少なくともデータが格納されている全ての前記メモ
リセルへアクセスする回路手段をさらに備えたことを特
徴とするものとして構成される。

【００２４】また、本発明による第５の強誘電体メモリ
は、前記の第２または第３の強誘電体メモリにおいて、
電源が接続された後であって、かつ、その電源を印加し
た本来の目的である所定のデータの入出力動作を実行し
た後に、少なくともデータが格納されている全ての前記
メモリセルへアクセスする回路手段をさらに備えたこと
を特徴とするものとして構成される。

【００２５】また、本発明による第６の強誘電体メモリ
は、前記の第１〜の第４の強誘電体メモリにおいて、メ
モリセルへのアクセスは、前記強誘電体メモリの行方向
のアドレスのみを選択することにより行うことを特徴と
するものとして構成される。また、本発明による第７の
強誘電体メモリは、前記第５の強誘電体メモリにおい
て、行方向のアドレスのみの選択は、前記行アドレスを
順次インクリメントして、各メモリセルの内容の読み出
し動作を行うことを特徴とするものとして構成される。

【００２６】また、本発明による第８の強誘電体メモリ
は、強誘電体に第１の電界を印加することにより分極さ
せ、前記第１の電界を除去した後に残留する分極量を保
持させることによって所定の情報を記録する強誘電体メ
モリであって、前記強誘電体に前記第１の方向の電界と
は逆方向の第２の方向の電界を印加し、しかる後に前記
第１の方向の電界を再び印加することによって、前記強
誘電体の保持特性の劣化によって生ずる前記残留する分
極量の低下を回復させるようにした回路手段を備えるも
のとして構成される。

【００２７】また、本発明による強誘電体メモリの制御
方法は、強誘電体に第１の方向の電界を印加することに
より分極させ、前記第１の方向の電界を除去した後に残
留する分極量を保持させることによって所定の情報を記
録する強誘電体メモリの、前記強誘電体の分極特性を回
復する制御方法であって、前記強誘電体の保持特性の劣
化によって生ずる前記残留する分極量の低下を回復させ
るために、前記強誘電体に前記第１の方向の電界とは逆
方向の第２の方向の電界を印加し、しかる後に前記第１
の方向の電界を再び印加する手段を備えたことを特徴と
するものとして構成される。

【００２８】また、本発明による第２の強誘電体メモリ
の制御方法は、前記の第１の方法において、前記印加す
る手段は、前記強誘電体メモリに電源が接続される毎に
実行されることを特徴とするものとして構成される。

【００２９】また、本発明による第３の強誘電体メモリ
の制御方法は、前記の第１の方法において、前記付加す
る手段は、予め設定された所定の時間毎に実行されるこ
とを特徴とするものして構成される。

【００３０】また、本発明による強誘電体メモリシステ
ムは、複数のメモリセルを有し、前記メモリセルのそれ
ぞれに配置されている強誘電体に第１の方向の電界を印
加して分極させることによって所定のデータを格納する
強誘電体メモリと、前記強誘電体メモリへのデータの入
力と前記強誘電体メモリからのデータの出力とを制御す
る制御部と、前記強誘電体メモリおよび前記制御部に所
定の電圧を供給する電源部と、を備えた強誘電体メモリ
システムであって、前記強誘電体に前記第１の方向の電
界とは逆方向の第２の方向の電界を印加し、しかる後に
前記第２の方向の電界を再び印加することによって、前
記強誘電体メモリにおける前記強誘電体の保持特性の劣
化によって生ずる前記残留する分極量の低下を回復させ
るようにした回路手段を備えたことを特徴とするものと
して構成される。

【００３１】

【発明の実施の形態】本発明は、強誘電体メモリのデー
タが格納されている全てのメモリセルに、その分極方向
とは逆方向の電界を一旦印加して、その飽和分極量を初
期の値に回復させることを特徴のひとつとする。このよ
うにして、飽和分極量が回復されたメモリセルには、再
びもとのデータが書き込まれる。

【００３２】本発明の第１の実施の形態について、以下
に図面を参照しながら説明する。

【００３３】本発明においては、ＩＣカードを例にとる
と、例えば、カードを使用する際に、必要なメモリ・エ
リアのみをアクセスするだけでなく、その使用の本来の
目的からはアクセスが必要とされないエリアも含めて、
全てのメモリセルに、それぞれの分極方向とは逆方向の
電界を印加する。そして、その後に、もとのデータを書
き込むようにする。

【００３４】図１は、この動作シーケンスの一例を説明
したフロー・チャートである。すなわち、まず、ステッ
プ１０では、例えば、ＩＣカードをカード・リーダ装置
に差し込むことにより、強誘電体メモリへ電源が供給さ
れる。また、この時点で、行アドレスを示すパラメータ
ｎを、「１」と設定する。

【００３５】ステップ１２では、パラメータｎで指定さ
れた強誘電体メモリのｎ行目の各メモリセルの内容を読
み出してラッチする。

【００３６】ここで、メモリセルアレイの行方向はワー
ド線とプレート線とにより選択される。また、メモリセ
ルアレイの列方向には、各々ビット線が接続され、各ビ
ット線には、データをラッチするセンスアンプが接続さ
れている。各メモリセルの読み出しに際しては、前述し
たように、ワード線を選択し、次にプレート線を選択す
る。すると、ビット線にメモリセルの情報に従って電位
が表れる。この電位をセンスアンプでセンスして、デー
タをラッチする。このセンス動作は、前述したように行
単位で行われる。つまり、ワード線、プレート線に接続
されている全てのメモリセルがアクセスされることにな
る。従って、メモリセルへのアクセス動作は、前述した
ように、行単位に行っていけば良い。

【００３７】ステップ１４においては、ｎ行目の各メモ
リセルに逆電界を印加して強誘電体の保持特性を回復さ
せる。すなわち、それぞれのメモリセルの強誘電体がデ
ータを保持していた時の分極の方向と逆の方向に分極す
るように電界を印加する。

【００３８】ステップ１６においては、ｎ行目の各メモ
リセルに、もとのデータを書き込む。すなわち、ラッチ
されているそれぞれのデータを、対応するそれぞれのメ
モリセルに再度書き込む。

【００３９】ステップ１８では、行アドレスを表すパラ
メータｎに１を加算する。

【００４０】ステップ２０においては、パラメータｎと
メモリの最終行アドレスＮとを比較し、ｎがＮよりも小
さい場合は、ステップ１２に戻る。すなわち、行アドレ
スを表すパラメータｎをインクリメントしながら、順
次、回復操作と再書き込み操作を繰り返す。

【００４１】ステップ２２では、ユーザがカードを用い
て行うべき本来の所定の操作、すなわち、暗証番号の読
み出しや時刻の記録などのデータ入出力操作を行う。

【００４２】最後に、ステップ２４では、例えばＩＣカ
ードをカード・リーダから取り出すことにより、強誘電
体メモリへの電源の供給が停止される。

【００４３】以上、説明した例において、ステップ１２
から２０までの一連の動作については、強誘電体メモリ
のチップ内にそれらの動作を司る制御回路が内蔵されて
いても良い。また、強誘電体メモリのチップの外部にそ
のような制御回路が設けられていて、メモリの外部から
このような制御が行われるようにしても良い。また、本
発明による強誘電体メモリのメモリセルの構成として
は、例えば図６に示したような２トランジスタ・２強誘
電体の構成には限定されず、１トランジスタ・１強誘電
体の構成でも、あるいは、それ以外の構成でも良い。

【００４４】本発明者は、独自に実験を行い、本発明に
おける逆方向の電界の印加が奏する作用について検討し
た。その結果として、強誘電体に逆方向の電界を印加す
ることによって、その残留分極量が顕著に改善される事
実を発見した。

【００４５】本発明者が独自に知得した事実について以
下に詳しく説明する。図２は、強誘電体の分極特性を表
すグラフである。例えば、正方向の電界が因果されて、
当初は＋Ｐｒ_０の残留分極量を保持していた強誘電体を
想定する。このような強誘電体の残留分極量は、時間と
ともに低下する。ここで、ある時間が経過した後の残留
分極量を＋Ｐｒ_１とする。このように時間の経過ととも
に低下した残留分極量を回復する手段として、当業者が
通常、想到するのは、再び正方向の電界を印加すること
である。図２のグラフ中には、このように再び同一方向
に電界を印加した場合の分極量の変化も併せて示した。
すなわち、正方向の電界を印加すると同図の矢印Ａに沿
って分極量が増加し、飽和電界値において飽和分極量＋
Ｐｒ_０となる。次に、電界を遮断すると、分極量は同図
の矢印Ｂに沿って変化し、残留分極量は＋Ｐｒ_２とな
る。その残留分極量＋Ｐｒ_２は、当初の分極量＋Ｐｒ_０
よりも小さい。すなわち、残留分極の方向と同方向の電
界を印加したのでは、残留分極量は完全には回復しな
い。

【００４６】次に、逆方向に電界を印加した場合につい
て説明する。この場合には、分極量は、図２の矢印Ｃに
沿って変化する。すなわち、残留分極量は、＋Ｐｒ_１か
ら矢印Ｃに沿って低下し、飽和分極量−Ｐｒ_０に達す
る。そして、次に正方向の電界を印加すると、矢印Ｄに
沿って変化し、飽和電界において飽和分極量＋Ｐｒ_０が
得られる。そして、さらに電界を遮断すると、分極量
は、矢印Ｅに沿って変化し、ゼロボルトにおける残留分
極量は、当初の値である＋Ｐｒ_０にほぼ近い値となる。
つまり、残留分極量が低下した時に、一旦、その分極の
方向とは逆の方向に電界を印加して飽和分極量に達し、
再び同方向の飽和電界を印加すると、残留分極量は、ほ
ぼ初期の値まで回復する。

【００４７】このように、一旦、逆方向の電界を印加す
ると残留分極量が回復する理由については、必ずしも明
確ではない。しかし、本発明者の詳細な検討によれば、
このような特異な現象は、強誘電体が有する「インプリ
ント特性」と密接な関連を有することが推測される。こ
の「インプリント特性」とは、図２や図５に示したよう
な強誘電体の分極特性をあらわす曲線が、同図上でみた
ときに電界方向にシフトする現象である。そして、強誘
電体の残留分極量の保持特性が低下する原因のうちで、
この「インプリント特性」の影響が大きく、さらに、こ
の「インプリント特性」は、強誘電体が保持している残
留分極の方向とは、逆の方向の電界を印加することによ
って顕著に改善されることを見いだした。なお、この観
点からすると、図２において示した分極特性のヒステリ
シス曲線も実際には電界方向にシフトしていることが考
えられる。しかし、同図においては、説明の容易のため
に、便宜上シフトしていないグラフを示した。

【００４８】本発明者は、この「インプリント特性」を
発生させている原因として、強誘電体の界面または内部
において存在する可動性の不純物や、強誘電体の組成の
局部的な変化などの関与を推測している。すなわち、こ
のような不純物が強誘電体の界面または内部において徐
々に移動すると、時間とともに電界強度分布を緩和さ
せ、または、分極特性を劣化させ、その結果として、イ
ンプリント特性が生ずることが推測される。また、強誘
電体の組成が時間とともに局部的にゆらぐことによって
も、このような電界強度分布の緩和や分極特性の劣化が
生じ得る。

【００４９】本発明において、一旦、逆方向の電界を印
加することによって保持特性が回復するのは、このよう
な可動性の不純物を元の位置に戻し、または、強誘電体
の組成の局部的な変化を元に戻すことにより、電界強度
分布や分極特性が初期の状態に復帰することに起因して
いることが推測される。

【００５０】図３は、図１に例示した動作に対応するメ
モリ内部のタイミング図である。すなわち、まず、時刻
ｔ＝ｔ_０において、例えばＩＣカードがカードリーダに
挿入されることによって、メモリへの電源がオンとな
る。

【００５１】次に、時刻ｔ＝ｔ_１において、チップ・エ
ネイブル信号／ＣＥをオンにしてメモリをアクティブ状
態にする。また、行アドレスとしてバイナリ・データを
順次入力して、前述したように１行目からＮ行目まで行
毎にアクセスを行う。

【００５２】このアクセスに際しては各行アドレス毎
に、データの読出しと、書き込みが繰り返され、図１に
示したように逆電界が印加される。

【００５３】次に、時刻ｔ＝ｔ_２において、すべての行
がアクセスされた後に、ライト・エネイブル信号／ＷＥ
をオンにして、本来の操作、すなわち、データの書き込
みや書き換えなどを行う。

【００５４】次に、時刻ｔ＝ｔ_３において、本来の操作
を終了した後に、ライト・エネイブル信号／ＷＥとチッ
プ・エネイブル信号／ＣＥをオフにする。

【００５５】最後に、時刻ｔ＝ｔ_４において、メモリの
電源が遮断される、すなわち、例えば、ＩＣカードがカ
ード・リーダから抜き取られる。

【００５６】図１および図３においては、強誘電体メモ
リに電源が供給された後であって、所定のデータ入出力
操作が行われる前に、回復操作を行うこととしている。
しかし、本発明はこれに限定されるものではない。本発
明の他の実施の態様として、強誘電体メモリに電源が供
給され、所定のデータ入出力操作が行われた後に、回復
操作を行うようにしても良い。このようにすれば、電源
の投入からデータの入出力までの時間が短いような場合
においても、データの入出力を妨げることなく、強誘電
体の回復操作を行うことができる。

【００５７】ここで、本発明においては、強誘電体の保
持特性の劣化を補うために、随時、各メモリセルにアク
セスして、データの読み込み・逆電界の印加・データの
再書き込み、という一連の操作を行う。従って、このよ
うなアクセスがあまり頻繁に行われると、強誘電体の疲
労による劣化が生ずる虞も考えられる。ここで、疲労に
よる劣化とは、強誘電体に対して何回もデータを書き換
えると、分極し難くなる現象であり、一般に「疲労特
性」と称される。

【００５８】しかし、現実的には、例えばＩＣカードの
場合、１日に使う回数はせいぜい数回から多くても２０
回程度である。ここで、そのようなＩＣカードを１０年
間使用すると仮定すると、上述したようなメモリセルへ
のアクセスの総回数は、次式により計算できる。

【００５９】２０回×３６５日×１０年＝７３、０００回すなわち、約７３、０００回のデータの書き換えが行わ
れることとなる。しかし、疲労特性の観点からみた、現
状の強誘電体の書き換え回数の上限値は、約１０の１０
〜１３乗回とされている。したがって、前述したような
メモリセルの回復操作を行っても、疲労特性への影響は
殆ど無いといえる。

【００６０】次に、本発明の第２の実施の形態について
説明する。

【００６１】例えば、通信データ処理システムなどでシ
ステムの電源が殆ど常時オン状態にあるような場合を想
定する。この場合には、前述した第１の実施の形態のよ
うな、電源のオンに伴うメモリセルの回復操作を行うこ
とができない。このような場合には、例えばタイマによ
って時間管理し、所定の時間が経過した時に全てのメモ
リセルにアクセスして、回復操作を行えば良い。ここ
で、時間をあまり短く設定すると回復操作の回数が増え
るために疲労特性に悪影響を与える。例えば、回復操作
を１日に１回行うこととすると、１０年間の間に行われ
るメモリセルの書き換え操作の総回数は次式により計算
される。

【００６２】１回×３６５日×１０年＝３、６５０回すなわち、３、６５０回のデータの書き換えが行われる
こととなる。この回数は、前述した上限値１０の１０〜
１３乗よりも充分に小さい。つまり、強誘電体の疲労特
性には、殆ど悪影響を及ぼさないといえる。

【００６３】図４は、この本発明の第２の実施の形態を
表す強誘電体メモリシステムの概略構成図である。つま
り、本発明による強誘電体メモリシステム３０は、メモ
リセルアレイ３１と行デコーダ３４と、カウンタ３５と
タイマ３６とによりその要部が構成されている。メモリ
セルアレイ３１は、行方向のワード線３３と列方向のビ
ット線３２とがマトリクス状に配線された構成を有す
る。また、各ワード線３３は行デコーダ３４によって順
次、選択される。そして、この行デコーダ３４は、カウ
ンタ３５により制御され、カウンタ３５は、タイマ３６
により制御される。

【００６４】タイマ３６には、回復操作を行うまでの所
定の時間が設定される。所定の時間が経過すると、タイ
マ３６からの指示によって、カウンタ３５が行デコーダ
３４に信号を送り、メモリセル３１のワード線３３を順
次選択して、前述した回復操作を実行する。このタイマ
３６は、強誘電体メモリチップの内部に設置しても良い
し、外部に設置してもよい。

【００６５】ここで、前述したような１日に１回のタイ
マによる回復操作は、システムの電源が常にオン状態に
あるような場合には有効である。しかし、１日のうちに
電源を数回オン・オフするようなシステムの場合には、
タイマの設定時間をもっと短く設定する必要がある。こ
こで、前述した疲労特性の観点から、回復操作の設定時
間を算出すると以下の如くである。すなわち、疲労特性
からの書き換え回数の上限値は、前述したように１０の
１０乗回である。したがって、疲労特性に悪影響を与え
ない書き換え数としては、その上限値の千分の１から１
万分の１の範囲を想定することができる。そこで、上限
値の１万分の１として、１０の６乗回の書き換えを１０
年間の間に行うとすると、書き換えの時間間隔は、次式
により計算できる。

【００６６】１０年×３６５日×２４時間×６０分÷１
０６回＝５．３分すなわち、５．３分に１回の割合で前述した回復操作を
行っても総計で１０の６乗回の書き換えに過ぎず、疲労
特性への悪影響は、殆ど無いといえる。したがって、シ
ステムの電源を比較的頻繁にオン・オフするような場合
においては、図４のタイマ１６の設定時間を５分程度と
することにより、本発明による回復操作を有効に行うこ
とができる。

【００６７】また、回復操作の間隔をさらに１０分の１
に縮小して、０．５３分に１回の割合で行うこととした
場合においても、１０年間の総計は、１０の７乗回であ
るので、疲労特性への悪影響は、殆ど無いといえる。し
かし、０．５３分、すなわち約３０秒に１回の割合で回
復操作を行うこととすると、本来のデータの入出力動作
を妨げ、システムのパフォーマンスを劣化させる要因と
なりうる。したがって、通常の用途においては、回復操
作のためのタイマ設定時間は、５分乃至数時間とするこ
とが好ましい。

【００６８】また、図１に関して説明した、電源のオン
と共に行う回復操作と、図４に関して説明した、タイマ
により行う回復操作を併用してもよい。すなわち、シス
テムの電源がオンされると、まず、強誘電体メモリの回
復操作を行い、同時にタイマが作動して、以降、電源が
オンの間は、タイマに設定された所定の時間毎に再び回
復操作を行うようにしてもよい。このようにすれば、シ
ステムの電源のオン／オフが不規則に行われるような場
合であっても、確実に回復操作が行われる。すなわち、
システムの電源がオンにされている時間が、ある時は短
く、ある時は非常に長いような、不規則な使われ方がさ
れる場合には、電源のオンと共に行う回復操作と、タイ
マにより行う回復操作を併用することによって確実に回
復操作を行うことができる。

【００６９】また、回復操作を実施するタイミングを決
定するに際して、メモリに格納されている日付または時
刻のデータに基づいても良い。例えば、メモリにデータ
が入出力される際に、その日付や時刻があわせて記録さ
れるような場合がある。そのような場合に、メモリに格
納されている日付や時刻のうちで最新のものを基準にし
て、その最新の日付や時刻から所定の時間が経過した時
に回復操作を行うようにすれば良い。このようにすれ
ば、データが入出力されてから所定の時間が経過して劣
化しつつある強誘電体の保持特性を確実に回復すること
ができる。

【００７０】

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に説明する効果を奏する。

【００７１】すなわち、本発明によれば、強誘電体メモ
リの保持特性の劣化を簡単な手段によって確実に回復す
ることが可能となる。しかも、強誘電体の疲労特性に悪
影響を与えることも殆ど無い。そして、このように強誘
電体の保持特性を回復させることによって、強誘電体メ
モリの信頼性を飛躍的に改善し、各種の用途に実用化す
ることができ、産業上のメリットは多大である。

【図面の簡単な説明】

【図１】本発明による強誘電体メモリまたはその制御方
法または強誘電体メモリシステムの動作シーケンスの一
例を説明したフロー・チャートである。

【図２】強誘電体の残留分極量の回復の様子を説明する
分極特性のグラフである。

【図３】図１に例示した動作に対応する動作のタイミン
グ図である。

【図４】本発明の第２の実施の形態を表す強誘電体メモ
リまたはその制御方法または強誘電体メモリシステムの
概略構成図である。

【図５】強誘電体の分極特性を表すグラフである。

【図６】強誘電体を用いたメモリセルの回路の概略構成
を表す回路図である。

【図７】図５に示したメモリセルに”０”データの書き
込む際に、各配線に印加する電圧のタイミングを表した
タイミング図である。

【符号の説明】

３０強誘電体メモリシステム３１メモリセルアレイ３２ビット線３３ワード線３４行デコーダ３５カウンタ３６タイマ

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを有し、前記メモリセル
のそれぞれに配置されている強誘電体に電界を印加して
分極させることによって所定のデータを格納する強誘電
体メモリであって、前記強誘電体メモリに電源が接続される毎に、少なくと
もデータが格納されている全ての前記メモリセルへアク
セスする回路手段を備えたことを特徴とする強誘電体メ
モリ。
【請求項２】複数のメモリセルを有し、前記メモリセル
のそれぞれに配置されている強誘電体に電界を印加して
分極させることによって所定のデータを格納する強誘電
体メモリであって、タイマにより時間を管理し、所定の設定時間が経過した
時に、少なくともデータが格納されている全ての前記メ
モリセルへアクセスする回路手段を備えたことを特徴と
する強誘電体メモリ。
【請求項３】複数のメモリセルを有し、前記メモリセル
のそれぞれに配置されている強誘電体に電界を印加して
分極させることによって所定のデータを格納する強誘電
体メモリであって、前記所定のデータの格納に際して、その格納された日付
を表すデータが同時に格納され、その格納された日付を
表すデータに基づき、最新のデータが格納された日から
所定の時間が経過した時に、少なくともデータが格納さ
れている全ての前記メモリセルへアクセスする回路手段
を備えたことを特徴とする強誘電体メモリ。
【請求項４】前記強誘電体メモリに電源が接続された後
であって、その電源を接続した本来の目的である所定の
データの入出力動作を実行する前に、少なくともデータ
が格納されている全ての前記メモリセルへアクセスする
回路手段をさらに備えたことを特徴とする、請求項２ま
たは３に記載の強誘電体メモリ。
【請求項５】前記強誘電体メモリに電源が接続された後
であって、かつ、その電源を印加した本来の目的である
所定のデータの入出力動作を実行した後に、少なくとも
データが格納されている全ての前記メモリセルへアクセ
スする回路手段をさらに備えたことを特徴とする、請求
項２または３に記載の強誘電体メモリ。
【請求項６】前記メモリセルへのアクセスは、前記強誘
電体メモリの行方向のアドレスのみを選択することによ
り行うことを特徴とする、請求項１〜４のいずれか１つ
に記載の強誘電体メモリ。
【請求項７】前記行方向のアドレスのみの選択は、前記
行アドレスを順次インクリメントして、各メモリセルの
内容の読み出し動作を行うことを特徴とする、請求項５
記載の強誘電体メモリ。
【請求項８】強誘電体に第１の方向の電界を印加するこ
とにより分極させ、前記第１の方向の電界を除去した後
に残留する分極量を保持させることによって所定の情報
を記録する強誘電体メモリであって、前記強誘電体に前記第１の方向の電界とは逆方向の第２
の方向の電界を印加し、しかる後に前記第１の方向の電
界を再び印加することによって、前記強誘電体の保持特
性の劣化によって生ずる前記残留する分極量の低下を回
復させるようにした回路手段を備える、強誘電体メモ
リ。
【請求項９】強誘電体に第１の方向の電界を印加するこ
とにより分極させ、前記第１の方向の電界を除去した後
に残留する分極量を保持させることによって所定の情報
を記録する強誘電体メモリの、前記強誘電体の分極特性
を回復する制御方法であって、前記強誘電体の保持特性の劣化によって生ずる前記残留
する分極量の低下を回復させるために、前記強誘電体に
前記第１の方向の電界とは逆方向の第２の方向の電界を
印加し、しかる後に前記第１の方向の電界を再び印加す
る手段を備えたことを特徴とする、強誘電体メモリの制
御方法。
【請求項１０】前記印加する手段は、前記強誘電体メモ
リに電源が接続される毎に実行されることを特徴とす
る、請求項９に記載の方法。
【請求項１１】前記付加する手段は、予め設定された所
定の時間毎に実行されることを特徴とする、請求項９に
記載の方法。
【請求項１２】複数のメモリセルを有し、前記メモリセ
ルのそれぞれに配置されている強誘電体に第１の方向の
電界を印加して分極させることによって所定のデータを
格納する強誘電体メモリと、前記強誘電体メモリへのデータの入力と前記強誘電体メ
モリからのデータの出力とを制御する制御部と、前記強誘電体メモリおよび前記制御部に所定の電圧を供
給する電源部と、を備えた強誘電体メモリシステムであ
って、前記強誘電体に前記第１の方向の電界とは逆方向の第２
の方向の電界を印加し、しかる後に前記第１の方向の電
界を再び印加することによって、前記強誘電体メモリに
おける前記強誘電体の保持特性の劣化によって生ずる前
記残留する分極量の低下を回復させるようにした回路手
段を備えたことを特徴とする、強誘電体メモリシステ
ム。