CN110428858A - 基于具有滞回特性器件的静态存储器 - Google Patents

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Abstract

本发明公开了一种基于具有滞回特性器件的静态存储器的单元电路及阵列电路。单元电路包括：信息存储模块、写操作模块和读操作模块，其中，信息存储模块由具有滞回特性的器件组成，以利用滞回特性的状态存储信息，并包括写操作端和读操作端，且所存储的信息在没有外部能量输入的情况下，允许发生改变；写操作模块与写操作端连接，以对信息存储模块内存储的信息进行写操作，且在不改变存储的信息时，通过对写操作端的持续控制避免存储的信息发生改变；读操作模块与读操作端连接，以对信息存储模块内的状态存储信息进行读操作。该发明具有高集成度、高耐久度的优点，是一类可以实现在低电压下维持数据从而极大降低功耗、提高存储密度的存储器。

Description

基于具有滞回特性器件的静态存储器
技术领域
本发明涉及低功耗存储设计以及高集成度静态存储设计技术领域，特别涉及一种基于具有滞回特性器件的静态存储器。
背景技术
随着人工智能以及大数据的兴起，数据的处理量日益增加。大量的数据需要高性能存储器的支持。一个存储器性能的好坏由其存储容量、读写速度、功耗等因素的决定，其中任何一项性能的不足都会严重降低系统的性能。
SRAM(Static Random Access Memory，静态随机存取存储器)是一种具有特殊结构的随机存取存储器，与DRAM(Dynamic Random Access Memory，动态随机存取存储器)相比，SRAM不需要刷新电路，只要保存通电，SRAM内存储的数据就不会丢失，因此SRAM也具有读写速度快、静态功耗低等优势，也被广泛运用于高速缓存(cache)。然而，SRAM也有其自身难以克服的缺陷，因为SRAM单元电路需要的晶体管数目更多，所以存储相同量的信息，SRAM所需的体积比DRAM更大，价格更加昂贵，运行消耗的能量也更大。低集成度也导致了SRAM目前无法作为容量较大的主存储器。此外，在闲置情况下，SRAM还存在漏电问题。如今，随着晶体管尺寸的减小，漏电变得越来越严重，所损失的能量也越来越多。
SRAM属于易失存储(Volatile Memory)，即当电源停止供电时，SRAM所存储的数据会丢失。与之对应的非易失存储器(Non-Volatile Memory)在电源停止供电后数据不会丢失。然而，非易失存储器也存在诸多的不足，如操作复杂度、功耗、延时以及器件的耐久度等，限制了非易失存储器的广泛应用。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的一个目的在于提出一种基于具有滞回特性器件的静态存储器的单元电路，该静态存储器的单元电路是一类可以实现在低电压下维持数据从而极大降低功耗、提高存储密度的存储器。
本发明的另一个目的在于提出一种包括多个存储单元的阵列电路。
为达到上述目的，本发明一方面实施例提出了一种基于具有滞回特性器件的静态存储器的单元电路，包括：信息存储模块，所述信息存储模块由具有滞回特性的器件组成，以利用滞回特性的状态存储信息，所述信息存储模块包括写操作端和读操作端，且所述信息存储模块所存储的信息在没有外部能量输入的情况下，允许发生改变；写操作模块，所述写操作模块与所述写操作端连接，以对所述信息存储模块内存储的信息进行写操作，且在所述写操作模块不改变所述存储的信息时，通过对所述写操作端的持续控制确保所述存储的信息不发生改变，且所述写操作模块在确保所述存储的信息不发生变化的控制过程不需要预先获取所述信息存储模块所存储的信息状态；读操作模块，所述读操作模块与所述读操作端连接，以对所述信息存储模块内的状态存储信息进行读操作。
本发明实施例的基于具有滞回特性器件的静态存储器的单元电路，具有低电压存储数据的能力，且读取速度快，具有高集成度、高耐久度的优点，并可以有效地改善SRAM在闲置状态下的漏电问题，是一类可以实现在低电压下维持数据从而极大降低功耗、提高存储密度的存储器。
另外，根据本发明上述实施例的基于具有滞回特性器件的静态存储器的单元电路还可以具有以下附加的技术特征：
进一步地，在本发明的一个实施例中，所述写操作模块与所述读操作模块独立设置或者合并设置。
进一步地，在本发明的一个实施例中，所述信息存储模块的写操作端控制电压以控制所述读操作端的阻抗，其中，所述阻抗与相应电压之间的关系具有滞回特性。
为达到上述目的，本发明另一方面实施例提出了一种包括多个存储单元的阵列电路，所述存储单元至少有一个采用如上述实施例所述的基于具有滞回特性器件的静态存储器的单元电路。
本发明实施例的包括多个存储单元的阵列电路具有低电压存储数据的能力，且读取速度快，具有高集成度、高耐久度的优点，并可以有效地改善SRAM在闲置状态下的漏电问题，是一类可以实现在低电压下维持数据从而极大降低功耗、提高存储密度的存储器。
另外，根据本发明上述实施例的包括多个存储单元的阵列电路还可以具有以下附加的技术特征：
进一步地，在本发明的一个实施例中，所述多个存储单元以多行多列形式排列，并且同一行内的存储单元之间通过字线相连，同一列内的存储单元之间通过位线相连，支持按行或按列进行信息的读操作或者写操作。
进一步地，在本发明的一个实施例中，所述的具有滞回特性的器件为铁电晶体管、反铁电晶体管或纳米机电继电器，其中，铁电晶体管、反铁电晶体管或纳米机电继电器的栅极通过第一开关与写位线相连，所述第一开关的控制信号与写字线相连，所述铁电晶体管、反铁电晶体管或纳米机电继电器的漏极通过第二开关与读位线相连，所述第二开关的控制信号与读字线相连。
进一步地，在本发明的一个实施例中，所述的第一开关与第二开关分别使用第一晶体管和第二晶体管实现，其中所述第一开关的输入与输出两端分别与第一晶体管的源极和漏极两端分别相连，所述第一开关的控制信号与第一晶体管的栅极相连，所述第二开关的输入与输出两端分别与第二晶体管的源极和漏极两端分别相连，所述第二开关的控制信号与第二晶体管的栅极相连。
进一步地，在本发明的一个实施例中，所述的写位线与读位线通过电气短接的方式连接在一起。
进一步地，在本发明的一个实施例中，其中，进行数据维持操作时不改变所述信息存储模块所存储的信息，持续控制所述写字线的电压以及所述第一开关送往信息存储模块的电压，使所述铁电晶体管、反铁电晶体管或纳米机电继电器处于滞回特性的滞回窗口区间内，从而避免所存储的信息发生变化；进行写操作时，所述写字线驱动所述第一开关使其导通，通过控制所述写位线的电压控制所述铁电晶体管、反铁电晶体管或纳米机电继电器的栅极电压，以改变所述铁电晶体管、反铁电晶体管或纳米机电继电器的滞回特性所处的状态；进行读操作时，所述读字线驱动所述第二开关使其导通，以通过所述铁电晶体管、反铁电晶体管或纳米机电继电器的阻抗特性获取所存储的信息。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本发明实施例的基于具有滞回特性器件的静态存储器的单元电路的结构示意图；
图2为根据本发明实施例的具体滞回特性、耐久度很高的三端口器件的实例示意图；
图3为根据本发明一个具体实施例的存储阵列的结构示意图；
图4为根据本发明实施例的数据维持操作的具体实现方式示意图；
图5为根据本发明实施例的写操作的具体实现方式示意图；
图6为根据本发明实施例的读操作的具体实现方式示意图；
图7为根据本发明实施例的包括多个存储单元的阵列电路的结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参照附图描述根据本发明实施例提出的基于具有滞回特性器件的静态存储器的单元电路及阵列电路，首先将参照附图描述根据本发明实施例提出的基于具有滞回特性器件的静态存储器的单元电路。
图1是本发明一个实施例的基于具有滞回特性器件的静态存储器的单元电路的结构示意图。
如图1所示，该基于具有滞回特性器件的静态存储器的单元电路10包括：信息存储模块100、写操作模块200和读操作模块300。
其中，信息存储模块100由具有滞回特性的器件组成，以利用滞回特性的状态存储信息，信息存储模块包括写操作端和读操作端，且信息存储模块所存储的信息在没有外部能量输入的情况下，允许发生改变。写操作模块200与写操作端连接，以对信息存储模块100内存储的信息进行写操作，且在写操作模块200不改变存储的信息时，通过对写操作端的持续控制确保存储的信息不发生改变，且写操作模块200在确保存储的信息不发生变化的控制过程不需要预先获取信息存储模块所存储的信息状态。读操作模块300与读操作端连接，以对信息存储模块内的状态存储信息进行读操作。本发明实施例的静态存储器的单元电路10具有高集成度、高耐久度的优点，是一类可以实现在低电压下维持数据从而极大降低功耗、提高存储密度的存储器。
在本发明的一个实施例中，写操作模块200与读操作模块300可以独立设置或者合并设置。
具体而言，信息存储模块100主要由具有滞回特性的器件组成，利用滞回特性的状态存储信息，信息存储模块100包括写操作端和读操作端，并且在没有外部能量输入的情况下，所存储的信息可能发生改变。写操作模块200与信息存储模块100的写操作端连接，并通过该连接控制信息存储模块内存储的信息，并且在写操作模块200不改变信息存储模块100所存储的信息时，可以通过对写操作端的持续控制避免信息存储模块内存储的信息发生变化，且该操作不需要预先获取信息存储模块100所存储的信息。读操作模块300与信息存储模块100的读操作端连接，并通过该连接获取信息存储模块100内的状态存储信息。
进一步地，在本发明的一个实施例中，信息存储模块100的写操作端控制电压以控制读操作端的阻抗，其中，阻抗与相应电压之间的关系具有滞回特性。
具体而言，信息存储模块100写操作端的电压控制信息存储模块100读操作端的阻抗，该阻抗与相应电压之间的关系具有滞回特性。写操作模块200通过改变信息存储模块100写操作端的电压来控制信息存储模块100存储的信息，并且在写操作模块100不改变信息存储模块200所存储的信息时，可以通过对写操作端的持续控制避免信息存储模块100内存储的信息发生变化，且该操作无需预先获取信息存储模块100所存储的信息。读操作模块300通过读取信息存储模块100读操作端的阻抗来获取信息存储模块100内存储的信息。
进一步地，在本发明的一个实施例中，信息存储模块100可以利用铁电晶体管、反铁电晶体管或者纳米机电继电器实现，晶体管漏极与源极之间的阻抗由栅极或衬底或源极的电压滞回控制。
具体地，铁电晶体管、反铁电晶体管或纳米机电继电器的栅极通过第一辅助晶体管与写位线相连，第一辅助晶体管的栅极与写字线相连，铁电晶体管、反铁电晶体管或纳米机电继电器的漏极通过第二辅助晶体管与读位线相连，第二辅助晶体管的栅极与读字线相连；
进行数据维持操作时，写字线、读字线、读位线均置于0V。在第一辅助晶体管不改变信息存储模块所存储的信息时，可以通过对第一辅助晶体管的漏极进行持续控制以避免铁电晶体管、反铁电晶体管或纳米机电继电器所存储的信息发生变化，且该操作不需要预先获取铁电晶体管、反铁电晶体管或纳米机电继电器所存储的信息；
进行写操作时，写字线驱动第一辅助晶体管使其导通，通过控制写位线的电压控制铁电晶体管、反铁电晶体管或纳米机电继电器的栅极电压，从而改变铁电晶体管、反铁电晶体管或纳米机电继电器的滞回特性所处的状态；
进行读操作时，读字线驱动第二辅助晶体管使其导通，进而通过铁电晶体管、反铁电晶体管或纳米机电继电器的阻抗特性获取所存储的信息。
需要说明的是，本发明实施例的静态存储结构的设计源于三管动态随机存储器(3T-DRAM)。与SRAM相比，3T-DRAM具有高密度、操作简单等优势；与当今广泛运用的“一管一电容”动态随机存储器(1T1C)相比，3T-DRAM具有非破坏性读操作等优点。此外，3T-DRAM还具有复杂度低、无需特殊工艺处理步骤等优势，目前这一结构已被广泛运用于嵌入式系统中，这些优势大都可以被本发明实施例中的高性能静态存储所兼具。
本发明实施例中的高性能静态存储是将三管动态随机存储器中用于存储信息的晶体管替换成具有滞回特性的器件，例如反铁电晶体管(Anti-FeFET，Anti-ferroelectricField Effect Transistor)。与铁电晶体管不同，反铁电晶体管通常是一种易失型器件，虽然反铁电晶体管晶体管存储的数据容易因为掉电而丢失，但反铁电晶体管的耐久度很高，这使得本发明实施例中的高性能静态存储使用寿命很长。
具体而言，图2展示了一个具体滞回特性、耐久度很高的三端口器件的实例，即Anti-FeFET的结构、电路模型、极化特性以及ID-VG特性。利用Anti-FeFET以及传统的金属-氧化物半导体场效应晶体管(MOSFET)可以搭建如图3所示的阵列。
在本发明实施例中，反铁电晶体管仅是一个实例，所有具有滞回特性的器件(如三端或四端纳米机电继电器、铁电晶体管等)理论上都可以用于搭建本发明中提出的静态存储器。
在具体实现时，写操作模块被写晶体管(M1)替代；读操作模块被读晶体管(M2)替代。同一行写晶体管(M1)的栅极通过写字线(WWL)顺次连接；同一行写晶体管(M1)的漏极通过写位线(WBL)顺次连接；同一行读晶体管(M2)的栅极通过读字线(RWL)顺次连接；同一行读晶体管(M2)的漏极通过读位线(RBL)顺次连接。
下面详细描述图3阵列的三大基本操作：数据维持操作、写操作以及读操作。
图4展示了数据维持操作的具体实现方式。当Anti-FeFET栅极上的电压超过了某一特定正电压(VW，Anti-FeFET从高阻态进入低阻态所需的最低正电压)时，Anti-ferroelectric(AFE)的极性会发生翻转，Anti-FeFET由高阻态变成低阻态。在完成AFE的翻转之后，关闭写模块中的晶体管(即将写字线(WWL)下拉至GND)，并将写位线(WBL)下拉至某一特定电压VRF(Refreshing-free Voltage，且VRF<VW)。由于漏电的影响，低阻态的Anti-FeFET栅极上所存电荷会逐渐减少，栅极电压也会逐渐下降，加上VRF的影响，低阻态Anti-FeFET的栅极电压最终会接近某一特定的正保持电压Vm(Maintaining Voltage)，而高阻态Anti-FeFET的栅极电压最终也会被上拉至Vm附近，一般Vm<VRF。VRF需保证Vm对应的低阻态漏极电流Ihigh远大于Vm对应的高阻态漏极电流Ilow，这意味着低阻态Anti-FeFET此时仍保持低阻态，而由于Vm<VW，此时高阻态Anti-FeFET仍保持高阻态。根据Anti-FeFET独特的滞回特性，当Vm相对比较低(对应的VRF也比较低)时，Ihigh依然远大于Ilow，因此阵列实现了低偏置电压下数据维持操作。
图5展示了写操作的具体实现方式。对于写操作，先将写字线(WWL)上拉至高电平，写晶体管(M1)导通。若写位线(WBL)上的电压超过VW+VTH(VTH为写晶体管的阈值压降)，Anti-FeFET栅极上的电压就会超过VW，AFE的极性发生翻转，Anti-FeFET由高阻态变成低阻态，此时Anti-FeFET存储状态‘1’；如果写位线(WBL)上的电压下拉至GND(0V)，Anti-FeFET将由低阻态变成高阻态，此时Anti-FeFET存储状态‘0’。
图6展示了读操作的具体实现方式。对于读操作，先将读位线(RBL)预充电至某一特定电压值，然后将读字线(RWL)上拉至高电平，读晶体管导通。若Anti-FeFET为高阻态(状态‘0’)，读位线(RBL)将保持高电平；若Anti-FeFET为低阻态(状态‘1’)，读位线(RBL)将被下拉至低电平。灵敏电压放大器能根据读位线(RBL)电压的变化情况判断器件源极与漏极之间的阻抗，进而读出所存储的信息。
综上，本发明实施例静态存储器的单元电路不仅具有寿命长的特点，而且还具有低电压存储数据的能力。利用反铁电晶体管的滞回特性，当反铁电晶体管进入低阻态后，流过反铁电晶体管的电流可以在较低的电压下维持一个较高的值，这使得维持数据所需要的偏置电压可以很低，而不需要像传统的SRAM一样为高电压。这样的一种特性使得本发明中的静态存储在低电压下比SRAM的读取速度要快。
此外，在闲置状态下，本发明中的高性能静态存储器几乎没有漏电。偏置电压的作用使得信息存储模块上存储的电荷几乎保持不变，再加上特殊的结构，本发明中的高性能静态存储器能极大地改善SRAM在闲置状态下的漏电问题。
根据本发明实施例提出的基于具有滞回特性器件的静态存储器的单元电路，具有低电压存储数据的能力，且读取速度快，具有高集成度、高耐久度的优点，并可以有效地改善SRAM在闲置状态下的漏电问题，是一类可以实现在低电压下维持数据从而极大降低功耗、提高存储密度的存储器。
其次参照附图描述根据本发明实施例提出的包括多个存储单元的阵列电路。
图7是本发明一个实施例的包括多个存储单元的阵列电路的结构示意图。
如图7所示，该包括多个存储单元的阵列电路，所述存储单元至少有一个采用如上述实施例所述的基于具有滞回特性器件的静态存储器的单元电路。
进一步地，在本发明的一个实施例中，多个存储单元以多行多列形式排列，并且同一行内的存储单元之间通过字线相连，同一列内的存储单元之间通过位线相连，支持按行或按列进行信息的读操作或者写操作。
进一步地，在本发明的一个实施例中，所述的具有滞回特性的器件为铁电晶体管、反铁电晶体管或纳米机电继电器，其中，铁电晶体管、反铁电晶体管或纳米机电继电器的栅极通过第一开关与写位线相连，第一开关的控制信号与写字线相连，铁电晶体管、反铁电晶体管或纳米机电继电器的漏极通过第二开关与读位线相连，第二开关的控制信号与读字线相连。
进一步地，在本发明的一个实施例中，所述的第一开关与第二开关分别使用第一晶体管和第二晶体管实现，其中所述第一开关的输入与输出两端分别与第一晶体管的源极和漏极两端分别相连，所述第一开关的控制信号与第一晶体管的栅极相连，所述第二开关的输入与输出两端分别与第二晶体管的源极和漏极两端分别相连，所述第二开关的控制信号与第二晶体管的栅极相连。
进一步地，在本发明的一个实施例中，所述的写位线与读位线通过电气短接的方式连接在一起。
进一步地，在本发明的一个实施例中，其中，进行数据维持操作时不改变所述信息存储模块所存储的信息，持续控制所述写字线的电压以及所述第一开关送往信息存储模块的电压，使所述铁电晶体管、反铁电晶体管或纳米机电继电器处于滞回特性的滞回窗口区间内，从而避免所存储的信息发生变化；进行写操作时，所述写字线驱动所述第一开关使其导通，通过控制所述写位线的电压控制所述铁电晶体管、反铁电晶体管或纳米机电继电器的栅极电压，以改变所述铁电晶体管、反铁电晶体管或纳米机电继电器的滞回特性所处的状态；进行读操作时，所述读字线驱动所述第二开关使其导通，以通过所述铁电晶体管、反铁电晶体管或纳米机电继电器的阻抗特性获取所存储的信息。
需要说明的是，前述对基于具有滞回特性器件的静态存储器的单元电路实施例的解释说明也适用于该实施例的包括多个存储单元的阵列电路，此处不再赘述。
根据本发明实施例提出的包括多个存储单元的阵列电路，具有低电压存储数据的能力，且读取速度快，具有高集成度、高耐久度的优点，并可以有效地改善SRAM在闲置状态下的漏电问题，是一类可以实现在低电压下维持数据从而极大降低功耗、提高存储密度的存储器。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (9)

1.一种基于具有滞回特性器件的静态存储器的单元电路，其特征在于，包括：
信息存储模块，所述信息存储模块由具有滞回特性的器件组成，以利用滞回特性的状态存储信息，所述信息存储模块包括写操作端和读操作端，且所述信息存储模块所存储的信息在没有外部能量输入的情况下，允许发生改变；
写操作模块，所述写操作模块与所述写操作端连接，以对所述信息存储模块内存储的信息进行写操作，且在所述写操作模块不改变所述存储的信息时，通过对所述写操作端的持续控制确保所述存储的信息不发生改变，且所述写操作模块在确保所述存储的信息不发生变化的控制过程不需要预先获取所述信息存储模块所存储的信息状态；以及
读操作模块，所述读操作模块与所述读操作端连接，以对所述信息存储模块内的状态存储信息进行读操作。
2.根据权利要求1所述的静态存储器的单元电路，其特征在于，所述写操作模块与所述读操作模块独立设置或者合并设置。
3.根据权利要求1所述的静态存储器的单元电路，其特征在于，所述信息存储模块的写操作端控制电压以控制所述读操作端的阻抗，其中，所述阻抗与相应电压之间的关系具有滞回特性。
4.一种包括多个存储单元的阵列电路，其特征在于，所述存储单元至少有一个采用如权利要求1-3任一项所述的基于具有滞回特性器件的静态存储器的单元电路。
5.根据权利要求4所述的包括多个存储单元的阵列电路，其特征在于，所述多个存储单元以多行多列形式排列，并且同一行内的存储单元之间通过字线相连，同一列内的存储单元之间通过位线相连，支持按行或按列进行信息的读操作或者写操作。
6.根据权利要求4所述的包括多个存储单元的阵列电路，其特征在于，所述的具有滞回特性的器件为铁电晶体管、反铁电晶体管或纳米机电继电器，其中，
铁电晶体管、反铁电晶体管或纳米机电继电器的栅极通过第一开关与写位线相连，所述第一开关的控制信号与写字线相连，所述铁电晶体管、反铁电晶体管或纳米机电继电器的漏极通过第二开关与读位线相连，所述第二开关的控制信号与读字线相连。
7.根据权利要求5所述的包括多个存储单元的阵列电路，其特征在于，所述的第一开关与第二开关分别使用第一晶体管和第二晶体管实现，其中所述第一开关的输入与输出两端分别与第一晶体管的源极和漏极两端分别相连，所述第一开关的控制信号与第一晶体管的栅极相连，所述第二开关的输入与输出两端分别与第二晶体管的源极和漏极两端分别相连，所述第二开关的控制信号与第二晶体管的栅极相连。
8.根据权利要求5所述的包括多个存储单元的阵列电路，其特征在于，所述的写位线与读位线通过电气短接的方式连接在一起。
9.根据权利要求5-8任一项所述的包括多个存储单元的阵列电路，其特征在于，其中，
进行数据维持操作时不改变所述信息存储模块所存储的信息，持续控制所述写字线的电压以及所述第一开关送往信息存储模块的电压，使所述铁电晶体管、反铁电晶体管或纳米机电继电器处于滞回特性的滞回窗口区间内，从而避免所存储的信息发生变化；
进行写操作时，所述写字线驱动所述第一开关使其导通，通过控制所述写位线的电压控制所述铁电晶体管、反铁电晶体管或纳米机电继电器的栅极电压，以改变所述铁电晶体管、反铁电晶体管或纳米机电继电器的滞回特性所处的状态；
进行读操作时，所述读字线驱动所述第二开关使其导通，以通过所述铁电晶体管、反铁电晶体管或纳米机电继电器的阻抗特性获取所存储的信息。
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