CN111462791A - 电路单元及具有其的电路阵列 - Google Patents

电路单元及具有其的电路阵列 Download PDF

Info

Publication number
CN111462791A
CN111462791A CN202010162766.5A CN202010162766A CN111462791A CN 111462791 A CN111462791 A CN 111462791A CN 202010162766 A CN202010162766 A CN 202010162766A CN 111462791 A CN111462791 A CN 111462791A
Authority
CN
China
Prior art keywords
port
circuit
data
switch
control line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010162766.5A
Other languages
English (en)
Inventor
李学清
吴珏键
钟宏涛
刘勇攀
杨华中
马啸阳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsinghua University
Original Assignee
Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University filed Critical Tsinghua University
Priority to CN202010162766.5A priority Critical patent/CN111462791A/zh
Publication of CN111462791A publication Critical patent/CN111462791A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

Abstract

本发明公开了一种电路单元及具有其的电路阵列，所述电路单元包括：第一开关，第二开关和数据存储器。所述第一开关包括第一输入端和第一输出端；所述第二开关包括第二输入端和第二输出端；所述数据存储器包括第一端口、第二端口和第三端口，所述第三端口可改变所述数据存储器中的存储数据，所述第三端口和所述存储数据可控制所述第一端口和所述第二端口，所述第一输出端和所述第二输出端均与所述第三端口相连。根据本发明的电路单元一方面可以实现零静态功耗，进而可以更好的存储数据，防止数据丢失；另一方面具有更高的存储密度，从而有利于提升存储带宽。

Description

电路单元及具有其的电路阵列
技术领域
本发明涉及存储器单元电路技术领域，尤其是涉及一种电路单元及具有其的电路阵列。
背景技术
大数据相关的应用在如今的许多领域有着来越重要的地位，存储器在其中起到关键的作用。针对这些应用的特点，需要存储器具有更高的存取带宽，更低的存取延迟和能耗。另一方面，由于存在大量的矩阵和向量的运算，数据访问的组织形式的需求也更加灵活。
在现有技术中，传统的存储器阵列往往一个周期内只能以一个维度的方式读取或写入，对于以另一维度方向连续存取数据的应用则无法获得更好的性能。因此，上述技术存在改进空间。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明的一个目的在于提出一种电路单元，所述电路单元一方面可以实现零静态功耗，进而可以更好的存储数据，防止数据丢失；另一方面具有更高的存储密度，从而有利于提升存储带宽。
本发明第二目的还提出了一种具有上述电路单元的电路阵列。
根据本发明实施例的电路单元包括：第一开关，第二开关和数据存储器。所述第一开关包括第一输入端和第一输出端；所述第二开关包括第二输入端和第二输出端；所述数据存储器包括第一端口、第二端口和第三端口，所述第三端口可改变所述数据存储器中的存储数据，所述第三端口和所述存储数据可控制所述第一端口和所述第二端口，所述第一输出端和所述第二输出端均与所述第三端口相连。
根据本发明的电路单元一方面可以实现零静态功耗，进而可以更好的存储数据，防止数据丢失；另一方面具有更高的存储密度，从而有利于提升存储带宽。
根据本发明一个实施例的电路单元，所述第一开关和所述第二开关可控制所述数据存储器中的所述存储数据的读取和写入。
根据本发明一个实施例的电路单元，所述数据存储器为非易失存储器。
根据本发明一个实施例的电路单元，所述数据存储器为铁电晶体管，所述第三端口为所述铁电晶体管的栅极，所述栅极包含铁电绝缘层；所述第一端口和所述第二端口其中一个为所述铁电晶体管的源极，另一个为所述铁电晶体管的漏极。
根据本发明的第二方面的电路阵列，设置有如第一方面任一种所述的电路单元，所述电路阵列中的多个所述电路单元以多行多列的方式排列。
进一步地，同一行的多个所述电路单元的所述第一端口通过第一控制线相连，同一列的多个所述电路单元的所述第二端口通过第二控制线相连。
进一步地，同一行的多个所述电路单元的所述第一开关的控制信号输入端通过第三控制线相连，同一列的多个所述电路单元的所述第二开关的控制信号输入端通过第四控制线相连。
进一步地，同一列的多个所述电路单元的所述第一输入端通过第一信号线相连，同一行的多个所述电路单元的所述第二输入端通过第二信号线相连。
所述电路阵列与上述的电路单元相对于现有技术具有相同的优势，另外还具有多维度的方式实现数据的读取或写入，进而具有更高存储效率、更低储存能耗等特点。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是根据本发明实施例的电路单元的结构示意一图；
图2是根据本发明实施例的电路单元的结构示意二图；
图3是根据本发明实施例的数据存储器的结构示意图；
图4是根据本发明实施例的电路单元的受控示意一图；
图5是根据本发明实施例的电路单元的受控示意二图；
图6是根据本发明实施例的电路阵列的结构示意图；
图7是图6中A处的局部放大一图；
图8是图6中A处的局部放大二图。
附图标记：
100-电路阵列，10-电路单元，1-第一开关，11-第一输入端，12-第一输出端，13-第一开关的控制信号输入端，2-第二开关，21-第二输入端，22-第二输出端，23-第二开关的控制信号输入端，3-数据存储器，31-第一端口，32-第二端口，33-第三端口，331-铁电绝缘层，4-第一控制线，5-第二控制线，6-第三控制线，7-第四控制线，8-第一信号线，9-第二信号线。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
下面参考图1-图8描述根据本发明实施例的电路单元10。如图1和图2所示，根据本发明实施例的电路单元10可以包括：第一开关1，第二开关2和数据存储器3。其中第一开关1可以包括第一输入端11和第一输出端12，类似地，第二开关2可以包括第二输入端21和第二输出端22，第一开关1和第二开关2可以分别实现对电路单元10的供电操作或断电操作。进一步地，数据存储器3可以包括第一端口31、第二端口32和第三端口33，其中第三端口33可改变数据存储器3中的存储数据，第三端口33和存储数据可控制第一端口31和第二端口32，具体地，第三端口33和存储数据可控制第一端口31和第二端口32的电气特性。进一步地，第一输出端12和第二输出端22均与第三端口33相连，这样通过第一输出端12和第二输出端22可以实现对数据存储器3的供电操作或断电操作。
根据本发明的电路单元10一方面可以实现零静态功耗，进而可以更好的存储数据，防止数据丢失；另一方面具有更高的存储密度，从而有利于提升存储带宽。
根据本发明一个实施例的电路单元10，如图2所示，第一开关1和第二开关2可控制数据存储器3中的存储数据的读取和写入。进一步地，在一个具体的实施例中，第一开关1和第二开关2可以为晶体管，具体地，第一开关1的第一输入端11可以为晶体管的源极，第一输出端12可以为晶体管的漏极；类似地，第二开关2的第二输入端21可以为晶体管的源极，第二输出端22可以为晶体管的漏极。
根据本发明一个实施例的电路单元10，数据存储器3可以为非易失存储器，这样有利于电路单元10获得更高的集成密度；另外由于非易失存储器具有非易失特性，在数据存储器3处于闲置状态时，可以关闭电路单元10的电源，这样一方面数据存储器3中的存储数据不会丢失，另一方面可以实现数据存储器3极低的闲置功耗。
根据本发明一个实施例的电路单元10，如图3所示，数据存储器3可以为铁电晶体管，其中第三端口33可以为铁电晶体管的栅极，栅极包含铁电绝缘层331，铁电绝缘层331可以实现数据存储器3中的存储数据在断电的情况下不丢失，进而可以满足数据存储器3在断电的情况下保存数据，从而实现电路单元10极低的闲置功耗。进一步地，第一端口31和第二端口32其中一个为铁电晶体管的源极，另一个为铁电晶体管的漏极。例如在一个具体的实施例中，第一端口31可以为铁电晶体管的源极，第二端口32可以为铁电晶体管的漏极；在另一个具体的实施例中，第一端口31可以为铁电晶体管的漏极，第二端口32可以为铁电晶体管的源极。
根据本发明的第二方面的电路阵列100，如图6所示，设置有如第一方面任一种的电路单元10，其中电路阵列100中的多个电路单元10以多行多列的方式排列。这样有利于提升电路阵列100的存储带宽。现有技术中的电路阵列在处理存储数据时，只能以一个维度的方式读取或写入，存取数据的效率低、能耗大。而本发明实施例的电路阵列100可以以多维度的方式存取数据，进而实现电路阵列100更低的存取延迟和更低的能耗。在本发明的描述中，“多个”的含义是两个或两个以上。
进一步地，如图7和图8所示，同一行的多个电路单元10的第一端口31通过第一控制线4相连，同一列的多个电路单元10的第二端口32通过第二控制线5相连。进一步地，同一行的多个电路单元10的第一开关的控制信号输入端13通过第三控制线6相连，同一列的多个电路单元10的第二开关的控制信号输入端23通过第四控制线7相连。进一步地，同一列的多个电路单元10的第一输入端11通过第一信号线8相连，同一行的多个电路单元10的第二输入端21通过第二信号线9相连。这样通过第一控制线4、第二控制线5、第三控制线6、第四控制线7、第一信号线8和第二信号线9可以实现以多维度的方式对电路阵列100进行数据的读取或写入，进而有利于提升电路阵列100的工作效率和降低电路阵列100的存储能耗。需要说明的是，如图6所示，左右方向即为行的方向，上下方向即为列的方向。
下面结合图1-图8具体详述一下本发明实施例的电路阵列100的工作原理：
(1)当电路阵列100进行行读取操作时，将第三控制线6设置为高电平，使得第一开关1导通；第四控制线7设置为低电平，使得第二开关2关断；第一信号线8设置为低电平，使得数据存储器3的第三端口33接地。随后将第一控制线4拉高为高电平，在一个实施例中，若数据存储器3为正极化，此时第一端口31和第二端口32之间的电导很大，第二控制线5将会很快被拉高为高电平，进而读取出数据存储器3中存储的信息。在另一个实施例中，若数据存储器3为负极化，此时第一端口31和第二端口32之间的电导很小，第二控制线5的电平不会明显升高，此时可以通过运算放大器(图中未示出)读取第二控制线5的输出电流，进而读取出数据存储器3中存储的信息。
(2)当电路阵列100进行列读取操作时，将第四控制线7设置为高电平，使得第二开关2导通；第三控制线6设置为低电平，使得第一开关1关断；第二信号线9设置为低电平，使得数据存储器3的第三端口33接地。随后将第三控制线6拉高为高电平，在一个实施例中，若数据存储器3为正极化，此时第一端口31和第二端口32之间的电导很大，第一控制线4将会很快被拉高为高电平，进而读取出数据存储器3中存储的信息。在另一个实施例中，若数据存储器3为负极化，此时第一端口31和第二端口32之间的电导很小，第一控制线4的电平不会明显升高，此时可以通过运算放大器读取第一控制线4的输出电流，进而读取出数据存储器3中存储的信息。
(3)当电路阵列100进行行写入操作时，将第三控制线6设置为高电平，使得第一开关1导通；第四控制线7设置为低电平，使得第二开关2关断。先将第一控制线4设置为低电平，对需要写入数据“1”的单元，将第一信号线8设置为高电平，第二控制线5设置为低电平。在一个具体的实施例中，当第一端口31为铁电晶体管的源极时，此时第三端口33和第一端口31之间的电压为正偏压，且超过极性反转的正阈值电压，从而将数据存储器3的极化状态改变为正。类似地，在一个具体的实施例中，当第二端口32为铁电晶体管的源极时，此时第三端口33和第二端口32之间的电压为正偏压，且超过极性反转的正阈值电压，从而将数据存储器3的极化状态改变为正。再将第一控制线4设置为高电平，对需要写入数据“0”的单元，将第一信号线8设置为低电平，第二控制线5设置为高电平。在一个具体的实施例中，当第一端口31为铁电晶体管的源极时，此时第三端口33和第一端口31之间的电压为负偏压，且小于极性反转的负阈值电压，从而将数据存储器3的极化状态改变为负。类似地，在一个具体的实施例中，当第二端口32为铁电晶体管的源极时，此时第三端口33和第二端口32之间的电压为负偏压，且小于极性反转的负阈值电压，从而将数据存储器3的极化状态改变为负。
(4)当电路阵列100进行列写入操作时，将第四控制线7设置为高电平，使得第二开关2导通；第三控制线6设置为低电平，使得第一开关1关断。先将第二控制线5设置为低电平，对需要写入数据“1”的单元，将第二信号线9设置为高电平，第一控制线4设置为低电平。在一个具体的实施例中，当第一端口31为铁电晶体管的源极时，此时第三端口33和第一端口31之间的电压为正偏压，且超过极性反转的正阈值电压，从而将数据存储器3的极化状态改变为正。类似地，在一个具体的实施例中，当第二端口32为铁电晶体管的源极时，此时第三端口33和第二端口32之间的电压为正偏压，且超过极性反转的正阈值电压，从而将数据存储器3的极化状态改变为正。再将第二控制线5设置为高电平，对需要写入数据“0”的单元，将第二信号线9设置为低电平，第一控制线4设置为高电平。在一个具体的实施例中，当第一端口31为铁电晶体管的源极时，此时第三端口33和第一端口31之间的电压为负偏压，且小于极性反转的负阈值电压，从而将数据存储器3的极化状态改变为负。类似地，在一个具体的实施例中，当第二端口32为铁电晶体管的源极时，此时第三端口33和第二端口32之间的电压为负偏压，且小于极性反转的负阈值电压，从而将数据存储器3的极化状态改变为负。
需要说明的是，在上述工作原理中正极化对应数据“1”，负极化对应数据“0”，当然在另一些实施例中，也可以相反设置，即正极化对应数据“0”，负极化对应数据“1”。
综上所述，根据本发明的电路单元10，通过在第三端口33设置铁电绝缘层331，一方面可以实现零静态功耗，进而可以更好的存储数据，防止数据丢失；另一方面具有更高的存储密度，从而有利于提升存储带宽。
本发明还提供了一种电路阵列100，该电路阵列100包括上述的电路单元10，从而具有储存效率高、存储能耗低等优点。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (8)

1.一种电路单元，其特征在于，包括：
第一开关，所述第一开关包括第一输入端和第一输出端；
第二开关，所述第二开关包括第二输入端和第二输出端；
数据存储器，所述数据存储器包括第一端口、第二端口和第三端口，所述第三端口可改变所述数据存储器中的存储数据，所述第三端口和所述存储数据可控制所述第一端口和所述第二端口，所述第一输出端和所述第二输出端均与所述第三端口相连。
2.根据权利要求1所述的电路单元，其特征在于，所述第一开关和所述第二开关可控制所述数据存储器中的所述存储数据的读取和写入。
3.根据权利要求2所述的电路单元，其特征在于，所述数据存储器为非易失存储器。
4.根据权利要求1所述的电路单元，其特征在于，所述数据存储器为铁电晶体管，所述第三端口为所述铁电晶体管的栅极，所述栅极包含铁电绝缘层；所述第一端口和所述第二端口其中一个为所述铁电晶体管的源极，另一个为所述铁电晶体管的漏极。
5.一种电路阵列，其特征在于，包括：根据权利要求1-4中任一项所述的电路单元，所述电路阵列中的多个所述电路单元以多行多列的方式排列。
6.根据权利要求5所述的电路阵列，其特征在于，同一行的多个所述电路单元的所述第一端口通过第一控制线相连，同一列的多个所述电路单元的所述第二端口通过第二控制线相连。
7.根据权利要求5所述的电路阵列，其特征在于，同一行的多个所述电路单元的所述第一开关的控制信号输入端通过第三控制线相连，同一列的多个所述电路单元的所述第二开关的控制信号输入端通过第四控制线相连。
8.根据权利要求5所述的电路阵列，其特征在于，同一列的多个所述电路单元的所述第一输入端通过第一信号线相连，同一行的多个所述电路单元的所述第二输入端通过第二信号线相连。
CN202010162766.5A 2020-03-10 2020-03-10 电路单元及具有其的电路阵列 Pending CN111462791A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010162766.5A CN111462791A (zh) 2020-03-10 2020-03-10 电路单元及具有其的电路阵列

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010162766.5A CN111462791A (zh) 2020-03-10 2020-03-10 电路单元及具有其的电路阵列

Publications (1)

Publication Number Publication Date
CN111462791A true CN111462791A (zh) 2020-07-28

Family

ID=71681832

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010162766.5A Pending CN111462791A (zh) 2020-03-10 2020-03-10 电路单元及具有其的电路阵列

Country Status (1)

Country Link
CN (1) CN111462791A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1848293A (zh) * 2006-04-21 2006-10-18 北京大学深圳研究生院 铁电动态随机存储器单管单元阵列的编程方法
CN109860304A (zh) * 2019-03-29 2019-06-07 中国科学院微电子研究所 一种铁电存储器、铁电存储器的制备方法及控制方法
CN110428858A (zh) * 2019-07-11 2019-11-08 清华大学 基于具有滞回特性器件的静态存储器
CN110600065A (zh) * 2019-08-16 2019-12-20 清华大学 具有对称特性的存储器单元及其构成的阵列电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1848293A (zh) * 2006-04-21 2006-10-18 北京大学深圳研究生院 铁电动态随机存储器单管单元阵列的编程方法
CN109860304A (zh) * 2019-03-29 2019-06-07 中国科学院微电子研究所 一种铁电存储器、铁电存储器的制备方法及控制方法
CN110428858A (zh) * 2019-07-11 2019-11-08 清华大学 基于具有滞回特性器件的静态存储器
CN110600065A (zh) * 2019-08-16 2019-12-20 清华大学 具有对称特性的存储器单元及其构成的阵列电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SUMITHA GEORGE等: ""Symmetric 2-D-Memory Access to Multidimensional Data"", 《IEEE》 *

Similar Documents

Publication Publication Date Title
US6717844B1 (en) Semiconductor memory device with latch circuit and two magneto-resistance elements
EP2556507B1 (en) Asymmetric write scheme for magnetic bit cell elements
JP3907664B2 (ja) 半導体記憶装置
US9171618B2 (en) Semiconductor integrated circuit and processor
US20050190597A1 (en) Semiconductor device
US20080037313A1 (en) Configurable sram system and method
US11056184B2 (en) Static memory based on components with current-voltage hysteresis characteristics
JPWO2009025346A1 (ja) データ保持装置
TWI754461B (zh) 記憶體胞元、sram裝置以及寫入資料至sram裝置的方法
US20160351257A1 (en) Non-volatile memory cell and non-volatile memory device
US20050057957A1 (en) Ferroelectric memory
US6058040A (en) Ferroelectric memory
TW459230B (en) Static RAM having word line driving circuitry shared by all the memory cells provided therein
JP3003631B2 (ja) 不揮発性半導体記憶装置
US8159873B2 (en) Semiconductor integrated circuit
CN111462791A (zh) 电路单元及具有其的电路阵列
US7366005B2 (en) Ferroelectric memory device and display-driving IC
US10395700B1 (en) Integrated level translator
CN112863575A (zh) 具有磁性隧道结的非易失寄存器
EP0551756A1 (en) Memory cell with ferro-electric capacitors
KR20030063186A (ko) 데이터 비트 기록 방법 및 회로
TW201801076A (zh) 低功耗記憶體裝置
US20140362649A1 (en) Semiconductor memory device
CN112927737A (zh) 具使用磁性隧道结的非易失寄存器
JP4118654B2 (ja) 半導体記憶セル

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200728

WD01 Invention patent application deemed withdrawn after publication