CN110600065A - 具有对称特性的存储器单元及其构成的阵列电路 - Google Patents

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Abstract

本发明提出一种具有对称特性的存储器单元及其构成的阵列结构，涉及存储器技术领域。所述存储器单元的电路结构包括两个晶体管、一个存储器器件、行位线、列位线、行字线和列字线，第一晶体管的栅极、漏极和源极分别与行字线、行位线和存储器器件一端相连，第二晶体管的栅极和漏极分别与列字线和行位线相连，第二晶体管的源极与存储器器件一端、第一晶体管的源极均相连，存储器器件另一端与列位线相连。所述阵列结构为多个所述存储器单元通过对应的字线与位线相连的方式组成的若干行和若干列。本发明通过电路结构的行、列对称性，能够实现逐行操作与逐列操作，并保证了操作的简便与对称性。

Description

具有对称特性的存储器单元及其构成的阵列电路
技术领域
本发明应用的技术领域是低功耗高性能存储器单元设计，特别涉及一种具有对称特性的存储器单元及其构成的阵列电路。
背景技术
当下，存储器已成为诸多计算系统中的功耗、性能瓶颈；随着存储器数量的增加，内存访问的代价迅速增长。为实现较低的功耗与较短的延迟，已经提出几种解决方案。一类重要的方案是改进存储器件本身，通过使用嵌入式的非易失性存储器(NVM,nonvolatilememory)以避免静态功耗。例如，使用铁电晶体管(FeFET,ferroelectric field effecttransistor)、忆阻器(Memristor，或Resistive Random-AccessMemory，RRAM)和磁性存储器等。但这类存储器件不容易与现有的主流芯片技术进行集成。第二类新兴的解决方案是：使用对称的二维行-列访问方式，以避免不必要的存储访问。对称访问在数据库、矩阵运算、机器学习等方面有显著的应用；在其他许多应用中也可能既需要逐行访问，也需要逐列访问。例如，矩阵计算中，若一个N×N矩阵存储在传统的一维行存储器中，则获取一个数据列将需要访问存储器N次；如果可以进行逐列访问，则访存次数可以减少到1次。
相关的对称存储结构可基于多种易失性和非易失性的器件，已有一些实现方式，例如Y.Chen和Y.Liu于《Dual-addressing memory architecture for two-dimensionalmemory access patterns》中提出一种双寻址动态随机存取存储器(DRAM)(图1，本图中，T1、T2分别为一个晶体管，C为电容器，BL和WL分别为位线和字线)，为实现逐列读写，在传统单管单容(1T1C)的DRAM实现基础上增加了1个存取功能晶体管T2，以及额外1条字线WLT与1条位线BLT；这种实现方案对电容的特殊要求使得该方案不容易与现有的主流芯片技术进行集成，成为该方案的一大缺点。J.Seo等于《A 45nm CMOS neuromorphic chip with ascalable architecture for learning in networks of spiking neurons》以及K.Bong等于《14.6A0.62mW ultra-low-power convolutional-neural-network face-recognition processor and a CIS integrated with always-on haar-like facedetector》中分别提出8T和7T的对称静止存取存储器(SRAM)单元，如图2中(a)，(b)所示，每个单元分别使用8个或者7个晶体管(分别对应8T和7T结构)，其中，8T设计同时支持读访问对称性和写访问对称性，而7T设计仅有读的对称性；与对称DRAM相比，对称SRAM可与现有的主流芯片工艺集成，但是其缺点是面积代价较高，每个单元需要使用至少7个晶体管。另外，S.George等于《Symmetric 2-D-Memory Access to Multi-dimensional Data》提出的基于5T/Cell的对称存储单元，如图3所示。该方案的问题在于占用的面积仍然较大，每个单元需要使用5个晶体管。另一方面，基于忆阻器的方案构成的交叉对称阵列结构，如图4和图5所示，在横纵交叉的字线和位线的每一个交叉口位置，均放置一个忆阻器器件；在进行读操作的时候，通过忆阻器的阻值对字线和位线的电压或电流的影响，实现识别忆阻器所存储的阻值以及进一步地，该阻值所代表的存储的数据。该方案的优点是面积小(即密度高)，但是受限于忆阻器的电阻范围，该方案地漏电较大且能支持的存储器阵列规模较小。
发明内容
本发明的目的在于克服已有技术的不足之处，提出一种具有对称特性的存储器单元及其构成的阵列电路，本发明通过电路结构的行、列对称性，实现高密度的非易失对称存储器的逐行、逐列访问。
为实现上述目的，本发明采用如下技术方案：
本发明提出的一种具有对称特性的存储器单元，其特征在于，该存储器单元的电路结构包括：第一晶体管，第二晶体管，具有第一端与第二端的存储器器件，行位线，列位线，行字线和列字线；其中，第一晶体管的栅极与行字线相连，第一晶体管的漏极与行位线相连，第一晶体管的源极与存储器器件的第一端相连；第二晶体管的栅极与列字线相连，第二晶体管的漏极与行位线相连，第二晶体管的源极与存储器器件的第一端、第一晶体管的源极均相连；存储器器件的第二端与列位线相连。
进一步地，所述的存储器器件具有至少两个不同的组态特性，所述存储器单元通过存储器器件的不同组态特性来存储数据；所述存储器器件为忆阻器器件、磁性存储器件或者其他相变存储器件。
本发明还提出一种包括了至少两个如上述存储器单元的阵列电路，其特征在于：该阵列电路的各个存储器单元通过字线与位线相连的方式组成若干行和若干列；其中，同一行存储器单元的行字线相连接、行位线也相连接，同一列存储器单元的列字线相连接、列位线也相连接。
进一步地，：在对某一行中的任意个存储器单元所存数据进行读操作时，通过控制该行对应存储器单元的行字线电压使得相应存储器单元的第一晶体管导通；通过测量该行相应存储器单元列位线上的电压或电流的变化来识别该行相应存储器单元存储的数据；
在对某一列中的任意个存储器单元所存数据进行读操作时，通过控制该列对应存储器单元的列字线电压使得相应存储器单元的第二晶体管导通；通过测量该列相应存储器单元行位线上的电压或电流的变化来识别该列相应存储器单元存储的数据；
在对某一行中的任意个存储器单元所存数据进行写操作时，通过控制该行对应存储器单元的行字线电压使得相应存储器单元的第一晶体管导通；通过控制该行相应存储器单元行位线及列位线的状态，使该行中相应存储器单元的阻态特性与所需存储的数据一致；
在对某一列中的任意个存储器单元所存数据进行写操作时，通过控制该列对应存储器单元的列字线电压使得相应存储器单元的第二晶体管导通；通过控制该列相应存储器单元列位线与行位线的状态，使该列中相应存储器单元的阻态特性与所需存储的数据一致。
本发明特点及有益效果：
本发明设计出一种高密度、高可靠性的非易失且支持对称访问特性的存储器，既可以基于RRAM存储器件，也同时适用于自旋转移扭矩磁阻随机存取存储器(STT-MRAM)、相变存储器(PCM)等其他存储器件。针对RRAM，本发明电路在如图4所示的存储器件位于字线、位线的交点处的交叉对称阵列基础上，增加两个晶体管与两条字线，从而在保持对称的行、列读写的同时，缓解了RRAM交叉阵列读写操作中的漏电流问题和阵列规模受限的问题，也保证了对某行或某列电路单元的读写操作不会影响其他不希望更改的电路单元的正常状态。本发明在写入性能上比现有的交叉对称阵列耗能更低、可区分性更高，支持更大的存储规模。
附图说明
图1是一种对称访问DRAM存储器单元的示意图。
图2的(a)和(b)分别是一种7T及8T的对称访问SRAM存储器单元的示意图。
图3是一种基于5T/Cell的FeFET对称存储器单元的示意图。
图4是一种RRAM交叉对称阵列(4×4)的结构示意图。
图5是一种RRAM交叉对称阵列读写操作的流程示意图
图6是本发明存储器单元的电路结构示意图。
图7是本发明存储器单元读操作(以RRAM行操作为例)的示意图。
图8是本发明存储器单元一步写入的写操作(以RRAM行操作为例)示意图。
图9是本发明存储器单元多步写入的写操作(以RRAM行操作为例)示意图，其中(a)为写入“1”，(b)为写入“0”。
图10是本发明存储器单元所组成的阵列结构(4×4)的示意图。
图11中(a)、(b)分别是本发明与其他存储器单元实现的读、写性能指标的比较。
具体实施方式
以下结合附图及具体实施例对本发明技术方案作详细说明。
实施例一：
本实施例的一种具有对称特性的存储器单元，其电路结构如图6所示，该存储器单元的电路结构包含两个晶体管，具有第一端与第二端的存储器器件，行位线R_BL，列位线C_BL，行字线R_WL，列字线C_WL；其中第一晶体管T1的栅极与行字线R_WL相连、漏极与行位线R_BL相连、源极与存储器器件第一端相连；第二晶体管T2的栅极与列字线C_WL相连、漏极与行位线R_BL相连、源极与存储器器件第一端及第一晶体管T1的源极均相连；存储器器件的第二端与列位线C_BL相连。所采用的存储器器件具有至少两个不同的组态特性，本存储器单元通过存储器器件的不同组态特性来存储数据；本实施例的存储器器件采用RRAM。
可以很容易的注意到，该技术方案的一大特点是，T1与T2两个晶体管都可以把存储器件跨接到行位线和列位线上，其中T1受行访问方式控制，T2受列访问方式控制，从而实现了行列两个方向的对称访问。具体的访问方式，以行操作为例：
在对存储单元进行读操作时，如图7所示，利用两个状态阻值不同进行判别：先将行字线R_WL电压偏置于高电平使第一晶体管T1导通，在行位线R_BL与列位线C_BL之间加一定大小的偏压，通过运算放大器等电路读取列位线C_BL的输出电流来判断各存储器单元所存数据：若所得电流的绝对值大于某一阈值，则说明RRAM处于低阻态，否则为高阻态。或者是，从列位线C_BL注入一定大小的电流，读取行位线R_BL与列位线C_BL之间的电压，若该电压的绝对值低于某一阈值，则说明RRAM处于低阻态，否则为高阻态。图7中所示VRead代表读操作时行位线R_BL上的偏压大小，VDD代表使T1晶体管导通的高电压；GND代表一个低电压(常见为等效接地电压)，ISense代表读操作时通过存储器器件的电流，箭头代表电流的方向。
在对存储单元进行写操作时，一种方法是(参见图8)，先将行字线R_WL电压偏置于高电位(例如图中示意的VDD)使第一晶体管T1导通；置行位线R_BL为低电平(例如图中示意的GND电平)，若该存储单元需要存储数据“1”(假设用高阻态代表数据“1”)，则将列位线C_BL置为负电平–VS，以使RRAM转变为高阻态，否则置为高电平+VS。另一种写操作的方法是(参见图9)，第一步，首先将行字线R_WL电压偏置于高电平(例如图9中的VDD)使第一晶体管T1导通；其次置行位线R_BL为高电平(例如图9中的+VS)，若该存储单元需要存储数据“1”(假设用高阻态代表数据“1”)，则将列位线C_BL置为零电平，否则若不需要存储数据“1”，则将列位线C_BL置为高电平+VS；最后置行位线R_BL为零电平，参见图9中(a)，完成高阻态的写入；第二步，若该存储单元存储数据“1”，则将列位线C_BL置为零电平，若该存储单元需要存储数据“0”，则将列位线C_BL置为高电平+VS，参见图9中(b)，完成低阻态的写入。
列操作参照行操作进行，此处不再赘述。需要说明的是，高低阻态和数值信息“0”/“1”之间的对应关系可以根据实际需要设计：可以是高阻态对应“1”，低阻态对应“0”；也可以相反。
实施例二：
本实施例的存储单元电路仍然采用如图6所示的结构，其中的存储器器件使用自旋转移扭矩磁阻随机存取存储器(STT-MRAM,Spin-transfer torque magnetic random-access memory)；连线方式与实施一相同，其中STT-MRAM的固定层与列位线C_BL相连，自由层与晶体管T1、T2的源极均相连。
以行操作为例。在对存储单元进行读操作时，利用两个状态阻值不同进行判别：先将行字线R_WL电压偏置于高电位使第一晶体管T1导通，在行位线R_BL与列位线C_BL之间加一定大小的偏压，通过运算放大器等电路读取列位线C_BL的输出电流来判断存储器单元所存数据：若所得电流的绝对值大于某一阈值，则说明STT-MRAM处于低阻态，可对应相应的存储数值。或者是，从列位线C_BL注入一定大小的电流，读取行位线R_BL与列位线C_BL之间的电压，若该电压的绝对值大于某一阈值，则说明STT-MRAM处于高阻态。
在对存储单元进行写操作时和实施例一相似，此处不再赘述。
实施例三：
存储单元电路仍然采用如图6所示的结构，其中的存储器器件使用相变存储器(PCM,Phase-change memory)；连线方式与实施例一相同，其中PCM的加热电阻一端与列位线C_BL相连，另一端(顶端电极)与晶体管T1、T2的源极均相连。
本实施例的具体的访问方式，以行操作为例。在对存储单元进行读操作时，利用两个状态阻值不同进行判别：先将行字线R_WL电压偏置于高电位使第一晶体管T1导通，在行位线R_BL与列位线C_BL之间加一定大小的偏压，通过运算放大器等电路读取列位线C_BL的输出电流来判断存储器单元所存数据：若所得电流的绝对值大于某一阈值，则说明PCM处于低阻态，则判定存储信息为“0”，否则为“1”。或者是，从列位线C_BL注入一定大小的电流，读取行位线R_BL与列位线C_BL之间的电压，若该电压的绝对值大于某一阈值，则说明PCM处于高阻态，判定存储信息为“1”，否则为“0”。
在对存储单元进行写操作时，先将行字线R_WL电压偏置于高电平使第一晶体管T1导通；通过列位线C_BL向该存储单元注入一定高度、一定时间的脉冲电流或电压，使PCM的材料发生相变，从而通过PCM的无定形相、结晶相两个相，来存储“0”或“1”信息。
实施例四：
本实施例提出一种包含4个实施例一所述存储单元(A、B、C、D)的阵列电路，其电路结构如图10所示，该阵列电路中的各存储单元通过对称的字线与位线相连的方式组成两行、两列；其中，第一行内各存储单元的行字线R_WL1相连接、行位线R_BL1也相连接，第二行内各存储单元的行字线R_WL2相连接、行位线R_BL2也相连接，第一列内各存储单元的列字线C_WL1相连接、列位线C_BL1也相连接，第二列内各存储单元的列字线C_WL2相连接、列位线C_BL2也相连接。
在其他实施例中，所述阵列电路中的各存储单元可由上述实施例二、三的存储单元替换，且保证一个阵列电路中各存储单元结构相同。
对于阵列电路的读写操作，若只针对其中的部分存储单元进行读写操作，那么只需要对被读写的部分存储单元的位线和共享的字线进行操作即可。
本发明有效性验证；
图11给出了本发明与其他现有对称存储器方案在实现的读操作和写操作情况下，性能指标的比较。其中图(a)表明，本方案相比于现有的RRAM的方案在同等电压情况下，单个单元的写入操作的能量更低；如果考虑现有的RRAM方案(图4和图5)中的漏电因素，本方案能节省更多的静态漏电。图(b)表明，本方案和现有的RRAM方案相比，读取延时处于同一个数量级(0.1ns–1ns)内。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (4)

1.一种具有对称特性的存储器单元，其特征在于，该存储器单元的电路结构包括：第一晶体管，第二晶体管，具有第一端与第二端的存储器器件，行位线，列位线，行字线和列字线；其中，第一晶体管的栅极与行字线相连，第一晶体管的漏极与行位线相连，第一晶体管的源极与存储器器件的第一端相连；第二晶体管的栅极与列字线相连，第二晶体管的漏极与行位线相连，第二晶体管的源极与存储器器件的第一端、第一晶体管的源极均相连；存储器器件的第二端与列位线相连。
2.如权利要求1所述的存储器单元，其特征在于，所述的存储器器件具有至少两个不同的组态特性，所述存储器单元通过存储器器件的不同组态特性来存储数据；所述存储器器件为忆阻器器件、磁性存储器件或者其他相变存储器件。
3.一种包括了至少两个如权利要求1或2中所述存储器单元的阵列电路，其特征在于：该阵列电路的各个存储器单元通过字线与位线相连的方式组成若干行和若干列；其中，同一行存储器单元的行字线相连接、行位线也相连接，同一列存储器单元的列字线相连接、列位线也相连接。
4.如权利要求3所述的阵列电路，其特征在于：在对某一行中的任意个存储器单元所存数据进行读操作时，通过控制该行对应存储器单元的行字线电压使得相应存储器单元的第一晶体管导通；通过测量该行相应存储器单元列位线上的电压或电流的变化来识别该行相应存储器单元存储的数据；
在对某一列中的任意个存储器单元所存数据进行读操作时，通过控制该列对应存储器单元的列字线电压使得相应存储器单元的第二晶体管导通；通过测量该列相应存储器单元行位线上的电压或电流的变化来识别该列相应存储器单元存储的数据；
在对某一行中的任意个存储器单元所存数据进行写操作时，通过控制该行对应存储器单元的行字线电压使得相应存储器单元的第一晶体管导通；通过控制该行相应存储器单元行位线及列位线的状态，使该行中相应存储器单元的阻态特性与所需存储的数据一致；
在对某一列中的任意个存储器单元所存数据进行写操作时，通过控制该列对应存储器单元的列字线电压使得相应存储器单元的第二晶体管导通；通过控制该列相应存储器单元列位线与行位线的状态，使该列中相应存储器单元的阻态特性与所需存储的数据一致。
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