TWI782994B - 記憶體系統 - Google Patents

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TWI782994B
TWI782994B TW107120478A TW107120478A TWI782994B TW I782994 B TWI782994 B TW I782994B TW 107120478 A TW107120478 A TW 107120478A TW 107120478 A TW107120478 A TW 107120478A TW I782994 B TWI782994 B TW I782994B
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權正賢
洪道善
申原圭
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韓商愛思開海力士有限公司
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Abstract

一種記憶體系統包括：第一單元陣列，其包括多個記憶體單元；第二單元陣列，其包括多個記憶體單元；以及位址運算電路，其適用於透過將第一值加到位址上來產生用於存取第一單元陣列中的至少一個第一單元的第一單元陣列位址，並且透過將第二值加到位址上來產生用於存取第二單元陣列中的至少一個第二單元的第二單元陣列位址。

Description

記憶體系統
本發明的示例性實施例涉及一種記憶體系統。
最近，學術研究人員和業界正在開發用於替代動態隨機存取記憶體(DRAM)和快閃記憶體的下一代記憶體裝置。提出的下一代記憶體之一為使用可變電阻材料的電阻式記憶體裝置，因為電阻根據所施加的偏壓而迅速改變，因此該可變電阻材料是能夠在至少兩種不同的電阻狀態之間切換的材料。
電阻式記憶體裝置的典型示例包括相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FRAM)等。
電阻式記憶體裝置可以以交叉點陣列結構來形成記憶體單元陣列。交叉點陣列結構為多個下電極(例如，多個列線(字元線))和多個上電極(例如，多個行線(位元線))相互交叉的結構並且記憶體單元設置在每個交叉點處。電阻式記憶體裝置的記憶體單元可以包括串聯耦接的可變電阻裝置和選擇裝置。
本專利申請請求於2017年11月13日向韓國智慧財產權局提交的申請號為10-2017-0150558的韓國專利申請的優先權，其全部內容透過引用合併於此。
本發明的實施例針對一種包括多個單元陣列的記憶體系統，該多個單元陣列的不同位置的單元透過單個命令被一起存取(accessed)。
根據本發明的一個實施例，一種記憶體系統包括：第一單元陣列，其包括多個記憶體單元；第二單元陣列，其包括多個記憶體單元；以及位址運算電路，其適用於透過將第一值加到位址上來產生用於存取所述第一單元陣列中的至少一個第一單元的第一單元陣列位址，並且透過將第二值加到所述位址上來產生用於存取所述第二單元陣列中的至少一個第二單元的第二單元陣列位址。
根據本發明的另一個實施例，一種記憶體系統包括：第一組，其包括兩個或更多個單元陣列；第二組，其包括兩個或更多個單元陣列；以及位址運算電路，其適用於透過將第一值加到位址上來產生用於存取所述第一組中的至少一個第一單元的第一組位址，並且透過將第二值加到所述位址上來產生用於存取所述第二組中的至少一個第二單元的第二組位址。
根據本發明的另一個實施例，一種記憶體系統包括：至少一個記憶體裝置，其包括多個單元陣列；控制器，其適用於對所述至少一個記憶體裝置執行單個操作以儲存或輸出多位元資料，其中所述至少一個記憶體裝置中的單元陣列的數量是所述多位元資料中的位元的數量的整數倍；以及位址運算 電路，其適用於將與用於所述單個操作的命令一起輸入的單元位址轉換成不同的已轉換的單元位址，並且將每個已轉換的單元位址提供給每個單元陣列。
100:單元陣列
110:列電路
120:行電路
300:記憶體系統
311:第一單元陣列
312:第二單元陣列
313:第三單元陣列
318:第八單元陣列
321:第一列電路
322:第二列電路
323:第三列電路
328:第八列電路
331:第一行電路
332:第二行電路
333:第三行電路
338:第八行電路
440:位址運算電路
411:第一單元陣列
412:第二單元陣列
413:第三單元陣列
418:第八單元陣列
421:第一列電路
422:第二列電路
423:第三列電路
428:第八列電路
431:第一行電路
432:第二行電路
433:第三行電路
438:第八行電路
441:列加法器
442:列加法器
443:列加法器
448:列加法器
451:行加法器
452:行加法器
453:行加法器
458:行加法器
540:位址運算電路
511_GRP0:單元陣列
511_GRP1:單元陣列
511_GRP63:單元陣列
512_GRP0:單元陣列
512_GRP1:單元陣列
512_GRP63:單元陣列
521_GRP0:列電路
521_GRP1:列電路
521_GRP63:列電路
522_GRP0:列電路
522_GRP1:列電路
522_GRP63:列電路
531_GRP0:行電路
531_GRP1:行電路
531_GRP63:行電路
532_GRP0:行電路
532_GRP1:行電路
532_GRP63:行電路
541_GRP0:列加法器
541_GRP1:列加法器
541_GRP63:列加法器
542_GRP0:行加法器
542_GRP1:行加法器
542_GRP63:行加法器
BL0:位元線
BL1:位元線
BL2:位元線
BL3:位元線
C_ADD:行地址
DATA:數據
DATA<0：127>:具有128個位元的多位元數據
DATA<0：7>:8位元數據
GRP0:第一組
GRP1:第二組
GRP63:第64組
MC00:記憶體單元
MC01:記憶體單元
MC02:記憶體單元
MC03:記憶體單元
MC10:記憶體單元
MC11:記憶體單元
MC12:記憶體單元
MC13:記憶體單元
MC20:記憶體單元
MC21:記憶體單元
MC22:記憶體單元
MC23:記憶體單元
MC30:記憶體單元
MC31:記憶體單元
MC32:記憶體單元
MC33:記憶體單元
R_ADD:列地址
WL0:字元線
WL1:字元線
WL2:字元線
WL3:字元線
本文中的描述參考了所附圖式，其中在多個視圖中相同的元件符號代表相同的部件，並且其中：〔圖1〕是示出耦接到列電路和行電路的單元陣列的方塊圖；〔圖2〕示出了由於單元陣列中的干擾現象和/或列/行電路中產生的熱量而更可能丟失資料的記憶體單元(其被畫斜線)；〔圖3〕是示出示例性記憶體系統的方塊圖；〔圖4〕是示出另一個示例性記憶體系統的方塊圖；以及〔圖5〕是示出另一個示例性記憶體系統的方塊圖。
下面將參考所附圖式更詳細地描述本發明的公開內容的各種示例。然而，應注意的是，本發明可以以不同的其他形式來實施，並且不應該被解釋為限於本文中所闡述的示例。相反，提供這些示例是為了使本公開透徹和完整，並且將本發明的範圍充分地傳達給本領域技術人員。
還將理解的是，當在本說明書中使用時，術語“包括”、“包含”指明所述元件的存在並且不排除存在或添加一個或更多其他元件。此外，如本文中所使用的，術語“和/或”包括一個或多個相關所列項目的任意組合和所有組合。
在下面的描述中，闡述了許多具體細節以便提供對本發明的透徹理解。本發明可以在沒有這些具體細節中的一些或全部的情況下來實施。在其他情況下，為了避免不必要地混淆本發明，沒有詳細描述習知的程序結構和/或程序。
還應注意的是，在一些情況下，對於相關領域的技術人員而言明顯的是，除非另外明確指出，否則結合一個實施例描述的特徵或元件可以單獨使用或與另一個實施例的其他特徵或元件組合使用。
圖1是示出單元陣列100的方塊圖。參考圖1，單元陣列100可以包括多個字元線WL0、WL1、WL2、WL3(其也被稱為列線)、多個位元線BL0、BL1、BL2、BL3(其也被稱為行線)以及形成在字元線WL0至WL3與位元線BL0至BL3之間的交叉點處的記憶體單元MC00至MC33。字元線WL0至WL3和位元線BL0至BL3可以分別由列電路110和行電路120來控制。字元線WL0至WL3和位元線BL0至BL3可以是用於區分彼此的相對名稱。換言之，所附圖式中的字元線WL0至WL3可以被稱為位元線，而所附圖式中的位元線BL0至BL3可以被稱為字元線。
記憶體單元MC00至MC33可以分別包括電阻式記憶體裝置M00至M33和選擇裝置S00至S33。根據所儲存的資料，電阻式記憶體裝置M00至M33可以具有高電阻狀態或低電阻狀態。電阻式記憶體裝置M11至M33可以是相變記憶體裝置。電阻式記憶體裝置M11至M33可以在結晶態下具有低電阻狀態。電阻式記憶體裝置M00至M33可以在非晶態下具有高電阻狀態。當記憶體單元的兩端之間的電壓位準差較大時，選擇裝置S00至S33可以被導通。當電壓 位準差較小時，選擇裝置S00至S33可以被關斷。在各種示例中，二極體和/或雙向閾值開關(OTS)元件可以用來作為選擇裝置S00至S33。
列電路110可以在字元線WL0至WL3之中選擇與列位址R_ADD相對應的字元線。行電路120可以在位元線BL0至BL3之中選擇與行位址C_ADD相對應的位元線，並且經由選中位元線來將資料DATA寫入(編程)到選中記憶體單元中，或從選中記憶體單元讀取資料DATA。位於選中字元線與選中位元線之間的交叉點處的記憶體單元可以是選中記憶體單元。作為示例而非限制，當選擇字元線WL1和位元線BL2時，記憶體單元MC12可以是選中記憶體單元。
在單元陣列100中的讀取操作期間，電流可以流過行電路120，接著是選中位元線，接著是選中記憶體單元，接著是選中字元線，接著是列電路110。當選中記憶體單元是記憶體單元MC23時，由於記憶體單元MC13、記憶體單元MC22、記憶體單元MC21、記憶體單元MC20位於電流流過的路徑上，因此在記憶體單元MC23的讀取操作期間，在記憶體單元MC13、記憶體單元MC22、記憶體單元MC21、記憶體單元MC20中發生干擾現象。當選中記憶體單元是記憶體單元MC02時，由於記憶體單元MC01、記憶體單元MC00位於電流流過的路徑上，因此在記憶體單元MC02的讀取操作期間，在記憶體單元MC01、記憶體單元MC00中會發生干擾現象。換言之，在每個單元陣列中與選中記憶體單元相比更靠近列電路110的記憶體單元中的至少一些(其與在讀取操作期間選中的字元線相對應)中會發生干擾現象，以及在記憶體單元之中與選中記憶體單元相比更靠近行電路120的記憶體單元中的至少一些(其與在讀取操作期間選中的位元線相對應)中會發生干擾現象。此外，在讀取操作期 間，會在列電路110和行電路120中產生熱量。更靠近列電路110和行電路120的記憶體單元會更多地受到所產生的熱量的影響。
在圖2中，被畫斜線的記憶體單元表示由於在列電路110和行電路120中產生的熱量和/或在單元陣列100中的干擾現象而更可能丟失資料的記憶體單元。圖2示例性地示出了包括8×8個記憶體單元(即，64個記憶體單元)的單元陣列。在圖2中，為了便於說明，省略了字元線和位元線。從圖2可以理解的是，由於隨機讀取操作被重複，因此更靠近列電路110和/或行電路120的記憶體單元中的至少一些(即，與較小編號的字元線或位元線耦接的記憶體單元)的資料更容易丟失。
圖3是示出記憶體系統300的方塊圖。記憶體系統300可以是包括多個記憶體裝置的記憶體模組，或記憶體系統300可以是單個記憶體裝置。
參考圖3，記憶體系統300可以包括第一單元陣列311至第八單元陣列318、第一列電路321至第八列電路328以及第一行電路331至第八行電路338。
在許多情況下在記憶體系統300中的單個讀取操作或寫入操作中僅單個一位元資料被讀取或寫入，這可能並不常見。在大型存放區系統的大多數情況下，在單個讀取操作或寫入操作中多個位元的資料被讀取和寫入。作為示例而非限制，可以在讀取操作期間一次讀取8位元資料DATA<0：7>，並且可以在寫入操作期間一次寫入8位元資料DATA<0：7>。當在一個單元陣列中僅一位元資料可以被讀取和寫入時，為了讀取和寫入8位元資料DATA<0：7>，同時存取八個單元陣列311至318。
第一單元陣列311至第八單元陣列318可以由第一列電路321至第八列電路328以及第一行電路331至第八行電路338來存取。第一列電路321至第八列電路328接收相同的列位址R_ADD並且第一行電路331至第八行電路338接收相同的行位址C_ADD。因此，第一單元陣列311至第八單元陣列318可以存取八個記憶體單元陣列311至318的每個記憶體單元陣列中的相同位置的記憶體單元。作為示例而非限制，當在第一記憶體單元陣列311的位置(0,0)處的記憶體單元被存取(例如，讀取或寫入)時，在第二單元陣列312至第八單元陣列318的位置(0,0)處的記憶體單元也同時被存取。位置(0,0)是指位於第0列和第0行的記憶體單元。
如上所解釋的，在位置(0,0)處的記憶體單元由於其位置更靠近列電路和行電路而更易於因干擾和/或熱量產生而發生單元損壞。因此，當同時讀取或寫入第一單元陣列311至第八單元陣列318的每個單元陣列中的在位置(0,0)處的記憶體單元時，在8位元資料DATA<0：7>之中的多個位元處會發生錯誤。結果，可能不會用記憶體系統300的錯誤校正方案或記憶體控制器(未示出)的錯誤校正方案來校正錯誤。另一方面，當第一單元陣列311至第八單元陣列318的每個單元陣列中的在位置(7,7)處的記憶體單元被存取時，可能沒有錯誤或有很少的錯誤。這是因為在位置(7,7)處的記憶體單元基於它們的位置而具有較低(或最低)的錯誤可能性。因此，當第一單元陣列311至第八單元陣列318的每個單元陣列中的在位置(7,7)處的記憶體單元被讀取或寫入時，在8位元資料DATA<0：7>中幾乎不會發生錯誤。
圖4是示出根據本公開的另一個實施例的記憶體系統400的方塊圖。記憶體系統400可以是包括多個記憶體裝置的記憶體模組，或記憶體系統400可以是單個記憶體裝置。
參考圖4，記憶體系統400可以包括第一單元陣列411至第八單元陣列418、第一列電路421至第八列電路428、第一行電路431至第八行電路438以及位址運算電路440。
在記憶體系統400中分別執行的單個寫入操作或單個讀取操作期間，多位元資料DATA<0：7>可以被寫入第一單元陣列411至第八單元陣列418中，或被從第一單元陣列411至第八單元陣列418中讀取。
位址運算電路440可以分別產生第一單元陣列列位址R_ADD_0至第八單元陣列列位址R_ADD_7以及第一單元陣列行位址C_ADD_0至第八單元陣列行位址C_ADD_7，用於從列位址R_ADD和行位址C_ADD分別存取第一單元陣列411至第八單元陣列418。第一單元陣列列位址R_ADD_0至第八單元陣列列位址R_ADD_7可以由位址運算電路440透過將0至7的不同值加到列位址R_ADD上來產生。第一單元陣列行位址C_ADD_0至第八單元陣列行位址C_ADD_7可以由位址運算電路440透過將0至7的不同值加到行位址C_ADD上來產生。作為示例而非限制，位址運算電路440可以透過分別將值0加到位址R_ADD、C_ADD上來產生第一單元陣列位址R_ADD_0、C_ADD_0。類似地，位址運算電路440可以透過將值1加到位址R_ADD、C_ADD上來產生第二單元陣列位址R_ADD_1、C_ADD_1，並且透過將值2加到位址R_ADD、C_ADD上來產生第三單元陣列位址R_ADD_2、C_ADD_2等等。簡而言之，位址運算電路440可以透過分別將不同值中的每個值加到傳送進每個單元陣列的列位址 R_ADD和行位址C_ADD中的每一個上來產生第一單元陣列列位址R_ADD_0至第八單元陣列列位址R_ADD_7和第一單元陣列行位址C_ADD_0至第八單元陣列行位址C_ADD_7。這裡，列位址R_ADD和行位址C_ADD可以被從記憶體控制器傳輸到記憶體系統400。
本文中，示例性地示出了位址運算電路440透過將不同的值加到列位址R_ADD上來產生第一單元陣列列位址R_ADD_0至第八單元陣列列位址R_ADD_7，同時透過將不同的值加到行位址C_ADD上來產生第一單元陣列行位址C_ADD_0至第八單元陣列行位址C_ADD_7。然而，本發明的本領域技術人員應該理解的是，在不脫離所公開的發明構思的範圍的情況下，各種其他實施方式是可行的。例如，在所示的示例的一個變型中，提供了一種具有位址運算電路的記憶體系統，該位址運算電路透過僅修改所輸入的列位址R_ADD而不改變所輸入的行位址C_ADD而產生彼此不同的第一單元陣列列位址R_ADD_0至第八單元陣列列位址R_ADD_7。即，第一單元陣列411至第八單元陣列418可以由具有不同列位址R_ADD_0至R_ADD_7的相同行位址C_ADD來存取。所示的示例的另一變型提供了一種具有位址運算電路的記憶體系統，該位址運算電路被配置為透過僅修改所輸入的行位址C_ADD而不改變所輸入的列位址R_ADD而產生彼此不同的第一單元陣列行位址C_ADD_0至第八單元陣列行位址C_ADD_7。即，第一單元陣列411至第八單元陣列418由具有不同行位址C_ADD_0至C_ADD_7的相同列位址R_ADD來控制。
再次參考圖4，位址運算電路440可以包括列加法器441至448和行加法器451至458，其中列加法器441至448用於透過將不同的值加到列位址R_ADD上來產生第一單元陣列列位址R_ADD_0至第八單元陣列列位址 R_ADD_7，行加法器451至458用於透過將不同的值加到行位址C_ADD上來產生第一單元陣列行位址C_ADD_0至第八單元陣列行位址C_ADD_7。
第一單元陣列411至第八單元陣列418可以由第一列電路421至第八列電路428以及第一行電路431至第八行電路438來存取。此外，由於第一列電路421至第八列電路428接收不同的列位址R_ADD_0至列位址R_ADD_7，因此可以存取第一單元陣列411至第八單元陣列418中的不同列。由於第一行電路431至第八行電路438接收不同的行位址C_ADD_0至行位址C_ADD_7，因此可以存取第一單元陣列411至第八單元陣列418中的不同行。簡而言之，可以在讀取操作或寫入操作期間存取(讀取和/或寫入)在每個單元陣列411至418的不同位置處的記憶體單元。
作為示例而非限制，當透過單個命令存取第一單元陣列411中的位置(0,0)處的記憶體單元時，位於不同單元陣列中的不同位置處的記憶體單元可以被如下存取：在第二單元陣列412中的位置(1,1)處的記憶體單元，在第三單元陣列413中的位置(2,2)處的記憶體單元，在第四單元陣列414中的位置(3,3)處的記憶體單元，在第五單元陣列415中的位置(4,4)處的記憶體單元，在第六單元陣列416中的位置(5,5)處的記憶體單元，在第七單元陣列417中的位置(6,6)處的記憶體單元，以及在第八單元陣列418中的位置(7,7)處的記憶體單元。
類似地，當存取第一單元陣列411中的位置(2,5)處的記憶體單元時，位於不同單元陣列中的不同位置處的記憶體單元可以被如下存取： 在第二單元陣列412中的位置(3,6)處的記憶體單元，在第三單元陣列413中的位置(4,7)處的記憶體單元，在第四單元陣列414中的位置(5,0)處的記憶體單元，在第五單元陣列415中的位置(6,1)處的記憶體單元，在第六單元陣列416中的位置(7,2)處的記憶體單元，在第七單元陣列417中的位置(0,3)處的記憶體單元，以及在第八單元陣列418中的位置(1,4)處的記憶體單元。
由於在讀取操作或寫入操作期間在第一單元陣列411至第八單元陣列418中的不同位置處的記憶體單元同時被存取，因此在所有單元陣列411至418中的弱位置(例如，(0,0)位置)的記憶體單元可以不會被同時存取，以及因此，從所有單元陣列411至418輸出的資料的錯誤率可以實質上降低。因此，錯誤的數量可以被包含在記憶體系統400和/或控制記憶體系統400的記憶體控制器的錯誤校正方案的錯誤校正能力內。
如上所述，記憶體系統400可以是單個記憶體裝置或包括多個記憶體裝置的記憶體模組。當記憶體系統400是單個記憶體裝置時，圖4中所示的所有組成元件可以被包括在一個記憶體裝置中。當記憶體系統400是記憶體模組時，多個元件(其包括第一單元陣列411至第八單元陣列418、第一列電路421至第八列電路428、第一行電路431至第八行電路438和位址運算電路440)可以分散且均勻地被佈置在一些裝置中(例如四個記憶體裝置或八個記憶體裝置)。此外，我們注意到：位址運算電路440可以被包括在記憶體模組中，然而，本公開不限於這種方式，並且在各種其他示例中，位址運算電路400可以位於在記憶體模組內包括的記憶體裝置的外部。我們還注意到，位址運算電路 440可以由表格來實現，該表格用於基於預定的修改方案來將輸入的列位址和行位址轉換為實際使用的列位址和行位址。
雖然圖4作為示例示出了包括在記憶體系統400中包括八個單元陣列並且每個單元陣列包括8×8列和行，但這僅僅是一個示例。因此，應注意的是，本公開可以用包括任意不同的單元陣列(例如，多於八個)的記憶體系統來實現。此外，應注意的是：每個單元陣列可以包括數百或數千個列和行。
記憶體單元的特性可以根據它們在包括於不同類型的記憶體裝置而不僅僅是電阻式記憶體裝置內的單元陣列中的位置而不同。由於在所有這樣的記憶體裝置中同時存取在多個單元陣列中的不同位置處的多個記憶體單元可能是有利的或積極的，因此圖4所示的示例適用於所有這些不同類型的記憶體系統。
圖5是示出根據本公開的又一示例的記憶體系統500的方塊圖。記憶體系統500可以是包括多個記憶體裝置的記憶體模組，或記憶體系統500可以是單個記憶體裝置。
參考圖5，記憶體系統500可以包括第一組GRP0至第64組GRP63以及位址運算電路540。第一組GRP0至第64組GRP63中的每一組可以包括兩個單元陣列511_GRP0、512_GRP0、...、511_GRP63、512_GRP63、兩個列電路521_GRP0、522_GRP0、...、521_GRP63、522_GRP63以及兩個行電路531_GRP0、532_GRP0、...、531_GRP63、532_GRP63。
在記憶體系統500的讀取操作或寫入操作期間，具有128個位元的多位元數據DATA<0：127>可以被寫入第一組GRP0至第64組GRP63中的單元陣列511_GRP0至511_GRP63、512_GRP0至512_GRP63(其為128個單元陣 列)，或被從第一組GRP0至第64組GRP63中的單元陣列511_GRP0至511_GRP63、512_GRP0至512_GRP63(其為128個單元陣列)中讀取。
位址運算電路540可以透過分別將不同的值0至63加到位址R_ADD和C_ADD上來產生在第一組GRP0至第64組GRP63中使用的第一組位址R_ADD_GRP0、C_ADD_GRP0至第64組地址R_ADD_GRP63、C_ADD_GRP63。作為示例而非限制，位址運算電路540可以透過將值5加到位址R_ADD、C_ADD上來產生第六組位址R_ADD_GRP5、C_ADD_GRP5，同時透過將值63加到位址R_ADD、C_ADD上來產生第64組位址R_ADD_GRP63、C_ADD_GRP63。
位址運算電路540可以包括列加法器541_GRP0至541_GRP63和行加法器542_GRP0至542_GRP63，其中列加法器541_GRP0至541_GRP63被配置為透過分別將不同的值加到列位址R_ADD上來產生第一組列位址R_ADD_GRP0至第64組列地址R_ADD_GRP63，行加法器542_GRP0至542_GRP63被配置為透過分別將不同的值加到行位址C_ADD上來產生第一組行位址C_ADD_GRP0至第64組行地址C_ADD_GRP63。
本文中，示例性地示出了位址運算電路540透過將不同的值加到列位址R_ADD上來產生第一組列位址R_ADD_GRP0至第64組列地址R_ADD_GRP63，而透過將不同的值加到行位址C_ADD上來產生第一組行位址C_ADD_GRP0至第64組行地址C_ADD_GRP63。然而，在另一個示例中，可能如下：位址運算電路540僅修改列位址R_ADD而不改變行位址C_ADD以產生第一組列位址R_ADD_GRP0至第64組列地址R_ADD_GRP63。第一組GRP0至第64組GRP63可以由具有不同列位址R_ADD_GRP0至R_ADD_GRP63的同一行位 址C_ADD來同時存取。此外，在另一個示例中，位址運算電路540可以僅修改行位址C_ADD而不改變列位址R_ADD以產生第一組行位址C_ADD_GRP0至第64組行地址C_ADD_GRP63。第一組GRP0至第64組GRP63使用具有不同行位址C_ADD_GRP0至C_ADD_GRP63的相同列位址R_ADD。
由於在第一組GRP0至第64組GRP63中使用不同的位址，因此在第一組GRP0至第64組GRP63的讀取操作或寫入操作期間，可以在不同組中存取不同位置處的記憶體單元。作為示例而非限制，當在第一組GRP0的單元陣列中存取位置(1,0)處的記憶體單元時，可以在第三組的單元陣列中存取位置(3,2)處的記憶體單元。由於在讀取操作和寫入操作期間針對第一組GRP0至第64組GRP63存取不同位置的記憶體單元，因此不會在所有組GRP0至GRP63中同時存取弱位置的記憶體單元，從而可以避免在多位元資料上發生大量錯誤。
記憶體系統500可以是單個記憶體裝置或包括多個記憶體裝置的記憶體模組。作為示例而非限制，圖5的所有組成元件可以被包括在一個記憶體裝置中，或它們可以被包括在針對所述組GRP0至GRP63中的每個組的不同記憶體裝置(例如，64個記憶體裝置)中，並且位址運算電路540也可以分散地設置在不同的記憶體裝置中。
此外，我們注意到：在不同類型的記憶體裝置中同時存取多個單元陣列中的不同位置處的記憶體單元是有利的，在不同類型的記憶體裝置中的記憶體單元具有根據它們在單元陣列中的位置而可能不同的特性。因此，前述的本公開的圖5的示例可以適用於這樣的記憶體裝置。
根據本公開的前述示例，在多個單元陣列中存取不同位置的記憶體單元，因此實質上減少了記憶體系統中錯誤的發生。
儘管已經關於前述具體示例描述了本發明，但是對於本領域技術人員來說顯而易見的是，在不脫離所附申請專利範圍中所限定的本發明的精神和範圍的情況下，可以做出各種其他示例、變化和修改。
411:第一單元陣列
412:第二單元陣列
413:第三單元陣列
418:第八單元陣列
421:第一列電路
422:第二列電路
423:第三列電路
428:第八列電路
431:第一行電路
432:第二行電路
433:第三行電路
438:第八行電路
440:位址運算電路
441:列加法器
442:列加法器
443:列加法器
448:列加法器
451:行加法器
452:行加法器
453:行加法器
458:行加法器
C_ADD:行地址
DATA:數據
DATA<0：7>:8位元數據
R_ADD:列地址

Claims (18)

  1. 一種記憶體系統，包括：第一單元陣列，其包括多個記憶體單元；第二單元陣列，其包括多個記憶體單元；以及位址運算電路，其適用於透過將第一值加到位址上來產生第一單元陣列位址，所述第一單元陣列位址用於存取所述第一單元陣列中的至少一個第一單元，以及透過將第二值加到所述位址上來產生第二單元陣列位址，所述第二單元陣列位址用於存取所述第二單元陣列中的至少一個第二單元；其中，所述位址、所述第一單元陣列位址和所述第二單元陣列位址中的每一個包括列位址和行位址，以及所述位址運算電路透過將所述第一值加到所述位址的列位址上來產生所述第一單元陣列位址的列位址，並且透過將所述第一值加到所述位址的行位址上來產生所述第一單元陣列位址的行位址，以及透過將所述第二值加到所述位址的列位址上來產生所述第二單元陣列位址的列位址，並且透過將所述第二值加到所述位址的行位址上來產生所述第二單元陣列位址的行位址。
  2. 如請求項1所述的記憶體系統，其中，所述第一單元陣列和所述第二單元陣列回應於所述位址而同時被存取。
  3. 如請求項1所述的記憶體系統，其中，所述第一單元陣列和所述第二單元陣列被包括在記憶體裝置中。
  4. 如請求項1所述的記憶體系統， 其中，所述位址被從記憶體控制器傳輸到所述位址運算電路，以及其中，所述記憶體單元是電阻式記憶體單元。
  5. 如請求項2所述的記憶體系統，其中，第一單元陣列中基於所述第一單元陣列位址來存取的記憶體單元的位置與所述第二單元陣列中基於所述第二單元陣列位址來存取的記憶體單元的位置不同。
  6. 如請求項1所述的記憶體系統，其中，所述第一單元陣列和所述第二單元陣列被包括在不同的記憶體裝置中。
  7. 如請求項1所述的記憶體系統，其中，所述位址運算電路包括至少兩個加法器。
  8. 一種記憶體系統，包括：第一組，其包括兩個或更多個單元陣列；第二組，其包括兩個或更多個單元陣列；以及位址運算電路，其適用於透過將第一值加到位址上來產生用於存取所述第一組中的至少一個第一單元的第一組位址，並且透過將第二值加到所述位址上來產生用於存取所述第二組中的至少一個第二單元的第二組位址。
  9. 如請求項8所述的記憶體系統，其中，所述第一組和所述第二組回應於所述位址而同時被存取。
  10. 如請求項8所述的記憶體系統，其中，所述位址、所述第一組位址和所述第二組位址中的每一個包括列位址。
  11. 如請求項8所述的記憶體系統，其中，所述位址、所述第一組位址和所述第二組位址中的每一個包括行位址。
  12. 如請求項8所述的記憶體系統，其中，所述位址、所述第一組位址和所述第二組位址中的每一個包括列位址和行位址，以及所述位址運算電路透過將所述第一值加到所述位址的列位址上來產生所述第一組位址的列位址，並且透過將所述第一值加到所述位址的行位址上來產生所述第一組位址的行位址，以及透過將所述第二值加到所述位址的列位址上來產生所述第二組位址的列位址，並且透過將所述第二值加到所述位址的行位址上來產生所述第二組位址的行位址。
  13. 如請求項8所述的記憶體系統，其中，所述第一組和所述第二組被包括在記憶體裝置中。
  14. 如請求項8所述的記憶體系統，其中，所述第一組和所述第二組被包括在不同的記憶體裝置中。
  15. 如請求項8所述的記憶體系統，其中，所述第一組的單元陣列中基於所述第一組位址來存取的記憶體單元的位置與所述第二組的單元陣列中基於所述第二組位址來存取的記憶體單元的位置不同。
  16. 如請求項8所述的記憶體系統，其中，所述位址被從記憶體控制器傳輸到所述位址運算電路。
  17. 如請求項8所述的記憶體系統，還包括：錯誤校正電路，其適用於校正從所述第一組和所述第二組讀取的資料的錯誤。
  18. 一種記憶體系統，包括：至少一個記憶體裝置，其包括多個單元陣列； 控制器，其適用於對所述至少一個記憶體裝置執行單個操作以儲存或輸出多位元資料，其中所述至少一個記憶體裝置中的單元陣列的數量是所述多位元資料中的位元的數量的整數倍；以及位址運算電路，其適用於將與用於所述單個操作的命令一起輸入的單元位址轉換成不同的已轉換的單元位址，並且將每個已轉換的單元位址提供給每個單元陣列。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210004185A (ko) * 2019-07-03 2021-01-13 에스케이하이닉스 주식회사 메모리 시스템
KR20210017241A (ko) 2019-08-07 2021-02-17 에스케이하이닉스 주식회사 메모리 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6172687B1 (en) * 1997-04-01 2001-01-09 Sega Enterprises, Ltd. Memory device and video image processing apparatus using the same
US6321320B1 (en) * 1998-10-30 2001-11-20 Hewlett-Packard Company Flexible and programmable BIST engine for on-chip memory array testing and characterization
US7369430B2 (en) * 2004-07-13 2008-05-06 Headway Technologies, Inc. Adaptive algorithm for MRAM manufacturing
CN101577556A (zh) * 2009-06-17 2009-11-11 北京九方中实电子科技有限责任公司 一种矩形交织的实现方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116341A (ja) 1997-06-24 1999-01-22 Toshiba Corp 半導体記憶装置
US6191997B1 (en) 2000-03-10 2001-02-20 Mosel Vitelic Inc. Memory burst operations in which address count bits are used as column address bits for one, but not both, of the odd and even columns selected in parallel.
US7969806B2 (en) * 2008-04-28 2011-06-28 Qimonda Ag Systems and methods for writing to a memory
KR101519931B1 (ko) * 2009-03-06 2015-05-13 삼성전자주식회사 적층 구조의 저항성 메모리 장치, 이를 포함하는 메모리 시스템, 및 적층 가변저항 메모리 셀 어레이 층의 셀 타입 설정 방법
US9032244B2 (en) * 2012-11-16 2015-05-12 Microsoft Technology Licensing, Llc Memory segment remapping to address fragmentation
KR102086460B1 (ko) * 2013-06-28 2020-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그의 리프레쉬 방법
US9367450B1 (en) * 2013-10-07 2016-06-14 Altera Corporation Address arithmetic on block RAMs
US9805782B1 (en) * 2017-02-02 2017-10-31 Elite Semiconductor Memory Technology Inc. Memory device capable of determining candidate wordline for refresh and control method thereof
KR20190053646A (ko) 2017-11-10 2019-05-20 에스케이하이닉스 주식회사 메모리 콘트롤러, 이를 포함하는 반도체 메모리 시스템 및 그 구동 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6172687B1 (en) * 1997-04-01 2001-01-09 Sega Enterprises, Ltd. Memory device and video image processing apparatus using the same
US6321320B1 (en) * 1998-10-30 2001-11-20 Hewlett-Packard Company Flexible and programmable BIST engine for on-chip memory array testing and characterization
US7369430B2 (en) * 2004-07-13 2008-05-06 Headway Technologies, Inc. Adaptive algorithm for MRAM manufacturing
CN101577556A (zh) * 2009-06-17 2009-11-11 北京九方中实电子科技有限责任公司 一种矩形交织的实现方法

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