KR20030063186A

KR20030063186A - 데이터 비트 기록 방법 및 회로

Info

Publication number: KR20030063186A
Application number: KR10-2003-0003298A
Authority: KR
Inventors: 피셔마이클크리스천
Original assignee: 휴렛-팩커드 컴퍼니(델라웨어주법인)
Priority date: 2002-01-18
Filing date: 2003-01-17
Publication date: 2003-07-28
Also published as: CN1433019A; TWI266333B; US6687168B2; TW200302488A; JP2003228989A; US6856570B2; EP1329902A1; US20030137891A1; US20040218412A1

Abstract

본 발명은 데이터 비트를 메모리 어레이(325)에 기록하는 방법에 관한 것이다. 일 방법적 실시예에서는, 제 1 입력이 수신된다. 이것은 센스 라인(302, 303)을 통해 고 전력을 메모리 어레이(325) 내의 어드레싱된 비트(320)에 인가하게 하여, 어드레싱된 비트(320)에 기록 동작을 하게 한다. 제 2 입력이 수신된다. 이것은 센스 라인(302, 303)을 통해 저 전력을 어드레싱된 비트(320)에 인가하게 하고, 어드레싱된 비트(320) 상에서 판독 작용을 야기한다. 이 센스 라인(302, 303)은 어드레싱된 비트(325)를 판독하고 기록하는 데 이용된다.

Description

데이터 비트 기록 방법 및 회로{METHOD FOR WRITING DATA BITS TO A MEMORY ARRAY}

본 발명은 데이터 비트를 메모리 어레이에 기록하는 방법 및 장치에 관한 것이다.

거의 모든 전자 및 컴퓨터 장치 및/또는 시스템에는, 데이터/정보의 저장과 관련하여 사용되는 메모리 구성 요소 및 소자가 존재한다. 이 데이터/정보는 운영 체제 인스트럭션, 현재 사용되는 데이터, 또는 메모리 구성 요소 혹은 데이터 저장 장치 내에 보관되고 유지될 데이터 등일 수 있으나, 여기에 제한되는 것은 아니다.

보관될 데이터를 저장하기 위해, 비 휘발성 데이터 저장 장치가 개발되어 데이터를 저장하였다. 영구적으로 저장되는 데이터, 보통 일정한 기간동안 보관되는 데이터는 메모리에 한번만 기록하면 여러번 판독될 수 있다. 데이터 저장을 제공할 수 있는 메모리의 일 예는 보통 WORM(write once read many)으로 지칭된다. 데이터 저장을 제공하는 또 다른 메모리 예는 재기록가능 메모리이다.

유감스럽게도, 하드 디스크, 플로피 디스크 및 CD-RW 등과 같은 이전의 데이터 저장 장치는 이제 오늘날 널리 사용되는 다수의 휴대용 컴퓨터 시스템 및 디지털 장치보다 크기면에서 대개 더 크다.

따라서, 보다 소형의 컴퓨터 및 디지털 장치에 대해 데이터 저장을 제공하기 위해, 보다 새롭고 보다 작은 크기의 데이터 저장 장치가 개발되어 왔다. 또한, 이들 새로운 데이터 저장 장치는 디지털 이미지 및 디지털 오디오를 저장하기에 충분한 저장 용량을 구비할 필요가 있다.

최근에 개발된 그러한 데이터 저장 장치의 하나는 플래쉬 메모리이다. 플래쉬 메모리의 일 형태는 PCMCIA 표준과 혼환성을 가지고 있다. 플래쉬 메모리의 또 다른 형태는 콤팩트 플래쉬 카드 표준과 호환성을 가지고 있다. 또 다른 형태에 있어서, 플래쉬 메모리는 소형의 플로피 디스크와 기능면에서 매우 유사하지만, 훨씬 큰 저장 용량을 가진다. 플로피 디스크는 1.44MB(megabytes)의 용량을 가지는 반면, 이러한 형태의 플래쉬 메모리는 대부분의 이미지, 오디오 파일 및/또는 데이터 보관에 훨씬 적합한 8 MB 내지 128 MB까지의 저장 공간 범위를 갖는 용량을 구비할 수 있다. 이러한 형태의 플래쉬 메모리는 주로 SD(secure digital) 카드, MMC(multi-media card) 또는 메모리 스틱으로 지칭된다. 이러한 형태의 플래쉬 메모리는 디지털 카메라, 프린터, MP3 플레이어, PDA 등과 같은 오늘날의 전자 장치에 더욱 더 널리 사용되어 가고 있다.

플래쉬 메모리의 메모리 섹션은 어레이 또는 교차점 어레이 또는 교차점 매트릭스로 불린다. 교차점 어레이 또는 매트릭스는 입력 버스를 수직 평행선으로 나타내고 출력 버스를 중첩 수평선으로 나타내는 신호 회로의 배열이다. 각각의 교차지점(intersecting point)에서의 교차점 스위치는 입력을 출력에 연결한다. 교차점 어레이 내에는, 다수의 메모리 셀이 존재한다. 메모리 셀의 수는 메모리 어레이 크기에 따라 결정되며, 수백개 정도의 소수에서부터 수백만 또는 수십억개의 범위를 가질 수 있다. 전자 장치/시스템 및/또는 컴퓨터 시스템이 메모리 구성 요소 내의 메모리 셀을 이용하려면, 메모리 셀에 데이터 비트를 기록하고 메모리 셀로부터 데이터 비트를 판독할 필요가 있다.

데이터 비트의 기록은 전원 전압을 실질적으로 상위 레벨로 전환함으로써 달성될 수 있다는 것은 일반적으로 알려져 있다. 전원 전압의 이러한 증가는 사실상 데이터 비트의 기록을 인에이블시키지만 소정의 단점을 가지고 있다. 전원 전압을 증가시켜 데이터 비트 기록 기능을 제공할 필요성 때문에, 증가된 전원 전압을 제공하는 다수의 방법이 시도되어 왔다.

일 예로, 제 1 전원과는 별도의 부가적인 전원이 구현된다. 부가적인 전원은 전자 장치 내의 잔여 실효 영역(remaining critical real estate)의 일부를 사용하고 부가적인 전원 공급을 동작시키기 위해 부가적인 전력이 요구된다. 부가적인 전원은 전자 장치 내에 전원을 공급하고 수용하게 함으로써 데이터 비트 기록을가능하게 하지만, 전원이 배치될 전자 장치의 크기가 증가해야만 할 수도 있으며, 이는 장치의 전체적인 비용을 증가시킬 수 있다. 또한, 부가적인 전원은 자신을 동작시키기 위한 부가적인 전력을 요구하기 때문에, 제 1 전원의 용량에 악영향을 끼칠 수도 있다. 이것은 전력이 배터리 또는 재충전가능 전원으로부터 생성되는 이들 전자 장치에서 특히 결정적이다. 양 전원에 전력을 공급하기 위해 제한된 보유 에너지원으로부터 부가적인 전력을 요청하게 되면, 배터리 교체 또는 재충전은 보다 빈번해질 수 있다.

또 다른 시도에 있어서, 단일 전원의 출력을 상당히 변화시키는 수단이 구현된다. 이것은 증폭기, 트랜지스터, 다이오드 등과 같은 다양한 구성 요소 및 그와 관련된 회로를 부가함으로써 성취될 수 있다. 데이터 비트 기록을 인에이블시키는 동안, 각각의 부가 구성 요소 내의 고유 전달 지연(inherent propagation delays)에 의해, 그것은 저속-응답 프로세스가 될 수 있다. 또한, 부가된 구성 요소 및 회로를 수용하기 위해 요구되는 실 영역(real estate)이 증가하면 전자 장치의 크기에 부정적인 영향을 끼칠 수 있다. 또한, 대부분의 경우에 있어서, 부가적인 구성 요소 및 회로는 그들의 적절한 동작을 보장하도록 제공되는 부가적인 전력을 필요로한다. 그렇기 때문에, 배터리 또는 재충전가능 전원에 의해 동작하는 전자 장치 및 컴퓨터 시스템에 있어서, 이것은 배터리가 교체되거나 전원이 재충전되는 빈도를 증가시킬 수 있다.

또한, 기록 프로세스 동안, 전력을 전체 교차점 어레이에 인가하는 것이 일반적이다. 기록 동안, 어레이 내의 메모리 셀들 중 일부만이 임의로 한번 기록되기 때문에 전력은 불필요하게 낭비된다. 따라서, 이러한 방식으로 어레이에 기록하는 경우, 배터리 또는 재충전가능 전원에 의해 전원이 공급되는 전자 장치 또는 컴퓨터 시스템에 있어서, 이 전력 낭비는 배터리 또는 재충전가능 전원이 교체 또는 재충전되는 빈도를 각각 증가시킬 수 있다.

그러므로, 부가적인 전원이 없이 메모리 어레이에 데이터 비트를 기록할 수 있는 것이 유리하다. 메모리 어레이에 기록하는 경우 기존 구성 요소 및 회로를 사용하는 것이 또한 유리하다. 데이터 비트가 기록되고 있는 어레이 부분에 전력이 인가되는 경우 메모리 어레이 내의 셀에 기록하는 것이 또한 유리하다.

그러므로, 본 발명의 실시예는 데이터 비트를 메모리 어레이에 기록하는 방법 및 장치를 제공한다.

일 방법의 실시예에서, 제 1 입력이 수신된다. 이것은 센스 라인(sense line)을 통해 고 전력을 메모리 어레이의 어드레싱된 비트(addressed bit)에 인가하게 하고, 어드레싱된 비트에 기록 동작을 하게 한다. 제 2 입력이 수신된다. 이것은 센스 라인을 통해 저 전력을 어드레싱된 비트에 인가하게 하고, 어드레싱된 비트 상에서 판독 작용을 야기한다. 이 센스 라인은 어드레싱된 비트를 판독하고 기록하는 데 이용된다.

일 실시예에서, 본 발명은 데이터 비트를 메모리 어레이 내에 기록하는 회로를 제공하는데, 이 회로는 회로에 결합되어 전압 및 전류를 회로에 제공하는 전원과, 로직 인버터에 결합되는 입력되는 데이터 비트 값을 수신하는 입력 라인과, 입력 라인에 결합되는 제 1 리드(lead)를 갖는 복수의 제 1 트랜지스터와, 로직 인버터의 출력단에 결합되는 제 1 리드를 갖는 복수의 제 2 트랜지스터와, 복수의 제 1 및 제 2 트랜지스터의 다른 리드에 결합되고 메모리 어레이에 결합되는 복수의 센스 라인과, 복수의 제 1 및 제 2 트랜지스터의 다른 리드에 결합되는 복수의 센스 증폭기와, 메모리 어레이 및 센스 라인에 결합되어 데이터 비트를 메모리 어레이의 어드레싱된 비트로의 기록을 인에이블시키는 복수의 어드레스 라인을 포함하는 회로를 포함한다.

도 1은 본 발명의 일 실시예에 따라, 전자 장치에 삽입가능한 인터페이스 카드로 구성된 데이터 저장 장치의 블록도,

도 2는 본 발명의 일 실시예에 따라, 전자 장치의 수신 슬롯으로 삽입가능하게 구성된 데이터 저장 장치의 블록도,

도 3은 본 발명의 일 실시예에 따른 데이터 저장 장치의 메모리 어레이의 예시적인 사시도,

도 4는 도 3의 데이터 저장 장치의 메모리 어레이의 메모리 셀 부분에 대한 예시적인 개략도,

도 5는 도 3 및 도 4의 메모리 어레이의 단일 메모리 셀에 대한 예시적인 개략도,

도 6은 본 발명의 일 실시예 따른 메모리 어레이의 예시적인 회로도,

도 7은 본 발명의 일 실시예에 따른 메모리 어레이 어드레싱 회로의 예시도,

도 8은 본 발명의 일 실시예에 따른 데이터 비트 기록 회로에 대한 예시적인 개략도,

도 9는 메모리 어레이에 데이터 비트를 기록하는 방법에 대한 단계적인 흐름도.

도면의 주요 부분에 대한 부호의 설명

3 : 인터페이스 제어 회로5 : 인터페이스 카드

7 : 내부 버스308 : 행 어드레스 디아오드

303 : 센스 라인305 : 열 어드레스 라인

315 : 로직 인버터316 : 트랜지스터

320 : 메모리 소자/셀322 : 퓨즈 소자

데이터 비트를 메모리 어레이에 기록하는 방법 및 장치가 설명된다. 일 실시예에서, 메모리 어레이는 교차점 다이오드 메모리 어레이(cross-point diode memory array)이다. 후속하는 설명에서는 설명을 위해 본 발명의 전체적인 이해를 돕기 위한 다수의 구체적인 세부 사항이 설명된다. 그러나 당업자에게는 본 발명이 이들 구체적인 세부 사항 없이도 실행될 수 있다는 것이 분명해질 것이다. 한편, 잘 알려진 구조 및 장치가 본 발명의 불분명함을 피하기 위해 블록도 형태로 도시된다.

본 발명은 휴대용 데스크톱 또는 워크스테이션 컴퓨터 시스템에 대해 사용될 수 있는 플래쉬 메모리와 같은 데이터 저장 장치의 메모리 어레이에 데이터 비트 를 기록하는 것과 관련하여 주로 설명된다. 그러나, 본 발명의 실시예는 디지털카메라, 디지털 비디오 카메라, MP3 플레이어, 휴대용 CD 플레이어 등과 같은 다른 전자 장치에 이용될 수 있는 다른 유형의 메모리 어레이에 구현되고 사용되기에 매우 적합하다는 것이 이해된다. 본 발명은 또한 프린터, 전자 책 등과 같은 다른 전자 장치에 사용하기에 매우 적합하다는 것도 이해될 것이다. 사실, 본 발명의 실시예는 일회-기록 메모리 기능 및/또는 재기록가능 메모리 기능으로 구성되는 거의 모든 전자 또는 컴퓨터 장치 및/또는 시스템의 거의 모든 메모리 어레이에 사용되기에 매우 적합하다.

영구적이고 저렴하며 견고하지 못한 메모리라는 용어를 나타내는 머릿 글자 PIRM이 본 상세한 설명 전체에 걸쳐 사용될 것이라는 것을 이해해야 한다. 머릿 글자 PIRM에서의 영구적인이라는 용어는 변경될 때까지는 영구적인 메모리라는 것을 지칭한다는 것을 또한 이해해야 한다.

후속하는 상세한 설명에 있어서, "데이터"라는 용어는 문맥에 따라 다양한 방식으로 표현될 것이라는 것을 또한 이해해야 한다. 일 예로, 메모리 셀에 있어서, 데이터는 전압 레벨, 자기 상태 또는 전기적 저항을 나타낼 수 있다. 또 다른 예로, 전송시에, 데이터는 전류 또는 전압 신호를 나타낼 수 있다. 또한, 데이터는 주로 2진수로 표현될 수 있고 편의상 영(0)과 일(1)의 상태에 대응한다. 그러나, 2진 상태는 상이한 전압, 전류, 저항 등을 나타낼 수 있다.

본 상세한 설명에 있어서, 층 일렉트로닉스(layer electronics)라는 용어는 PIRM 층 상에서 실행되는 기초적 교차점 메모리(basic cross-point memory) 뿐만 아니라 모든 기능을 설명하는 데 사용된다는 것을 또한 이해해야 한다. 이들 기능은 디멀티플렉싱(어드레싱), 멀티플렉싱(센싱) 및 기록-인에이블 기능을 포함한다. PIRM 및 관련 층 일렉트로닉스(related layer electronics)를 제조하는 공정은 미국 특허청에 동시 계류 중인 대리인/HP 도켓 번호 HP-10002972-1인 C. Taussing와 R Elder의 제목 "Fabrication Techniques for Addressing Cross-Point Diode Memory Arrays"이라는 미국 특허 출원 제 09/875,572 호에 보다 자세히 설명되어 있고, 이 출원은 본 명세서에서 참조로서 인용된다.

PIRM의 교차점 다이오드 메모리 어레이의 어드레싱 및 센싱 과정은 미국 특허청에 동시 계류 중인 대리인/HP 도켓 번호 HP-10002971-1인 C. Taussing와 R Elder의 제목 "A Method of Addressing and Sensing a Crosspoint Diode Memory Array"이라는 미국 특허 출원 제 09/875,828 호에 보다 자세히 설명되어 있고, 이 출원도 본 명세서에서 참조로서 인용된다.

또 다른 실시예에서, 교차점 다이오드 메모리 어레이는 병렬 방식으로 액세스될 수 있다. 교차점 다이오드 메모리 어레이의 병렬 액세싱 과정은 미국 특허청에 동시 계류 중인 대리인/HP 도켓 번호 HP-10002595-1인 C. Taussing와 R Elder의 제목 "Parallel Access of Cross-Point Diode Memory Array"이라는 미국 특허 출원 제 09/875,496 호에 보다 자세히 설명되어 있고, 이 출원도 본 명세서에서 참조로서 인용된다.

도 1은 본 발명의 실시예가 실행될 수 있는 PIRM(permanent inexpensive rugged memory)(9)의 예시적인 블록도를 도시하고 있다. 본 실시예에 있어서, PIRM(9)은 산업 표준 인터페이스 카드(5)에 탈착가능하게 결합되어 있는 것으로 도시되어 있다. 일 실시예에서, 인터페이스 카드(5)는 PCMCIA 카드이다. 또 다른 실시예에서, 인터페이스 카드(5)는 Compact Flash 카드이다. 일 실시예에서, 인터페이스 카드(5)는 버스(6)를 통해 장치(1)에 탈착가능하게 결합되어 있는 것으로 도시되어 있다. 버스(6)는 장치(1)와 인터페이스 카드(5) 사이에 통신 경로(communication pathway)를 제공한다. 일 실시예에서, 인터페이스 제어 회로(3)는 버스(6)와 결합되고 내부 버스(7)를 통해 PIRM(9)에 결합된다. 내부 버스(7)는 인터페이스 제어 회로(3)와 PIRM(9) 사이에 통신 경로를 제공한다. 인터페이스 제어 회로(3)는 인터페이스 카드(5) 내에 수용되는 경우 각 PIRM(9) 대해 제어 회로, 인터페이스 회로, 검출 회로 및 에러 교정 코딩(ECC) 회로 등을 포함한다. PIRM(9)은 몇몇 검출 기능, 기록 인에이블링 기능 및 어드레싱 기능을 포함하는 데이터 저장을 위한 기록 회로(circuitry for write-to data storage)를 제공한다.

본 발명의 또 다른 실시예에 있어서, 도 2는 본 발명이 구현될 수 있는 PIRM(9)이 인터페이스 콘넥터(4)를 통해 장치(1)에 탈착가능하게 연결되어 있음을 도시하고 있다. 일 실시예에서, PIRM(9)는 화살표(2)로 표시되는 방향으로 장치(1)에 삽입된다. PIRM(9)는 도 1의 PRIM(9)와 비슷하다. 장치(1)에 통신가능하게 결합되고 버스(6)를 통해 인터페이스 콘넥터(4)에 통신가능하게 연결되는 인터페이스 제어 회로(3)가 장치(1) 내에 배치되도록 도시되어 있다. 인터페이스 제어 회로(3)는 도 1의 인터페이스 제어 회로(3)와 유사하다는 것을 이해해야 한다. 버스(6)는 인터페이스 제어 회로(3)와 인터페이스 콘넥터(4) 사이에 통신 경로를제공한다. PIRM(9)이 슬롯 또는 그 외부 표면 상에 배치되는 개구(opening)를 통해 장치(1)에 장착되는 경우, PIRM(9)은 인터페이스 콘넥터(4)에 탈착가능하게 결합된다. 또 다른 실시예에 있어서, PIRM(9)은 예로, 직렬 케이블, IEEE 1394 Firewire, USB 케이블 등과 같은 인터페이스 케이블를 통해 장치(1)에 결합될 수 있다.

계속해서 도 2를 참조하면, 몇몇 최신 프린터, 디지털 카메라 및 휴대용 컴퓨터 시스템은 장치(1)에 삽입되는 것으로 도시된 PIRM(9)과 같은 디지털 저장 장치를 장착하기에 적합한 외부 슬롯들로 구성된다. 따라서, 장비된 장치들 간에 데이터 또는 정보를 교환하기 위해 이러한 유형의 디지털 데이터 저장 장치를 사용하는 것은 단순하고 쉬운 과정이다. 일 실시예에서, PIRM(9)은 SD(secure digital) 카드로서 구성된다. 또 다른 실시예에서, PIRM(9)은 MMC(multi media card)로서 구성된다.

일회-기록 메모리는 데이터가 메모리에 일회에 걸쳐 효과적으로 기록될 수 있고 그 이후에는 거의 변경되지 않는다는 것을 의미한다는 것을 이해해야 한다. 예를 들어, 일회-기록 메모리에 대한 많은 예는 최초에는 영(0)이라는 이진 데이터 값으로 표현될 수 있는 제 1 이진 상태로 설정된다. 기록 프로세스 동안, 선택된 메모리 셀에 기록하면 제 1 이진 상태는 일(1)의 이진 값을 나타내는 제 2 이진 상태로 변할 것이다. 일반적으로, 선택된 메모리 셀이 제 1 상태(0)에서 제 2 상태(1)로 일단 변경되면, 그 상태 변경은 반전될 수 없다. 역으로, 메모리 셀이 영에서 일로 변경되지 않았다면, 그 메모리 셀은 이 후에 자기 자신의 상태를 변결할 수 있다. 그러나, 변경된 선택된 메모리 셀에 대한 이전의 기록 때문에, 제 1 상태로 여전히 남아 있는 메모리 셀은 임의적으로 변경될 수 없다.

재기록가능 메모리는 기록된 다음 여러번 재기록될 수 있는 메모리를 의미한다는 것을 또한 이해해야 한다. 재기록가능 메모리 유형인 RAM(random access memory)과는 달리, 이하에서 설명되는 재기록가능 메모리는 전력이 없을 경우에도 자기 자신의 데이터를 잃지 않는다.

도 3은 본 발명의 일 실시예로, PIRM(9)를 도시하고 있다. 상층(349)은 어드레싱 회로(370)와 결합된 교차점 다이오드 메모리 어레이(325)를 도시한다. 어드레싱 회로(370)는 각 층의 기판 가장자리에서 마감되는 입/출력(I/O) 리드(leads)(360) 및 콘택트 소자(355)에 결합되어 각 부가적인 층(350)을 효과적으로 접속한다. 교차점 다이오드 메모리 어레이(325), 어드레싱 회로(370) 및 I/O 리드(360)를 구비하는 각 부가적인 층(350)이 기판 상에 배치된다.

계속해서 도 3을 참조하면, 층(349)의 교차점 다이오드 메모리 어레이(325)의 일부인 어레이(330)가 또한 도시되어 있다. 어레이(330)는 도 4에서 보다 자세히 도시되고 설명될 것이다.

도 3이 5개 층을 도시하지만, 이것은 단지 각 층에 배치된 구성 요소 및 회로를 보다 분명하게 도시하기 위함이고, 교차점 메모리를 포함할 수 있는 층의 개수를 제한하는 것으로 이해되어서는 안 된다.

도 4는 도 3의 교차점 다이오드 메모리 어레이(325)의 어레이(330)의 분해도이다. 어레이(330)는 행/열 교차부에 메모리 소자/셀(320)을 구비한 행 라인(300)과 열 라인(301)의 행렬을 포함한다. 메모리 소자/셀(320)은 정확하게 하나의 행과 하나의 열의 교차부에 존재하고 도 5에서 보다 자세히 도시된다.

도 5는 메모리 소자/셀(320)의 분해도이다. 메모리 소자/셀(320)은 메모리 소자/셀 다이오드(321)에 직렬로 결합되는 퓨즈 소자(322)를 포함하는 것으로 도시되어 있다. 퓨즈 소자(322)는 메모리 소자(320)의 실질적인 데이터 저장 효과를 제공한다. 다이오드(321)는 행 라인(300) 및 열 라인(301)을 이용함으로써 메모리 소자/셀(320)의 어드레싱을 용이하게 한다.

본 발명의 일 실시예에서, 메모리 소자/셀(320)의 동작은 다음과 같다. 메모리 소자(320)의 제조에 이어, 각 메모리 소자(320)는 도전성인 퓨즈 소자(322)를 갖는다. 퓨즈 소자(322)의 도전 상태는 영(0)의 데이터 값과 같은 제 1 이진 상태를 나타낸다. 메모리 어레이(325)에 기록하기 위해, 일(1)의 데이터 값과 같은 제 2 이진 상태를 저장하도록 요구되는 각 메모리 소자/셀(320)은 행 및 열 라인을 이용하여 어드레싱되고 그리하여 퓨즈 소자(322)는 블로우(blown)되어, 비도전 상태가 된다. 대부분의 경우, 퓨즈 소자(322)를 블로우하는 것은 비가역 프로세스이고, 메모리 어레이(325)가 위에서 설명한 바와 같이 일회-기록 데이터 저장 장치가 되도록 한다. 메모리 소자/셀(320)에 기록하는 것은 사전 설정된 에너지를 선택된 행 라인(300)과 선택된 열 라인(301)을 통해 메모리 소자(320)에 인가함으로써 달성될 수 있다. 메모리 소자/셀(320)에 인가되는 에너지는 선택된 행 및 열 라인을 교차하는 퓨즈 소자(322)를 블로우하기에 충분해야 한다는 것을 이해해야 한다.

본 발명의 또 다른 실시예에서, 위의 설명은 저 저항 상태에서 제조되고 이어서 기록되는 경우에는 고 저항 상태로 변경되는 퓨즈 소자(322)를 이용하지만, 안티 퓨즈(anti-fuse)를 이용하는 메모리 소자(320)를 제공하는 것도 동등하게 가능하다. 안티 퓨즈는 퓨즈와 반대로 동작한다. 안티 퓨즈는 제조시에 고 저항 상태에 있고 블로우시에 저 저항 상태가 된다. 메모리 소자(320)가 그렇게 구성되는 경우, 각 메모리 소자(320)의 안티 퓨즈는 안티 퓨즈의 블로우된 뒤에 필요한 기능을 가진 메모리 소자 다이오드(321)와 직렬로 또한 구성된다.

본 발명의 실시예는 퓨즈 및 안티-퓨즈 모두로서 사용되도록 구성되는 또 다른 퓨즈와 쉽게 이용할 수 있다는 것을 이해해야 한다. 이러한 유형의 퓨즈는 예를 들어, 필요에 따라 퓨즈에서 안티 퓨즈로 그리고 다시 퓨즈로 변하면서, 여러번 기록될 수 있다.

비트 값(1 또는 0)의 판독시에, 판독은 비트 상태의 변화를 야기하지 않도록 충분히 완만해야 한다는 것을 이해해야 한다. 데이터 비트를 기록할 경우, 데이터 비트의 적절한 상태를 보장하기 위해 충분한 전압/전력/전류가 존재하도록 보장할 필요가 있다는 것을 이해해야 한다. 일 실시예에서, 어드레싱된 비트를 기록하는 경우에서와 같이, 센스 라인(302 및 303)(도 6)과 같은 센스 라인은 어드레싱된 비트의 상태를 판독하기 위함은 물론 비트 상태를 변경시키기 위해서도 사용된다.

도 6은 도 3에 도시된 바와 같이 교차점 메모리 어레이(325)가 배치되는 메모리 회로의 개략도이다. 본 발명의 일 실시예에서는, 전력을 보존하면서 데이터 비트를 교차점 다이오드 메모리 어레이(323) 내의 메모리 소자(320)에 기록한다.

계속해서 도 6을 참조하면, 교차점 메모리 어레이(325)는 행라인(전극)(300)과 열 라인(전극)(301)의 행렬로 형성된다. 본 발명의 일 실시예에서, 행 라인(300) 및 열 라인(301)은 교차점 다이오드 메모리 어레이(325)에서 행 어드레스 라인(회로)(304), 행 센스 라인(303), 열 어드레스 라인(회로)(305) 및 열 센스 라인(302)을 통해 각각 연장한다. 일 실시예에서, 열 라인(301)은 열 라인(301) 종단까지 전력 연결이 줄무늬형(예로, 3개의 그룹)이 되도록 배열되고 각각 C1, C2 및 C3으로 라벨이 붙는다. 일 실시예에서, 행 라인(300)은 행 라인 종단까지 전력 연결이 줄무늬형(예로, 3개의 그룹)이 되도록 배열되고 각각 R1, R2, R3으로 라벨이 붙는다. 그러므로, 예를 들어 서브 어레이(330) 내의 메모리 소자/셀(320)과 같은 메모리 셀에 기록하는 경우, 적절한 줄 내의 행 및 열 라인만이 전력을 수신할 것이다. 따라서, 이 예에 있어서, 서브 어레이(330) 내에 존재하는 메모리 셀(32)에 기록하는 경우, 행 줄(R1) 및 열 줄(C1)만이 전력을 수신하여 메모리 소자(320)를 포함하는 서브 어레이(330)에만 전력이 공급된다.

예를 들어, 교차점 메모리 어레이(325)의 오른쪽 아래 우측 모서리에 있는 서브 어레이(340)에 또 다른 메모리 소자가 배치될 경우, 행(R3) 및 열(C3)만이 전력을 수신하도록 행 줄 R3 및 열 줄 C3에 전력이 공급된다는 것을 이해해야 한다. 데이터 비트의 기록이 지정되는 메모리 소자를 포함하는 줄무늬들만을 활성화시킴으로써, 실질적인 전력 소모의 감소가 실현된다는 것을 또한 이해해 한다.

도 7은 메모리 소자(320)를 포함하는 메모리 어레이(325)로의 기록의 일 부분에 대한 예시적인 개략도이다. 도 5에 도시된 바와 같은 퓨즈 소자(322) 및 다이오드(321)를 포함하는 메모리 소자(320)가 행 라인(300)과 열 라인(301) 사이에결합된다. 행 어드레스 라인(304)은 어드레싱 디코딩 다이오드를 통해 적절한 지점에서 행 라인(300)에 결합되고, 열 어드레스 라인(305)도 마찬가지로 열 라인(301)에 결합된다. 저항(306)은 열 라인(301)과 풀-업(pull-up) 전압(+V) 사이에 배치되고 그들에 결합된다. 저항(307)은 행 라인(301)과 풀-다운(pull-down) 전압(-V) 사이에 배치되고, 그들에 결합된다. 행 어드레스 라인(304)은 다수의 행 어드레스 다이오드(308)에 결합된다. 행 어드레스 다이오드(308)는 행 어드레스 라인(304)에 결합되는 애노드와 행 라인(300)에 결합되는 캐소드를 가지며, 행 어드레스 라인(304)의 전압에 의해 제어된다. 열 어드레스 라인(305)은 다수의 열 어드레스 다이오드(309)에 결합된다. 열 어드레스 다이오드(309)는 열 어드레스 라인(305)에 결합되는 캐소드와 열 라인(301)에 결합되는 애노드를 가지며, 열 어드레스 라인(305)의 전압에 의해 제어된다.

계속해서 도 7을 참조하면, 열 전극(column electrode)(301)은 열 어드레스 입력 전압(CD1, CD2 및 CD3)이 하이(high)(+V)일 경우에만 하이이다. 행 전극(300)은 행 어드레스 입력 전압(RD1, RD2 및 RD3)이 로우(low)(-V)일 경우에만 로우이다. 그러므로, 행 어드레스 입력(RD1, RD2 및 RD3) 모두가 -V의 애노드 전압을 다이오드(308)에 인가하고 열 어드레스 입력(CD1, CD2 및 CD3) 모두가 +V의 캐소드 전압을 다이오드(309)에 인가하는 경우, 메모리 소자(320)가 선택된다. 도 7에 비록 3개의 입력 회로만이 도시되지만, 이 기록 기법은 보다 큰 또는 보다 작은 수의 입력을 포함하도록 확장될 수 있다.

계속해서 도 7을 참조하면, 행 어드레스 다이오드들 중 임의의 다이오드가+V에 가까운 전압에 연결되는 경우, 열 어드레스 다이오드의 상태와 무관하게, 메모리 소자는 순방향 바이어스되지 않을 것이다. 이와 유사하게, 열 어드레스 다이오드들 중 임의의 하나가 -V에 가까운 전압에 연결되는 경우, 메모리 셀은 순방향 바이어드될 수 없다.

도 8은 본 발명의 일 실시예에서, 데이터 비트를 PIRM 메모리에 기록하는 것을 구현할 수 있는 기록 회로(800)의 예시적인 개략도이다. 메모리 어레이 부분(325A 및 325B) 각각은 메모리 어레이(325)의 열 및 행을 나타낸다. 기록될 데이터 비트를 포함하고 로직 인버터(315)의 입력단에 연결되는 데이터 비트 입력 라인(345)은 노드(362)를 통해 트랜지스터(316A)에 결합되고 노드(363)를 통해 트랜지스터(316D)에 결합되는 것으로 도시되어 있다. 로직 인버터(315)는 트랜지스터(316B 및 316C)에 결합되는 출력단을 갖는다. 일 실시예에 있어서, 트랜지스터(316A-D)는 MOS(metal oxide semiconductor) 트랜지스터이다. 또 다른 실시예에 있어서, 트랜지스터(316A-D)는 MOS 유형의 트랜지스터와 유사한 기능을 제공하는 또 다른 트랜지스터 유형일 있다. 본 실시예에서, 트랜지스터(316A-D)는 동일하다.

계속해서 도 8을 참조하면, 트랜지스터(316B)는 열 센스 증폭기(column sense amplifier)(312)의 입력단에 결합되는 하나의 전극을 갖는 것으로 도시되어 있다. 트랜지스터(316c)는 행 센스 증폭기(313)의 입력단에 결합되는 하나의 전극을 갖는 것으로 도시되어 있다. 행 센스 증폭기(313)는 네가티브 피드백(negative feedback)으로 결합되는 것으로 도시되어 있다. 열 센스 증폭기(312)도 네가티브피드백으로 결합되는 것으로 도시되어 있다.

계속해서 도 8을 참조하면, 일(1)의 이진 값을 갖는 데이터 비트가 데이터 비트 입력 라인(345)을 통해 도 7의 메모리 소자(320)와 같은 메모리 소자에 기록되는 경우, 입력된 이진 값 일(1)은 트랜지스터(316A 및 316D)를 활성화시켜, 노드(372)를 통해 +V를 열 센스 라인(302)에 인가할 수 있게 하고 또한 노드(373)를 통해 -V를 행 센스 라인(303)에 인가할 수 있게 해준다. 그러므로, 양 트랜지스터(316A 및 316D)는 턴온(도전성)되고, 따라서 데이터 비트를 메모리 어레이에 기록되게 해준다. 또한, 라인(345) 상의 데이터 비트가 일(1)일 경우, 인버터로서의 로직 소자(315)가 영(0)을 출력하도록 강제되고, 출력된 영(0)으로 인해 트랜지스터(316B 및 316C)는 턴오프(비도전성)된다. 그러므로, 노드(372 및 373)는 센스 증폭기(312 및 313)로부터 각각 차단된다.

계속해서 도 8을 참조하면, 영(0)의 이진 값을 갖는 데이터 비트가 데이터 비트 입력 라인(345)을 통해 메모리 소자(325)에 기록될 경우, 또는 메모리 어레이(325)가 판독되는 경우, 노드(362 및 363)에서의 입력된 이진 값 영(0)은 트랜지스터(316A 및 316D)를 오프 또는 비도전성 상태로 유지시킨다. 이것은 또한 노드(372 및 373)를 +V 및 -V로부터 각각 차단한다. 입력된 영은 로직 인버터(315)를 통해 일(1)로서 출력되어, 트랜지스터(316b 및 316c)를 턴온시킴으로써 도전성으로 만든다. 트랜지스터(316B 및 316C)가 도전성으로 되면 행 센스 라인(303)은 노드(373)를 통해 행 센스 증폭기(373)에 입력을 제공할 수 있게 된다. 그것은 또한 열 센스 라인(302)이 노드(372)를 통해 열 센스 증폭기(312)에입력을 제공할 수 있게 한다. 이것은 노드(372 및 373)가 접지에 가깝게 유지되도록 하여, 데이터 비트 일(1)을 메모리 어레이(325)에 기록하는 것을 디스에이블시킨다. 네가티브 피드백으로 결합함으로써 행 센스 증폭기(313)는 노드(373)를 중간 전압으로 유지할 것이라는 것을 이해해야 한다. 네가티브 피드백으로 결합함으로써 열 센스 증폭기(312)는 노드(372)를 중간 전압으로 유지할 것이라는 것도 이해해야 한다. 이후에, 일(1)을 기록하지 않음으로써 영(0)은 메모리 어레이(325)에 유지된다.

본 발명의 또 다른 실시예에 있어서, 로직 인버터(315)는 생략될 수 있고, 트랜지스터(316B 및 316C)는 트랜지스터(316A 및 316D)의 극성과는 상보적으로 만들어질 수 있어서 CMOS(complimentary metal oxide semiconductors)와 같은 도 8의 기록 회로(800) 내에 배치되는 상보형 트랜지스터 쌍을 형성할 수 있다는 것을 더 이해해야 한다. 예를 들어, 트랜지스터(316A 및 316B)가 하나의 상보형 트랜지스터 쌍이 될 수 있고 트랜지스터(316C 및 316D)도 상보형 트랜지스터 쌍이 될 수 있다. 이 실시예에 있어서, 수신된 입력 비트 값에 따라, 각 트랜지스터 쌍들 중 하나의 쌍(예로, 316A와 316D)은 온 상태(도전성)가 될 수 있고 다른 쌍(예로, 316B와 316C)은 오프 상태(비도전성)가 될 수 있다. 참조 번호(316B 및 316C)와 같이 극성이 변경된 각 트랜지스터는 위에서 설명한 바와 같이 로직 인버터(315)와 결합된 트랜지스터(316B 및 316C)와 유사하게 수행한다.

도 9는 데이터 비트를 교차점 어레이에 기록하는 방법을 제공하는 것으로 본 발명의 일 실시예에 따라 수행되는 흐름도(900)이다. 흐름도(900)는 일 실시예에서 컴퓨터 판독가능 및 컴퓨터 실행가능 인스트럭션의 제어 하에서 프로세서 및 전기적 구성 요소에 의해 수행되는 본 발명의 프로세스를 포함한다. 컴퓨터 판독가능 및 컴퓨터 실행가능 인스트럭션은 예를 들어, 컴퓨터 사용가능 휘발성 메모리(RAM) 및/또는 컴퓨터 사용가능 비-휘발성 메모리(ROM)와 같은 데이터 저장 피쳐에 상주한다. 그러나, 컴퓨터 판독가능 및 컴퓨터 실행가능 인스트럭션은 어떠한 유형의 컴퓨터 판독가능 매체에도 상주할 수 있다. 구체적인 단계가 흐름도(900)에 개시되어 있긴 하지만 이는 예시적인 것이다. 즉, 본 발명은 다양한 다른 단계 또는 도 9에서 기술되는 단계의 변형을 수행하기에 매우 적합하다. 본 실시예 내에서, 흐름도(900)의 단계는 소프트웨어 또는 하드웨어 또는 소프트웨어와 하드웨어의 결합에 의해 수행될 수 있다.

도 9의 단계(902)에서는, 입력이 수신된다. 일 실시예에서, 입력은 일(1) 또는 영(0)이다. 일 실시예에서, 입력은 도 8의 입력 라인(345)과 같은 입력 라인을 통해 수신된다.

도 9의 단계(904)에서는, 일 실시예에서 일(1)인 제 1 입력이 도 6의 센스 라인(302 및 303)과 같은 센스 라인을 통해 메모리 어레이(325)의 어드레싱된 비트(320)와 같은 메모리 어레이의 어드레싱된 비트로 고 전력을 인가한다. 어드레싱된 비트에 인가된 고 전력은 어드레싱된 비트에 기록 작용을 야기한다. 센스 라인은 어드레싱된 비트에 기록하기 위해 이용된다.

도 9의 단계(906)에 있어서는, 일 실시에서 영(0)인 제 2 입력이 도 6의 센스 라인(302 및 303)과 같은 센스 라인을 통해 메모리 어레이(325)의 어드레싱된비트(320)와 같은 메모리 어레이의 어드레싱된 비트에 저 전력을 인가한다. 어드레싱된 비트에 인가된 저 전력은 어드레싱된 비트 상에서 판독 작용을 야기한다. 센스 라인은 어드레싱된 비트를 판독하기 위해 이용된다.

제 1 및 제 2 입력이 수신되는 순서가 임의적이기에, 제 2 입력은 제 1 입력보다 먼저 수신될 수 있고, 또는 그 반대일 수도 있다는 것을 이해해야 한다.

본 발명의 특정 실시예의에 대한 앞선 상세한 설명은 예시와 설명을 목적으로 제시되었다. 그들은 철저하거나 본 발명을 본 명세서에 개시된 특정 형태로 제한하려는 것이 아니며, 위의 교시에 비추어 다양한 수정과 변경이 분명 가능하다. 실시예들은 본 발명의 원리와 그 실용적인 응용의 원리들을 가장 잘 설명하도록 선택되고 설명되어, 당업자가 특정 용도에 적합한 다양한 변경을 가하여 본 발명 및 다양한 실시예를 잘 이용할 수 있도록 한다. 본 발명의 범주는 본 명세서에 첨부된 청구항 및 그들의 등가물로 정의하려 한다.

본 발명에 의하면, 추가 전원없이 메모리 어레이 내 셀에 데이터 비트를 기록할 수 있고, 메모리 어레이에 기록할 때 기존 구성 요소와 회로만을 사용하여, 데이터 비트가 기록되는 어레이의 부분에만 전력을 인가하면서 메모리 어레이 내 셀에 기록할 수 있게 된다.

Claims

데이터 비트를 메모리 어레이(325)에 기록하는 방법에 있어서,

센스 라인(sense line)(302, 303)을 통해 상기 메모리 어레이(325) 내의 어드레싱된 비트(addressed bit)(320)에 고 전력을 인가하여 상기 어드레싱된 비트(325) 상에서 기록 동작을 하도록 하는 제 1 입력을 수신하는 단계와,

상기 센스 라인(302, 303)을 통해 상기 어드레싱된 비트(320)에 저 저력을 인가하여 상기 어드레싱된 비트(320) 상에서 판독 동작을 야기하도록 하는 제 2 입력을 수신하는 단계를 포함하여,

상기 센스 라인(302, 303)이 상기 어드레싱된 비트(320)를 판독 및 기록하는 데 사용되도록 하는

데이터 비트 기록 방법.
제 1 항에 있어서,

복수의 열 어드레스 라인(305)과 복수의 행 어드레스 라인(304)을 포함하는 복수의 어드레스 라인- 상기 복수의 열 어드레스 라인(304)은 하이(high)이고 상기 복수의 행 어드레스 라인(305)은 로우(low)임 -을 통해 상기 어드레싱된 비트(320)를 어드레싱하는 단계를 더 포함하는

데이터 비트 기록 방법.
제 1 항에 있어서,

상기 제 1 입력의 수신 단계에 이어, 복수의 제 2 스위치(316B, 316C)를 차단(isolating)하는 단계를 더 포함하되, 상기 복수의 제 2 스위치(316B, 316C)는 비-도전 상태(a non-conductive state)인

데이터 비트 기록 방법.
제 1 항에 있어서,

상기 제 2 입력의 수신 단계에 이어, 복수의 제 1 스위치(316A, 316D)를 차단하는 단계를 더 포함하되, 상기 복수의 제 1 스위치(316A, 316D)는 비-도전 상태인

데이터 비트 기록 방법.
제 3 항에 있어서,

복수의 제 1 스위치(316A, 316D) 및 상기 복수의 제 2 스위치(316B, 316C)에 결합되는 복수의 노드(372, 373)에서 결정된 전압을 중간 전압 레벨(mid voltage level)로 유지하여, 상기 어드레싱된 비트(320)의 제로 상태(zero state)가 변경되지 않도록 하는 단계- 상기 중간 전압 레벨은 상기 센스 라인(302, 303)에 결합되는 복수의 센스 증폭기(312, 313)에 의해 제공됨 -를 더 포함하는

데이터 비트 기록 방법.
제 1 항에 있어서,

상기 어드레싱된 비트가 안티-퓨즈(anti-fuse)일 경우 상기 어드레싱된 비트(320)의 상태를 고 저항 상태에서 저 저항 상태로 변경하는 단계를 더 포함하는

데이터 비트 기록 방법.
제 1 항에 있어서,

상기 어드레싱된 비트가 퓨즈일 경우 상기 어드레싱된 비트(320)의 상태를 저 저항 상태에서 고 저항 상태로 변경하는 단계를 더 포함하는

데이터 비트 기록 방법.
제 2 항에 있어서,

상기 어드레싱된 비트(320)의 어드레싱 단계의 일 부분으로서 전력-스트립핑(power-striping)(C1, R1)을 이용하는 단계를 더 포함하는

데이터 비트 기록 방법.
데이터 비트를 메모리 어레이(325)에 기록하는 회로(800)에 있어서,

상기 회로(800)에 결합되어 상기 회로에 전압 및 전류를 제공하는 전원과,

로직 인버터(logic inverter)(315)에 결합되어 입력되는 데이터 비트 값을 수신하는 입력 라인(345)과,

상기 입력 라인(345)에 결합되는 제 1 리드(lead)를 갖는 복수의 제 1 트랜지스터(316A, 316D)와,

상기 로직 인버터(315)의 출력단에 결합되는 제 1 리드를 갖는 복수의 제 2 트랜지스터(316B, 316C)와,

상기 복수의 제 1 및 제 2 트랜지스터(316A, 316B, 316C 및 316D)의 다른 리드에 결합되고 상기 메모리 어레이(325)에 결합되는 복수의 센스 라인(302, 303)과,

상기 복수의 제 1 및 제 2 트랜지스터(316A, 316B, 316C 및 316D)의 다른 리드에 결합되는 복수의 센스 증폭기(312, 313)와,

상기 메모리 어레이(325) 및 상기 센스 라인(302, 303)에 결합되어 상기 데이터 비트의 상기 메모리 어레이(325)의 어드레싱된 비트(320)로의 기록을 인에이블시키는 복수의 어드레스 라인(304, 305)을 포함하는

데이터 비트 기록 회로.
제 9 항에 있어서,

상기 복수의 제 1 트랜지스터(316A, 316D)는 제 1 트랜지스터(316A) 및 제 4 트랜지스터(316D)를 포함하고, 상기 제 1 트랜지스터(316A)의 제 3 리드는 상기 회로(800)에 결합된 상위 전압(a higher potential voltage :V+)에 연결되고, 상기 제 1 트랜지스터(316A)의 제 2 리드는 상기 제 2 복수의 센스 라인 중 하나(302)에 결합되는

데이터 비트 기록 회로.