TWI524341B - 儲存裝置、儲存器單元以及數據寫入方法 - Google Patents

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Description

儲存裝置、儲存器單元以及數據寫入方法
本發明涉及儲存裝置、儲存器單元和數據寫入方法，尤其涉及使用電阻變化型儲存元件的儲存裝置、儲存器單元和數據寫入方法。
集成電路在微小型化(比例縮小)，大容量化的同時，構成集成電路的SRAM靜態儲存器(圖27)等的基本元件MOSFET(金屬氧化物半導體場效應電晶體)等電晶體截止時的漏電流變大，由此導致有耗電量增加的問題。
由此，集成電路在不進行信息處理時，進行遮斷集成電路的電源，減少截止漏電流的嘗試。例如，存有方法在遮斷電源之前，將集成電路包含的揮發性儲存電路等儲存的數據儲存在數據保持時間長的儲存元件中，再次導入電源後，將數據保持時間長的儲存元件中儲存的數據復原到揮發性儲存電路等中，將電路狀態恢復到電源遮斷前的狀態。
作為上述電源遮斷期間保持數據的非揮發性儲存元件，考慮有使用磁隧道結(Magnetic Tunnel Junction,MTJ)、電阻變化型儲存器(ReRam)、相變內存(PCRAM)等的各種儲存器。
以下為使用MTJ元件作為非揮發性儲存元件的示例。
圖28為非專利文獻1提出的非揮發性儲存元件110的電路圖。非揮發性儲存元件110由6電晶體構成的揮發性SRAM(靜態儲存器)102、以及與揮發性SRAM 102的儲存節點C,D相連的2個自旋注入型MTJ元件113，114構成。
該非揮發性儲存元件110中，在通常的寫入動作時往SRAM 102寫入數據。進一步，在電源快要遮斷之前向MTJ元件113，114寫入數據。MTJ元件113，114為非揮發性，所以可以在待機狀態下停止向非揮發 性儲存元件110提供電源，可以使得待機電流為零。
圖30為非專利文獻1提出的另一非揮發性儲存元件115的電路圖。非揮發性儲存元件115是由在圖28所示的非揮發性儲存元件110的SRAM 102和自旋注入型MTJ元件113，114上追加n型MOSFET 116，117。n型MOSFET 116，117配置在SRAM 102和MTJ元件113，114之間。
非揮發性儲存元件115中，在寫入和讀取時使得n型MOSFET 116，117截止，從SRAM 102分離開MTJ元件113，114。從而相對6電晶體構成的揮發性SRAM 102進行寫入讀出動作。即將變為待機狀態之前使得n型MOSFET 116，117導通，將SRAM 102中儲存的數據寫入MTJ元件113，114，之後，停止向非揮發性儲存元件115提供電源。這樣，可以使得待機功率為零。
圖31是非專利文獻2中揭示的非揮發性儲存元件120的電路圖。非揮發性儲存元件120中具有32個儲存器單元122。各儲存器單元122由4個電晶體125和2個自旋注入型MTJ元件113，114構成。32個儲存器單元122通過電源線PL連接到PL驅動器。PL驅動器進行通過電源線PL向32個儲存器單元122的電源供給控制。
在訪問(access)狀態狀態時，PL驅動器控制僅向32個儲存器單元122中作為寫入對象的儲存器單元122提供電源。由此向寫入對象的儲存器單元122的MTJ元件113，114寫入數據。待機狀態下，PL驅動器使得所有電源線PL為低電位。由此，使得非揮發性儲存元件120的待機功率為零。另外，作為PL驅動器的控制對象的儲存器單元122的數目為少數(這裏為32個)，所以待機狀態與訪問狀態的切換處理不花費時間。
非專利文獻3中記載有8個電晶體構成SRAM，涉及讀出專用總線，分離讀出總線和寫入總線的SRAM(8TSRAM)
非專利文獻
[專利文獻1]：S.Yamamoto and S.Sugahara,Jpn.J. Appl. Phys., 48, 043001, 2009
[專利文獻2]：T. Ohsawa et al., 2012 Symp. VLSI Circuits Dig. Tech. Papers, pp. 46-47, June 2012
[專利文獻3]：L. Chang, D. M. Fried, J. Hergenrother, J. W. Sleight, R. H. Dennard, R. K. Montoye, L. Sekaric, S. J. McNab, A. W. Topol, C. D. Adams, K. W. Guarini, and W. Haensch, Symp.VLSI Technology, pp. 128-129, June 2005
[專利文獻4]：M. Hosomi et al., IEDM Tech. Dig., p. 459, 2005
如上所述，使用MTJ元件作為非揮發性儲存元件可使待機功率為零。但是由於MTJ元件所持有的特性，具有以下的問題。
圖29中顯示了在MRJ元件中寫入時的寫入時間Ts(寫入脉衝寬度)和寫入所需電流Tx的關係的圖式(參見非專利文件4)。如圖所示，為了縮短在MRJ元件中的寫入時間，需要向MRJ元件流動大電流。向MRJ元件流動大電流，需要較大的設定構成儲存電路(儲存器單元)的電晶體(例如，圖28所示電路構成中構成SRAM 102的6個電晶體)的溝道寬度。由此，儲存電路的專有面積變大。
圖28中顯示的非揮發性儲存電路110(非專利文獻1)中，以通常的高速寫入動作進行向SRAM 102的寫入，不向MTJ元件113，114寫入。在關閉電源之前，通過將接地電位(0V)的控制線CL以充分的周期提升到電源電壓，向MTJ元件113，114備份數據。非揮發性儲存電路110的構成中需要在電源遮斷前或電源恢復後對多數單元進行向MTJ的數據備份或從MTJ導出數據。同時備份、導出多數單元的數據的話，電源和接地上疊加噪音導致故障，所以需要分幾次進行數據備份或導出，這樣又需要花費時間，又增加耗電量。
另一方面，圖31中顯示的非揮發性儲存電路120(非專利文獻2)是在每個寫入周期向MTJ元件113，114備份數據的方式。由此，可以對32位的每一個在緊接著寫入周期結束後進行電源遮斷，在電源恢復後可以直接從MTJ元件113，114導出數據，所以不需要備份和導出數據所需的多餘時間，然而，具有MTJ元件113，114的切換時間速度控制寫入周期的課題。由此，為了進行高速寫入，需要基於圖29的大電流，無法避免電路(儲存器單元122)的專有面積變大。
即，非揮發性電路120的電路構成縮小儲存器單元的專有面積的話，無法進行高速寫入。
另一方面，圖30所示的非揮發性儲存電路115(非專利文獻1)，寫入和讀出時，由於從SRAM 102分離MTJ元件113，114，不受MTJ元件113，114的切換時間影響，高速寫入為可能。
然而，和圖28的非揮發性儲存電路110一樣，就要變為待機狀態之前，儲存電路具有多數個向MTJ元件113，114寫入數據的構成的儲存器單元的情況下，寫入數據時向多數個MTJ元件113，114寫入數據。由此，瞬時電路流動大電流，V DD -GND之間的電壓的變動導致生成噪音，變為待機狀態需要很長時間。從待機狀態返回到存取狀態之前，同樣瞬時電路流動大電流，噪音的生成導致返回到訪問(access)狀態需要很長時間。或者，與儲存電路裝置110相同的，為了避免噪音，可分為多次進行數據備份和數據導出，但是也同樣花費了多餘的時間。
非專利文獻3記載的SRAM不為非揮發性。另外，由於設計讀出專用總線，1個儲存器單元中包含的電晶體的個數增加，單元的專有面積必然增大。
本發明鑒於以上問題，目的在於提供小型的，可以高速寫入，且待機時幾乎不流通電流的儲存裝置、儲存器單元和數據寫入方法。
為了實現上述目的，本發明的儲存裝置，包括儲存器單元、電源控制電路和寫入數據供給電路，所述儲存器單元包括寫入時間為t 1和數據保持時間為τ 1的第1儲存電路，和寫入時間為t 2和數據保持時間為τ 2(t 1<t 2，τ 1<τ 2)的第2儲存電路，所述電源控制電路控制向所述儲存器單元的電源供給，所述寫入數據供給電路供給寫入所述儲存器單元的數據，所述第1儲存電路的數據儲存節點與所述第2儲存電路的數據儲存節點相互連接。
所述寫入數據供給電路以寫入時間t W 供給寫入所述儲存器單元的數據，向所述第1儲存電路寫入數據，在經過所述寫入時間t W 時，停止供給所述寫入數據，該寫入時間t W 比用於向所述第1儲存電路寫入數據所需的時間(寫入時間t 1)長，比用於向所述第2儲存電路寫入數據所需 的時間(寫入時間t 2)短。
在從所述寫入數據供給電路向所述儲存器單元供給所述寫入數據時，所述電源控制電路以比所述第2儲存電路的寫入時間t 2更長的時間向所述儲存器單元供給電源，從所述寫入數據的供給停止開始，將寫入第1儲存電路中的數據寫入所述第2儲存電路，從所述寫入數據的供給開始起，經過所述第2儲存電路的寫入時間t 2之後停止向所述儲存器單元供給電源。
進一步，可具備控制所述第2儲存電路的電源電壓的源極控制電路。
例如，所述第1儲存電路可由1個以上的儲存元件構成。
所述第1儲存電路可包括使得CMOS逆變器交叉耦合的鎖存器
例如，所述第2儲存電路可由1個以上的儲存元件構成。
所述第2儲存電路可包含2個切換元件，切換2個切換元件的情況下，通過串聯連接該2個切換元件且流通共通電流來執行。
例如，所述第2儲存電路可由電阻變化型儲存元件構成。
進一步，所述第2儲存電路可由自旋注入型MTJ元件構成。
所述自旋注入型MTJ元件的磁化方向較好的為形成集成電路的大致面內方向，或與形成集成電路的面內大致垂直的方向。
所述第2儲存電路可由相變型儲存元件構成。
為實現上述目的，本發明的儲存器單元，包括寫入時間為t 1和數據保持時間為τ 1的第1儲存電路，和寫入時間為t 2和數據保持時間為τ 2(t 1<t 2，τ 1<τ 2)的第2儲存電路，所述儲存器單元包含在儲存裝置中，所述儲存裝置包括所述第1儲存電路的數據儲存節點與所述第2儲存電路的數據儲存節點相互連接的儲存器單元、控制向所述儲存器單元供給電源的電源控制電路、和供給寫入所述儲存器單元的數據寫入數據供給電路，所述寫入數據供給電路以寫入時間t W 供給寫入所述儲存器單元的數據，向所述第1儲存電路寫入數據，在經過所述寫入時間t W 時，停止供給所述寫入數據，該寫入時間t W 比用於向所述第1儲存電路寫入數 據所需的時間(寫入時間t 1)長，比用於向所述第2儲存電路寫入數據所需的時間(寫入時間t 2)短。
在從所述寫入數據供給電路向所述儲存器單元供給所述寫入數據時，所述電源控制電路以比所述第2儲存電路的寫入時間t 2更長的時間向所述儲存器單元供給電源，從所述寫入數據的供給停止開始，將寫入第1儲存電路中的數據寫入所述第2儲存電路，從所述寫入數據的供給開始起，經過所述第2儲存電路的寫入時間t 2之後停止向所述儲存器單元供給電源。
所述第2儲存電路可包含2個切換元件，切換2個切換元件的情況下，通過串聯連接該2個切換元件且流通共通電流來執行。
為實現上述目的，本發明的數據寫入方法為向包括寫入時間t 1數據保持時間τ 1的第1儲存電路，和寫入時間t 2數據保持時間τ 2(t 1<t 2，τ 1<τ 2)的第2儲存電路的多數個儲存器單元寫入數據的方法，包括：選擇寫入對象的儲存器單元，開始向所述儲存器單元供給電源的同時，以寫入時間t W 向所述第1儲存電路和第2儲存電路並行寫入數據，所述寫入時間t W 比用於向所述第1儲存電路寫入數據所需的時間(寫入時間t 1)長，比用於向所述第2儲存電路寫入數據所需的時間(寫入時間t 2)短。
數據寫入開始經過所述寫入時間t W 時終止所述儲存器單元的選擇，將寫入第1儲存電路的數據寫入所述第2儲存電路，所述數據寫入開始經過所述第2儲存電路的寫入時間t 2之後停止向所述儲存器單元供給電源。
本發明可以提供小型的，可以高速寫入，且待機時幾乎不流通電流的儲存裝置、儲存器單元和數據寫入方法。
1，1A，122‧‧‧儲存器單元
2‧‧‧第1儲存電路
3‧‧‧第2儲存電路
4‧‧‧PL控制電路
5‧‧‧第1轉送用MOSFET
6‧‧‧第2轉送用MOSFET
7‧‧‧源極(SL)控制電路
10‧‧‧行譯碼器
11‧‧‧讀出/寫入電路
12‧‧‧第1逆變器
14‧‧‧第2逆變器
16‧‧‧第1 p型MOSFET
17‧‧‧第1驅動用n型MOSFET
18‧‧‧第2 p型MOSFET
19‧‧‧第2驅動用n型MOSFET
20，20A，20B‧‧‧儲存裝置
25‧‧‧晶粒
27，27A‧‧‧PL/SL驅動器
30，31，113，114‧‧‧MTJ元件
30a，31a‧‧‧隧道障礙層
30b，31b‧‧‧固定層
30c，31c‧‧‧自由層
32，33‧‧‧ReRAM的儲存器單元
32a‧‧‧下部電極
32b‧‧‧金屬氧化物層
32c‧‧‧上部電極
34‧‧‧PCRAM的儲存器單元
34a‧‧‧下部電極
34b‧‧‧硫化物層
34c‧‧‧上部電極
41‧‧‧第1兩輸入NAND
42‧‧‧第1逆變器
43‧‧‧雙穩態多諧振蕩器
44‧‧‧第2逆變器
45‧‧‧第1延遲電路
46‧‧‧第3逆變器
47‧‧‧n型MOSFET
48‧‧‧第2兩輸入NAND
49‧‧‧第2延遲電路
51‧‧‧第4逆變器
53‧‧‧多路複用器(MUX)
54‧‧‧讀出放大器
55‧‧‧晶粒選擇
56‧‧‧行譯碼器
57‧‧‧WL驅動器
63‧‧‧三輸入NAND電路
64‧‧‧第5逆變器
65‧‧‧第2雙穩態多諧振蕩器
66‧‧‧第6逆變器
67‧‧‧第7逆變器
68‧‧‧第8逆變器
69‧‧‧第9逆變器
71‧‧‧τ 1和τ 2的延遲電路
75‧‧‧第1讀出用n型MOSFET
76‧‧‧第2讀出用n型MOSFET
110，115，120‧‧‧非揮發性儲存元件
102‧‧‧SRAM
116，117‧‧‧n型MOSFET
125‧‧‧電晶體
圖1是顯示本發明第1實施形態的半導體儲存裝置中儲存器單元的基 本構成的電路圖。
圖2是顯示具有多數個圖1所示的儲存器單元的半導體儲存裝置的方框圖。
圖3是顯示半導體儲存裝置的時序圖。
圖4是顯示第2實施形態的儲存裝置的方框圖。
圖5(a)(b)是MTJ元件的構造以及MTJ元件中流動電流時的狀態變化示圖，圖5(c)是施加用於MTJ元件中流動電流的電壓的圖式。
圖6是顯示MTJ元件的電壓電流特性圖。
圖7(a)為ReRAM的儲存器單元的截面圖，(b)ReRAM的儲存器單元的電壓電流特性圖。
圖8(a)為ReRAM的另一結構的儲存器單元的截面圖，(b)為ReRAM的另一結構的儲存器單元的電壓電流特性圖。
圖9(a)為PCRAM的儲存器單元的截面圖，(b)為PCRAM的儲存器單元的電壓電流特性圖。
圖10(a)是說明第2儲存電路中使用的儲存元件的電阻特性圖式，(b)為狀態參數與能量關係示圖，(c)為顯示切換波形的時序圖。
圖11是第1實施形態的儲存裝置中使用的儲存器單元示例的電路圖。
圖12是具有圖11所示儲存器單元的儲存裝置的時序圖。
圖13是具有多數個圖11所示儲存器單元的半導體儲存裝置的方框圖。
圖14是說明第2實施形態的晶粒(Grain)的PL/SL驅動器的電路圖。
圖15本發明實施形態的m×n×N位子陣列構成的儲存裝置的結構的方框圖。
圖16是第2實施形態中連續選擇多數個晶粒的情況的時序圖，(a)為選擇WL N 情況下的時序圖，(b)為選擇WL N'情況下的時序圖。
圖17是第2實施形態中連續選擇相同WL上連接的多數個晶粒情況的時序圖，(a)為選擇某個晶粒情況的時序圖，(b)為選擇另一晶粒的情況下的時序圖。
圖18是第2實施形態中連續選擇相同晶粒情況的時序圖。
圖19是MTJ元件的切換時間與切換概率的關係的示意圖。
圖20是顯示第3實施形態的寫入方法的時序圖。
圖21是第3實施形態的晶粒的PL/SL驅動器的電路圖。
圖22是第3實施形態中連續選擇多數個晶粒的情況的時序圖，(a)為選擇WL N 情況下的時序圖，(b)為WL N'情況下的時序圖。
圖23是第3實施形態中連續選擇相同WL上連接的多數個晶粒情況的時序圖，(a)為選擇某個晶粒情況的時序圖，(b)為選擇另一晶粒的情況下的時序圖。
圖24是第3實施形態中連續選擇相同晶粒情況的時序圖。
圖25是本發明的儲存裝置中使用的儲存器單元的示例的電路圖。
圖26是具有圖25所示的儲存器單元的儲存裝置的時序圖。
圖27是傳統的6電晶體構成的靜態隨機儲存器的電路圖。
圖28是現有SRAM的儲存器單元的電路圖。
圖29是顯示基於MTJ元件的自旋注入磁化反轉的寫入閾值電流特性的示意圖。
圖30是包含現有非揮發性儲存元件的儲存器單元的電路圖。
圖31是現有非揮發性儲存元件的電路圖。
以下，參照圖式具體說明本發明的實施形態。
(第1實施形態)
圖1是顯示包括本發明的第1實施形態的儲存器單元1的電路構成的示意圖。
儲存器單元1包括第1儲存電路2、第2儲存電路3、第1轉送用MOSFET(金屬氧化物半導體場效應電晶體)5和第2轉送用MOSFET 6。
向第1儲存電路2寫入數據所需時間(以下稱為寫入時間)為t 1，第2儲存電路3的寫入時間為t 2。這裏，t 1<t 2。即，第1儲存電路2相比第2儲存電路3可以進行高速寫入。另外，第1儲存電路2可保持數 據的時間(以下稱為數據保持時間)為τ 1，第2儲存電路3的數據保持時間為τ 2，τ 1<τ 2。即，第2儲存電路3相比第1儲存電路2可長時間保持數據。例如，第1儲存電路2可為如SRAM(靜態儲存器)的可高速寫入的揮發性儲存器。另外，第2儲存電路3可由MTJ元件構成。後面說明第1儲存電路2和第2儲存電路3的具體構成。
如圖所示，第1儲存電路2和第2儲存電路3並聯連接。符號C和D表示的第1儲存電路2與第2儲存電路3的連接點稱為數據儲存節點。
使用儲存器單元1構成儲存電路時，如圖2所示，矩陣狀配置多數個儲存器單元1。同一行的儲存器單元通過相同的字元線WL與行譯碼器10連接。行譯碼器10解碼行地址，基於解碼的地址選擇驅動任意行。由此，選擇配置在該行的所有儲存器單元1。另外，相同列的儲存器單元1通過一對位元線BL、/BL與讀出/寫入電路11連接。
讀出/寫入電路11在數據寫入時，通過位元線BL、/BL向儲存器單元1供給寫入信號(寫入數據)，向儲存器單元1寫入數據。即，讀出/寫入電路11為向儲存器單元1供給寫入數據的寫入數據供給電路。另外，讀出/寫入電路11在數據讀出時，對從儲存器單元1向位元線BL、/BL傳輸的數據進行放大並輸出。
參照圖1，第1儲存電路2通過電源線PL與PL控制電路4連接。PL控制電路4訪問儲存器單元1時，控制與該儲存器單元1連接的電源線PL的電壓。即，PL控制電路4控制向儲存器單元1的電源供給。圖2中略去了電源線PL和PL控制電路4。
數據儲存節點C、D通過第1轉送用MOSFET 5和第2轉送用MOSFET 6與位元線BL、位元線杆/BL連接。
第1轉送用MOSFET 5和第2轉送用MOSFET 6的門極與字元線WL相連。
第2儲存電路3通過源極線SL與源極控制電路7連接。
源極線SL例如共通的連接於相同行的儲存器單元1的第2儲存電路3。
源極控制電路7在訪問某個儲存器單元1時，使得該儲存器單元1所屬行的源極線SL為接地或者懸浮(floating)狀態。圖2中略去了源極線SL和源極控制電路7。
數據讀出時，行譯碼器10將基於指定的行地址的字元線WL設為高電位。另外，PL控制電路4將電源線PL設為高電位。源極控制電路7在電源線PL升高後將源極線SL設置在接地狀態(或低電位)非常短的時間，之後設為懸浮狀態。將源極線SL設置在接地狀態非常短的時間期間，將第2儲存電路3中儲存的數據導出到第1儲存電路2。
通過將字元線WL設為高電位，第1轉送用MOSFET 5和第2轉送用MOSFET 6導通。根據第1儲存電路2儲存的數據，儲存節點C，D出現電位差。由此，由從電源線PL供給電力的第1儲存電路2鎖存。之後，可將源極線SL設置為懸浮狀態。
通過數據被鎖存的第1儲存電路2，儲存節點C，D的電壓變得對應於儲存數據顯示明確的差異。儲存節點C，D的電壓分別傳送到位元線BL、/BL。讀出/寫入電路11通過位元線BL、/BL檢測出儲存節點C，D的電壓關係，這樣讀出儲存器單元1中儲存的數據。
在上述數據讀出中，由於將PL設為高電位，源極線SL設為懸浮狀態，所以從第1儲存電路2讀出數據。然而，例如將源極線SL設為低電位，可以從第2儲存電路3讀出數據。
關於數據寫入，儲存器單元1具有寫入時間不同的第1儲存電路2和第2儲存電路3，所以按照以下說明的方法，向各儲存電路寫入數據。
圖3顯示數據寫入時的時序圖。
向該儲存器單元1寫入數據時，字元線WL設為高電位的寫入時間t W 設置為比第1儲存電路2的寫入時間t 1更長。由此，寫入時間t W 和t 1的差可為極短的時間期間(δt 1)。這裏按照寫入時間t W 比第2儲存電路3的寫入時間為t 2短來進行說明。
行譯碼器10將基於行地址的字元線WLi設為高電位。在行譯碼器10將字元線WLi設為高電位的幾乎同時，PL控制電路4將電源線 PL設為高電位。同時，讀出/寫入電路11相應於寫入數據，將基於列地址選擇的位元線BL設為高電位或低電位，將位元線杆/BL設為低電位或高電位。另外，源極控制電路7在電源線PL升高後將源極線SL繼續極短時間的接地狀態(或者低電位)之後，設為懸浮狀態。
WLi設為高電位時，第1轉送用MOSFET 5和第2轉送用MOSFET 6導通。通過第2轉送用MOSFET 6、第1儲存電路2和第1轉送用MOSFET 5，在寫入時間t W 期間內在第1儲存電路2和第2儲存電路3分別流動相應於位元線BL和位元線杆/BL的電位差的電流，並行向第1儲存電路2和第2儲存電路3寫入數據。
經過寫入時間t W 後，字元線WL回到低電位。接下來，下一個訪問對象的儲存器單元1連接的字元線WLj被設為高電位。
字元線WLi回到低電位後，在經過預定時間為止，PL控制電路4也將電源線PL持續維持在高電位。經過寫入時間t W 後，完成向第1儲存電路2的數據寫入。另一方面，未完成向第2儲存電路3的數據寫入。由此，儲存在第1儲存電路2的數據寫入到第2儲存電路3。
電源線PL維持在高電位的時間t W2設定為比第2儲存電路3的寫入時間t 2長。這樣，時間t W2與寫入時間t 2可為極短的時間(δt 2)。
經過寫入時間t W2後，PL控制電路4將電源線PL恢復到低電位。同時，源極控制電路7將源極線SL設為接地(或者低電位)。然而，下一個訪問對象的儲存器單元1連接於相同的電源線PL的情況下，PL控制電路4將電源線PL維持在高電位。
向第2儲存電路3的數據寫入時間t W2設定為向第2儲存電路3寫入的充分時間(t 2+δt 2)。這樣，從外部看的寫入周期結束之後，與外部的寫入周期相獨立的，利用第1儲存電路2中儲存的數據進行向第2儲存電路3的寫入。
通過這樣的構成，不需要將字元線WL沒必要的長時間維持在高電位，可以使數據儲存在數據寫入時間比第1儲存電路2長的第2儲存電路3中。
例如，第2儲存電路3的數據保持時間τ 2為10年的長時間 的情況下，向第2儲存電路3寫入數據後，即使比第1儲存電路2的數據保持時間τ 1長的期間停止儲存器單元1的電源供給，在再次恢復電源後，可以利用第2儲存電路3儲存的數據恢復第1儲存電路2的數據。這樣，可以實現非揮發性儲存器。另外，向第2儲存電路3寫入後，通過停止向儲存器單元1的電源供給，可以使得待機電流幾乎為零。
在上述說明中，寫入時間t W 期間內並行向第1儲存電路2和第2儲存電路3寫入數據，但是也可以例如在寫入時間t W 期間內只向第1儲存電路2寫入數據，經過寫入時間t W 後，即字元線WLi回到低電位後，在電源線PL維持在高電位的期間，只向第1儲存電路2寫入數據。
(第2實施形態)
下面，說明使用上述儲存器單元1的儲存裝置的示例。
第2實施形態的儲存裝置20使用第1實施形態的儲存器單元1。這裏，儲存裝置20以包含多數個儲存器單元1的組(以下稱為晶粒GRAIN)的單位，進行向儲存器單元1供給電源的電源門控。
圖4是顯示儲存裝置20中包含的晶粒25的構成的方框圖。晶粒25包括相同字元線上的2 N (N為整數)個儲存器單元1。2 N 例如為16、32、64等。另外，儲存器單元1的構成與第1實施形態相同。另外，儲存器單元1的讀出、寫入方法也和第1實施形態相同。
各個晶粒25分配有1個PL控制電路4。PL控制電路4和各個儲存器單元1通過電源線PL相連。PL控制電路4通過控制線GRAIN與控制部(未圖示)相連。控制部通過控制線GRAIN與相同字元線上的多數個晶粒25(PL控制電路4)相連。控制部通過控制線GRAIN，在儲存裝置20中包含的多數個晶粒25中選擇行譯碼器10所選擇的字元線WL上的1個晶粒25。由此通過控制線GRAIN選擇的晶粒25所分配的PL控制電路4被活性化。
由此，在相同字元線WL上的儲存器單元1中，向活性化的PL控制電路4所連接的儲存器單元1供給電源。這樣，可以以晶粒單位寫入數據。
如上所述，第1實施形態的儲存器單元1設置為第2儲存電 路3的數據保持時間τ 2比第1儲存電路2的數據保持時間τ 1長。例如，將第2儲存電路3的數據保持時間τ 2構成為10年以上，可以實現非揮發性儲存器。
以下，說明第2儲存電路3使用的儲存元件。
可以使用磁隧道結(Magnetic Tunnel Junction,MTJ)、電阻式記憶體(ReRam)、相變內存(PCRAM)等非揮發性儲存元件構成第2儲存電路3。
圖5(a)、(b)是MTJ元件30的構造以及電阻變化示意圖，圖5(c)是說明電阻特性的示意圖。圖6是顯示表示MTJ元件30的電阻變化的電流電壓特性圖。
如圖5(a)、(b)所示，通過隧道障礙層30a間隔的固定層30b、以及自由層30c構成MTJ元件30。固定層30b為圖中向上的箭頭(↑)表示磁化方向固定的層。固定層30b也稱為強磁性固定層。自由層30c為磁化方向不固定的層。自由層30c也稱為強磁性自由層。隧道障礙層30a由氧化鎂MgO或三氧化鋁Al 2 O 3薄膜形成。固定層30b和自由層30c由鐵(Fe)或鈷(Co)等強磁性體或這些的合金構成的單層或複數層所形成。
如圖5(a)左所示，固定層30b與自由層30c的磁化方向相反的狀態稱為反向平行狀態AP。如圖5(b)左所示，固定層30b和自由層30c的磁化方向一致的狀態稱為平行狀態P。
如圖5(c)所示，向MTJ元件30施加電壓V的話，電流I流動。圖6中顯示表示MTJ元件30的電阻變化的電流電壓特性。如圖6所示，MTJ元件30流動順方向或逆方向電流，MTJ元件30的電阻狀態變化。如圖5(a)、(b)所示，MTJ元件30為反向平行狀態AP時，MTJ元件30流動順方向電流，該電流I超過預定值(I c0)的話，自由層30c的磁化方向反轉，MTJ元件30轉換為平行狀態P。另外，MTJ元件30為平行狀態P時，MTJ元件30流動逆方向電流，該電流I超過預定值(I c1)的話，自由層30c的磁化方向反轉，MTJ元件30轉換為反向平行狀態AP。
平行狀態P下，MTJ元件30的電阻值為低(低電阻狀態)，以R P 表示該電阻值。反向平行狀態AP下，MTJ元件30的電阻值為高(高 電阻狀態)，以R AP 表示該電阻值。使用MTJ元件30的儲存器中，MTJ元件30流動順方向或逆方向電流，變化電阻狀態，以「0」、「1」對應各個狀態的方式儲存信息。這樣，通過向MTJ元件30流動電流，改變自由層30c的磁化方向的方法稱為自旋注入方式或自旋注入磁化反轉。該方法不需要用於改變自由層30c的磁化的外部磁場。
接下來說明ReRAM。
圖7(a)為ReRAM的儲存器單元32的構造的截面圖，(b)為ReRAM的儲存器單元32的電流電壓特性圖。如圖7(a)所示，ReRAM的儲存器單元32由下部電極32a、金屬氧化物層32b、上部電極32c順序層積而成。圖7(a)中使用鈣鈦礦型複合氧化物作為金屬氧化物層32b。
圖8是顯示ReRAM的儲存器單元的另一構造的圖式。
圖8(a)為ReRAM的儲存器單元33構造的截面圖，(b)為ReRAM的儲存器單元33的電流電壓特性圖。ReRAM的儲存器單元33與ReRAM的儲存器單元32一樣由下部電極32a、金屬氧化物層32b、上部電極32c順序層積而成。與ReRAM的儲存器單元32的區別是如圖8(a)所示使用NiO，FeO，TiO 2等二元氧化物作為金屬氧化物層32b。
如圖7(a)圖8(b)所示，ReRAM的儲存器單元32和ReRAM的儲存器單元33的任一個中，在下部電極32a(或33a)和上部電極32c(或33c)之間施加電壓，金屬氧化物層32b的電阻值變化。利用該特性，可以以「1」、「0」對應ReRAM的金屬氧化物層32b(或33b)的高電阻狀態和低電阻狀態來儲存信息。
接下來，說明PCRAM(Phase Change Random Access Memory，相變內存)。
圖9(a)顯示了PCRAM的儲存器單元34的結構的截面圖，(b)為電流電壓特性圖。如圖9(a)所示，PCRAM的儲存器單元34由下部電極34a、硫化物層34b、上部電極34c順序層積而成。硫化物層34b的材料例如為Ge 2 Sb 2 Te 5。
如圖9(b)所示，PCRAM的儲存器單元34的電流電壓特性以硫化物層34b的狀態而變化。即，硫化物層34b為結晶的情況下為低 電阻狀態，硫化物層34b為非結晶的情況下為高電阻狀態。PCRAM的儲存器單元34中可以以「1」和「0」對應硫化物層34b的高電阻狀態和低電阻狀態儲存信息。
如上所述，MTJ元件、ReRAM、PCRAM的任一個均切換高電阻狀態和低電阻狀態儲存信息。
以下說明這些儲存元件的電阻狀態的切換(轉換)的時間。圖10(a)是說明電阻特性的示圖，(b)為狀態參數與能量關係示圖，(c)為顯示電阻元件的切換花費時間的時序圖。
如圖10(a)所示，向儲存元件施加電壓V P ，流動電流I。第2儲存電路3中使用的儲存元件m(MTJ元件、ReRAM、PCRAM等)中根據施加電壓V P 流動的電流I變化。即，通過施加電壓V P ，其電阻狀態由高電阻變化為低電阻。例如，可以以高電阻對應為「1」，低電阻對應為「0」來進行儲存。一般，如圖10(b)所示，圖10(b)為狀態參數Z與能量E關係圖式。儲存元件具有能量低的2個狀態「0」和「1」，通過在其之間存在能量E的障壁(barrier)，儲存元件安定的保持數據。改寫數據是指對於系統(system)給予超過該障壁E的能量，使系統切換為逆狀態。如圖10(c)，施加電壓V P ，經過時間t A 時，電流I開始變化，進一步經過時間t B 時，電流I成為恒定狀態。
即，為了切換儲存元件，從開始向儲存元件提供能量到狀態轉變為止需要時間t A +t B 。這裏將t A 作為潜伏時間，將t B 作為變遷時間。
通過本發明的儲存裝置20，使用寫入第1儲存電路2的數據，以向第2儲存電路3的寫入時間t 2以上的時間(t A +t B )進行寫入後關閉電源，可以使得待機電流幾乎為零。也可以縮小第1儲存電路2的專有面積。待機時間延長到數據保持時間τ 2為止，也可以保證正常的寫入和讀出。如果τ 2>10年，可以實現非揮發性儲存器。
(第1實施形態的具體實施例)
以下說明圖4所示的儲存裝置20中使用的儲存器單元1的具體示例。
圖11是顯示儲存器單元1的具體示例的電路圖。圖12是時序圖。
這裏，第1儲存電路2由SRAM構成，第2儲存電路3由MTJ元件30、31構成。
第1儲存電路2包括第1逆變器12、與第1逆變器12連接的第1轉送用n型MOSFET 5、第2逆變器14、與第2逆變器14連接的第2轉送用n型MOSFET 6。
第1逆變器12由作為負載的第1 p型MOSFET 16和第1驅動用n型MOSFET 17構成。第1驅動用n型MOSFET 17的汲極與第1 p型MOSFET 16的汲極連接，第1驅動用n型MOSFET 17的源極接地。第1驅動用n型MOSFET 17的閘極與第2轉送用n型MOSFET 6的主電極一端連接。第2轉送用n型MOSFET 6的主電極的另一端與位元線杆/BL連接，第2轉送用n型MOSFET 6的閘極與字元線WL連接。
第2逆變器14由作為負載的第2 p型MOSFET 18和第2驅動用n型MOSFET 19構成。第2驅動用n型MOSFET 19的汲極與第2 p型MOSFET 18的汲極連接，第2驅動用n型MOSFET 19的源極接地。第2驅動用n型MOSFET 19的閘極與第1轉送用n型MOSFET 5的主電極一端連接。第1轉送用n型MOSFET 5的主電極的另一端與BL連接，第1轉送用n型MOSFET 5的閘極以及第2轉送用n型MOSFET 6的閘極與字元線WL連接。
第1和第2 p型MOSFET 16和18的源極共同連接於電源線PL。
第1和第2驅動用n型MOSFET 17和19的源極連接在一起。如圖4的示例所示，源極接地。
第1驅動用n型MOSFET 17的汲極連接於作為第2驅動用n型MOSFET 19的輸入端子的閘極。第2驅動用n型MOSFET 19的汲極連接於作為第1驅動用n型MOSFET 17的輸入端子的閘極。這些第1驅動用n型MOSFET 17和19的汲極和閘極的連接稱為交叉型(cross couple)配線，或者交錯配線。
第1逆變器12和第2逆變器14構成SRAM(靜態隨機儲存器)。SRAM包括使得CMOS逆變器交叉耦合的鎖存器，也稱為CMOS 鎖存器。
第2儲存電路3由第1自旋注入型MTJ元件30和第2自旋注入型MTJ元件31構成。
第1自旋注入型MTJ元件30的一端與第1逆變器12的輸出端子和第1轉送用n型MOSFET 5的連接點C(也稱為數據儲存節點或連接節點)連接。第2自旋注入型MTJ元件31的一端與第2逆變器14的輸出端子和第2轉送用n型MOSFET 6的連接點D(也稱為數據儲存節點或連接節點)連接。第1和第2自旋注入型MTJ元件30，31的另一端共同連接於源極線SL。
第1自旋注入型MTJ元件30中，固定層30b和自由層30c之間的層為隧道障礙層30a。
接下來，說明儲存器單元1的動作。
在以下的說明中，圖11所示的儲存器單元1與圖1所示同樣的連接於PL控制電路4，SL控制電路7。
另外，以下將源極線SL，字元線WL，電源線PL，位元線BL，位元線杆/BL上施加的信號分別略稱為SL、WL、PL、BL、/BL。
圖12中從上到下顯示有WL、PL、SL、BL、/BL的電壓波形。
(第1儲存電路的寫入)
圖12所示的時序圖顯示了緊接在從圖11的儲存器單元1讀出數據之後寫入與該數據反向的數據的周期。
τ ON 期間使SL保持在低電位，字元線WL與電源線PL同時提高到高電位。由此第1和第2自旋注入型MTJ元件30，31中儲存的數據讀出到CMOS鎖存器電路(第1儲存電路2)。之後，通過BL和/BL的反轉，輸入反向數據，則實行向CMOS鎖存器電路的寫入動作。字元線WL在經過時間t W 時，返回到低電位，來自外部的寫入動作結束。向CMOS鎖存器電路(第1儲存電路2)和自旋注入型MTJ元件30、31(第2儲存電路3)寫入數據期間，SL控制電路7控制SL在懸浮狀態(floating)。這時，固定SL在BL和/BL電位中間的電位。通過BL和/BL的電位以及第1和第 2自旋注入型MTJ元件30，31(第2儲存電路3)的電阻比來決定。
(第2儲存電路的寫入)
CMOS鎖存器電路(第1儲存電路2)的寫入時間t W 比自旋注入型MTJ元件30，31(第2儲存電路3)的寫入所需時間tm要短的情況下，經過t W 的寫入時間後WL變為低電位的時刻，還未向自旋注入型MTJ元件30，31(第2儲存電路3)寫入新數據。然而，PL控制電路4控制PL進一步保持高電位τ OFF 的時間，且SL控制電路7控制SL變為懸浮狀態。由此，寫入電流串聯流入第1和第2自旋注入型MTJ元件30，31(參照圖11)。由此，使用寫入第1儲存電路2的新數據正確執行向第2儲存電路3的寫入。設置τ OFF 在第1和第2自旋注入型MTJ元件30，31的切換時間(寫入t 2)以上，輸入到WL的脈衝寬(時間t W )即使比t 2短，也能保證第1和第2自旋注入型MTJ元件30，31的切換。
上述儲存器單元1由6個電晶體和2個自旋注入型MTJ元件30，31構成，由此可以使單元的專有面積緊凑。由此，可以使得儲存裝置小型化。進一步，通過控制電源線PL，因為可以不施加電壓長時間保持MTJ元件30，31的儲存狀態，所以可以抑制電力消耗。
(第2實施形態的具體實施例)
以下，說明圖4所示第2實施形態的儲存裝置20的具體示例。
圖13是作為儲存裝置20具體示例的儲存裝置20A的電路構成圖。圖14是晶粒(Grain)25的PL/SL驅動器27的電路圖。如圖13所示，儲存裝置20A中，各行中配置多數個儲存器單元1，這些多數個儲存器單元1構成一個晶粒25。
如圖14所示，PL/SL驅動器27包括WL和GRAIN輸入的第1兩輸入NAND 41、與第1兩輸入NAND 41的輸出連接的第1逆變器42、與第1逆變器42連接的雙穩態多諧振蕩器43、與雙穩態多諧振蕩器43的輸出連接的第2逆變器44、與第2逆變器44的輸出連接的第1延遲電路45(延遲時間為τ ON )、與第1延遲電路45連接的第3逆變器46、與第3逆變器46連接的n型MOSFET 47。PL/SL驅動器27進一步包括與第1兩輸入NAND 41的輸出連接的第2兩輸入NAND 48、與第2兩輸入NAND 48的輸入連接的第2延遲電路49(延遲時間為τ OFF )、與第2兩輸入NAND 48的輸出連接的第4逆變器51。
GRAIN信號為高電位的晶粒25中，WL上升的同時PL上升，降為GND的SL延遲時間τ ON 後處於懸浮狀態。WL下降開始經過延遲時間τ OFF 後，PL降為GND。
(m×n×N位的子陣列構成)
圖15是本發明的m×n×N位子陣列50構成的儲存裝置20B的結構的方框圖。儲存裝置20B包括多數個晶粒25(晶粒0、晶粒1...、晶粒m-1)。晶粒25(晶粒0、晶粒1...、晶粒m-1)與多路複用器(MUX)53、讀出放大器(SA)54、晶粒選擇55(晶粒選擇電路)連接。進一步，N行的WL0-WLN-1與行譯碼器56(也稱為WL解碼器)、WL驅動器57(也稱為字元線驅動電路)連接。1個晶粒25包括n個儲存器單元1。一個字元線上配置有m個晶粒25。
(子陣列構成中連續訪問情況下的動作)
以下說明上述子陣列構成下的連續訪問動作。
圖16是顯示連續選擇獨立的多數個晶粒25(晶粒m，晶粒m')的情況下的時序圖。如(a)所示，通過WL N 和GRAIN m 選擇的PL/SL驅動器27被活性化。由此，PL/SL驅動器27設置PL m 為高電位。在WL N 和GRAIN m 降低後，PL/SL驅動器27在τ OFF 的期間內保持PL m 為高電位。這樣，與PL m 連接的晶粒m被活性化。在(b)中，同樣通過WL N'和GRAIN m'選擇的PL/SL驅動器27被活性化。在WL N'和GRAIN m'降低後，PL/SL驅動器27在τ OFF 的期間內保持PL m'為高電位。這樣，與PL m'連接的晶粒m'被活性化。
這裏，說明了高速周期連續訪問獨立的多數個晶粒25的情況。由於保證各個晶粒25中單元的寫入時間為τ OFF ，所以正確執行各個晶粒25中單元的寫入。
圖17為連續訪問連接於相同WL的多數個晶粒25時的時序圖。
如(a)所示，通過WL N 和GRAIN m 選擇的PL/SL驅動器27被活性化。由此，PL/SL驅動器27設置PL m 為高電位。PL/SL驅動器27在WL N 降低後，在τ OFF 的期間內保持PL m 高電位。這樣，與PL m 連接的晶粒m被活性化。之後，如(b)所示，通過WL N 和GRAIN m'所選擇的另一PL/SL驅動器27被活性化。該PL/SL驅動器27在WL N 和GRAIN m'下降後，在τ OFF 的期間內保持PL m'高電位。這樣，與PL m'連接的晶粒m'被活性化。
這裏，說明了繼續高速訪問屬於相同WL的晶粒的情況。首先被訪問的晶粒m和之後被訪問的晶粒m'均可保證τ OFF 的寫入時間，由此正確執行各個晶粒中的單元的寫入。進一步，相對於首先訪問的晶粒的PL m 並沒有在必要以上的時間上被活性化。
圖18為連續選擇相同晶粒的情況下的時序圖。
繼續高速訪問相同晶粒m的情況下，為保證最後的訪問中的寫入時間，控制PL m 以確保最後的WL的下降後的τ OFF 。
在上述任一種情況中，進行高速寫入時，通過確保在每個晶粒25單位的τ OFF ，安全實施MTJ元件30、31的切換。且各晶粒25的PL不被活性化τ OFF 以上，由此不會浪費功耗。
如圖12所示，第1實施形態的具體實施例中，WL在上升的同時PL也上升。另一方面，WL、PL上升開始後設置SL在一定的較短期間(τ ON )為接地狀態，之後控制為變為懸浮狀態。τ ON 期間內，MTJ元件30，31中儲存的數據載入到CMOS鎖存器電路(第1儲存電路2)。由此，緊接著WL上升之後實施的讀出動作中，PL在遮斷之前的數據都可以正確的向外部讀出。
之後，相對CMOS鎖存器電路(第1儲存電路2)開始寫入動作，即使高速周期的寫入動作結束，由於在WL下降為低電位後在τ OFF 期間內保持PL為高電位，所以利用CMOS鎖存器電路(第1儲存電路2)中儲存的數據，充分的執行MTJ元件30，31的切換。
由此，即使高速化外部對CMOS鎖存器電路(第1儲存電路2)的寫入周期，單元內部中確保比MTJ元件30，31(第2儲存電路3)的切換時間更長時間的寫入時間。由此，沒有問題的執行從CMOS鎖存器電路(第1儲存電路2)到MTJ元件30，31的數據備份。這樣執行數據的非揮發性儲存。
如上所述，本實施形態的儲存裝置20中，可以相比MTJ元件30，31的切換時間高速化使用MTJ元件30，31的非揮發性儲存裝置的寫入周期。這樣，可以提供高速的MTJ非揮發性儲存裝置。
圖19是MTJ元件的切換時間與切換概率的關係的示意圖。圖中的橫軸為MTJ元件的切換時間，縱軸為MTJ元件的切換概率。如圖19所示，以恒定電流切換MTJ元件的情況下，切換時間越長，切換概率越大。另外，切換電流越小，為達到相同的切換概率，也需要較長的切換時間。
由此，本發明的另一效果為可以提供可以提高寫入概率且安定寫入數據的小型儲存裝置20。現有技術為實現寫入時間t的產品化所需要的切換概率P，需要大寫入電流(例如I SW1)。由於MTJ的切換電流由單元的電晶體尺寸決定，所以為了流動大寫入電流，也需要單元的電晶體尺寸(單元尺寸)變大。然而，本發明的儲存裝置20通過將外部寫入時間t延長至內部寫入時間T，可以以比所需的寫入電流I SW1更小的I SW3來寫入數據。由此可以實現縮小單元尺寸。
在產品化所需的切換概率為P，予以對應於I SW3電流的小單元設計寫入時間t的儲存器的情況下，現有技術中切換概率降到p，由此無法實用化。然而本發明可以將切換概率提高到p以上，可以升高到P，可以提供高速高密度的非揮發性儲存元件。
(第3實施形態)
作為第3實施形態，說明MTJ元件30，31的其他寫入方法。
圖20顯示時序圖。輸入到圖11所示的儲存器單元1的SL的波形與圖12所示的波形不同。這裏，在MTJ元件的寫入期間切換SL的電位，可以依次改寫2個MTJ元件。
這裏，向一個MTJ元件寫入數據所需時間為MTJ寫入時間1，向另一個MTJ元件寫入數據所需時間為MTJ寫入時間2。另外，設置MTJ寫入時間1和MTJ寫入時間2的任一個均比MTJ元件30，31的切換時間t 2要長。
WL下降到低電位開始到經過時間τ B 為止，控制SL維持在 低電位。從外部寫入開始到經過時間τ B 為止，進行向一個MTJ元件的寫入。MTJ寫入時間1為t W +τ B 。經過時間τ B 後，設置SL為高電位。WL下降到低電位開始到經過時間τ A 為止，進行向另一個MTJ元件的寫入。向另一個MTJ元件寫入數據所需時間MTJ寫入時間2為τ A -τ B 。經過時間τ A -τ B 後，設置SL為低電位。
MTJ寫入時間1由於SL設置為低電位，一個MTJ元件30從平行狀態改寫為反向平行狀態(P→AP)。MTJ寫入時間2由於SL設置為高電位，另一個MTJ元件31從反向平行狀態改寫為平行狀態(AP→P)。
這裏，τ A 、τ B 為相應於MTJ寫入時間1、MTJ寫入時間2、CMOS鎖存器電路(第1儲存電路2)的寫入時間t W 變化的值。
(晶粒中MTJ的平行，反向平行的寫入)
在MTJ寫入期間切換SL的電位，分成2次依次改寫MTJ元件30，31的方法也適用於實施形態1的子陣列。包括晶粒25的子陣列的構成與圖13相同。晶粒25的PL/SL驅動器27A與圖14不同，具有產生τ A 和τ B 的延遲時間的構成。
圖21是晶粒25的PL/SL驅動器27A的電路圖。PL/SL驅動器27A在圖14的電路上進一步包括以下的構成。三輸入的NAND電路63、與三輸入的NAND電路63的輸出連接的第5逆變器64、第2雙穩態多諧振蕩器65、與第2雙穩態多諧振蕩器65連接的第6逆變器66和第7逆變器67、第1雙穩態多諧振蕩器43的輸入與第2雙穩態多諧振蕩器65的輸入之間插入的第8逆變器68和第9逆變器69、第1兩輸入NAND 41的輸出與第2兩輸入NAND 48的輸入之間連接的τ 1和τ 2的延遲電路71。
圖22是連續選擇獨立的多數個晶粒25的情況下的時序圖。雖然未圖示在圖22中，與WL N 和WL N'相同的定時輸入信號到GRAIN m 和GRAIN m'。如(a)所示，通過WL N 和GRAIN m 選擇的PL/SL驅動器27被活性化，設置PL m 為高電位。在WL N 下降後時間τ A 內，維持PL m 為高電位。在WL N 下降後經過時間τ B 時，設置SL m 為高電位。在WL N 下降後τ A -τ B 內，維持SL m 為高電位。這樣，通過PL m ，SL m 活性化晶粒m。
圖22(b)中，通過WL N'和GRAIN m'選擇的PL/SL驅動器27 被活性化。與圖22(a)一樣的在WL N'下降後，在時間τ A ，時間τ A -τ B 內，維持PL m'和SL m'高電位。這樣，通過PL m'和SL m'活性化晶粒m'。
這裏，說明了高速周期連續訪問獨立的多數個晶粒的情況。由於保證了各個晶粒中的單元的寫入時間為τ A (τ B 和τ A -τ B )，所以正確執行各個晶粒25中的單元的寫入。
圖23是繼續選擇連接於相同WL的多數個晶粒25的情況下的時序圖。雖然未圖示在圖23中，與WL N 和WL N'相同的定時輸入信號到GRAIN m 和GRAIN m'。
如圖23(a)所示，通過WL N 和GRAIN m 選擇的PL/SL驅動器27被活性化。由此設置PL m 為高電位。在WL N 下降後時間τ 1內，維持PL m 為高電位。在WL N 下降後經過時間τ B 時，設置SL m 為高電位。在WL N 下降後τ A -τ B 內，維持SL m 為高電位。這樣，通過PL m ，SL m 活性化晶粒m。
之後如圖23(b)所示，通過WL N 和GRAIN m'選擇的另一PL/SL驅動器27被活性化。在WL N 下降後時間τ A 內，該PL/SL驅動器27維持PL m'為高電位。在WL N 下降後經過時間τ B 時，該PL/SL驅動器27設置SL m'為高電位。在τ A -τ B 內，維持SL m'為高電位。這樣，通過PL m'，SL m'活性化晶粒m'。
這裏，說明了繼續高速訪問屬於相同WL的晶粒的情況。由於首先訪問的晶粒m和之後訪問的晶粒m'的任一個均確保τ A (τ B 和τ A -τ B )的寫入時間，所以正確執行各個晶粒中的單元的寫入。例如沒有在高於所必要的時間活性化相對首先訪問的晶粒的PL m 。
圖24為連續選擇相同晶粒25的情況下的時序圖。這樣，繼續高速訪問相同的晶粒m的情況下，為保證最後的訪問中的寫入時間，控制PL m 以確保最後的WL的下降後開始的τ B 和τ 1-τ 2。
在上述圖22-24的任一種情況下，為了進行高速寫入，可以以晶粒25單位確保τ A (τ B 和τ A -τ B )，安全的實施MTJ切換。進一步，由於各晶粒25的PL沒有活性化WL的活性化時間+τ 1以上，所以沒有浪費功耗。
如圖20所示，第3實施形態中，WL上升的同時PL也上升。控制為SL在讀出期間和寫入期間的前半部份為接地狀態(或懸浮狀態)，WL下降後經過τ B 後變為V dd 電位。或者，SL也可前半為V dd 電位後半為GND 電位。這情況與實施例1(圖12)相同，PL上升後開始在τ ON 期間內，需要設置SL為接地狀態(或懸浮狀態)。PL上升同時將MTJ元件30，31(第2儲存電路3)中儲存的數據正確的載入CMOS鎖存器電路(第1儲存電路2)。緊接著WL上升之後的讀出動作中可以將PL遮斷(OFF)之前的數據正確的讀出到外部。
之後，相對CMOS鎖存器電路(第1儲存電路2)開始寫入動作，即使高速周期的寫入結束，WL下降為低電位後，由於τ A 的期間內維持PL為高電位，所以可利用CMOS鎖存器(第1儲存電路2)中儲存的數據充分的實行向MTJ元件30，31的切換。
由此，即使高速化從外部向CMOS鎖存器電路(第1儲存電路2)的寫入循環，由於單元內部中確保了比MTJ元件30，31的切換時間更長的寫入時間，由此可無問題的實施數據的非揮發性儲存(從CMOS鎖存器(第1儲存電路2)到MTJ元件30，31的數據備份)。
第3實施形態與第1實施形態相比，因為在MTJ元件30，31切換時在MTJ元件30，31的兩端子間施加高電壓，由該原因向CMOS鎖存器電路(第1儲存電路2)的寫入循環變短。然而，由於將2對MTJ元件30，31分成前半和後半2次切換，由該切換的原因需要多出來的時間。由於哪個方式可以縮短寫入循環是基於MTJ元件30，31的切換特性和電壓，所以不能籠統判斷。
第1實施形態中顯示了圖11所示的儲存器單元1的構成，但是儲存器單元的構成不限於此。下面顯示儲存器單元的其他構成。
(第4實施形態)
圖25是儲存裝置20中使用的儲存器單元1A的電路圖。圖26是時序圖。
如圖25所示，本發明的儲存裝置中使用的儲存器單元1A在圖11所示的儲存器單元1上進一步包括專用於讀出的RWL、RBL、和2個第1和第2讀出用n型MOSFET 75，76。第1和第2讀出用n型MOSFET 75，76串聯連接。第1讀出用n型MOSFET 75的源極接地。第1讀出用n型MOSFET 75的汲極和第2讀出用n型MOSFET 76的源極連接，第2讀出用n型MOSFET 76的汲極與RBL連接。第1讀出用n型MOSFET 75 的閘極與SRAM2右側的數據儲存節點連接。第2讀出用n型MOSFET 76的閘極與RWL連接。
通過上述結構，因為在揮發性的第1儲存電路2設置讀出專用總線，與寫入總線分離，即使微小型化，可以在確實的進行寫入和讀出的同時，成為非揮發性的儲存元件。
如圖26所示，將RWL設置為高電位從揮發性的第1儲存電路2讀出數據。非揮發性儲存元件MTJ元件30，31的寫入時使得PL活性化t B 以上的時間，使MTJ元件30，31活性化，寫入數據。
(製造方法)
接下來說明本發明的儲存裝置20的製造方法。
首先在矽等半導體構成的基板上以CMOS制程形成儲存裝置20的MTJ元件30，31以外的電路，之後，形成自旋注入型MTJ元件30，31。
具體按下面的方式形成自旋注入型MTJ元件30，31。
以CMOS制程形成SRAM電路等後，露出SRAM電路的數據儲存節點C和數據儲存節點D，在數據儲存節點C和數據儲存節點D的電極上，順序形成構成MTJ元件30，31的固定層30b，31b，隧道障礙層30a，31a和自由層30c，31c。MTJ元件30，31的最上層為自由層30c，31c的情況較多。自由層30c，31c可為層積多層強磁性層的層。以該制程，MTJ元件30，31的固定層30b，31b連接於儲存裝置的數據儲存節點C和數據儲存節點D。
接下來，在基板全面上沉積層間絕緣層，通過光刻法和層間絕緣層的蝕刻法對MTJ元件30，31的自由層30c，31c和SL開孔。
接下來，通過濺射法等在層間絕緣層上沉積預定厚度的金屬膜，通過選擇蝕刻法除去與MTJ元件30，31的自由層30c，31c和SL相連接的金屬膜以外的部份。通過該制程，MTJ元件30，31的自由層30c，31c與儲存裝置20的SL連接。自旋注入型MTJ元件的磁化方向可以為，CMOS制程形成的形成集成電路的大致面內方向，或與形成該集成電路的面內大致相垂直方向。
最後形成保護膜(鈍化膜)。
上述各材料的沉積除濺射法和CVD法(化學氣相沉積法)之外，可以使用蒸發法、MBE法(等離子體分子束外延)、激光燒蝕法等通常的薄膜成膜法。用於形成預定形狀的電極和集成電路的配線的掩膜制程中可以使用光刻和電子束光刻等。
接下來，說明儲存裝置中使用的MTJ元件30，31。
具有優點：在元件的微細小化的同時可以減小自旋注入型MTJ元件30，31的寫入電流，與矽基板等上形成的CMOS集成電路構成的儲存裝置一起在相同基板上製作。而且，MTJ元件30，31可以形成在儲存裝置的數據儲存節點上沉積的層間絕緣層內。由此，儲存裝置20中不產生MTJ元件30，31的形成和連接帶來的面積增加。例如，圖11所示的儲存器單元1包括6電晶體構成的SRAM和MTJ元件30，31，但是儲存器單元1的專有面積幾乎與SRAM的專有面積相等。
如以上儲存器單元1和儲存裝置20的陣列構成以及動作說明所明確的，通過本發明的儲存裝置20，可以使得使用MTJ元件30，31的非揮發性第2儲存電路3的寫入周期，比揮發性的第1儲存電路2的單元的電晶體尺寸(由其決定切換電流)決定的MTJ元件30，31的切換時間更高速化。換句話說，通過本發明，可以提供高密度高速的MTJ非揮發性儲存裝置。
通過本發明的儲存裝置20，因為可以在6電晶體SRAM的數據儲存節點上形成MTJ元件30，31，所以一個儲存器單元的專有面積可與6電晶體SRAM的單元尺寸幾乎相同。
本發明的儲存裝置20的寫入/讀出性能與現有的揮發性儲存元件6電晶體SRAM相同，而且由於儲存裝置20具備MTJ元件30，31，可以實現非揮發性儲存元件。由此，與現有的6電晶體SRAM不同，可以使得待機電流為零。
本發明不限於上述實施例，在專利申請範圍內記載的發明的範圍以內，可有各種變形，也包含在本發明的範圍內。
圖11所示的第1實施形態、圖13所示的第2實施形態的具 體示例中，以第1儲存電路2由SRAM構成，第2儲存電路3由自旋注入型MTJ元件構成為例進行說明。然而，第1儲存電路2和第2儲存電路3可由其他構成的儲存電路或者1個以上的儲存元件構成。例如，第2儲存電路3可由ReRAM或PCRAM或其他儲存元件構成。
本申請基於2012年12月28日申請的日本國專利申請第2012-288567號。通過參照，在本說明書中引入日本國專利申請第2012-288567號的說明書、專利申請範圍和圖式整體。
產業上可利用性：本發明可應用於實現小型的高速寫入，待機時的電流幾乎不流動的儲存裝置、儲存器單元和數據寫入方法的技術領域。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧儲存器單元
2‧‧‧第1儲存電路
3‧‧‧第2儲存電路
4‧‧‧PL控制電路
5‧‧‧第1轉送用MOSFET
6‧‧‧第2轉送用MOSFET
7‧‧‧源極(SL)控制電路

Claims (14)

  1. 一種存儲裝置，包括存儲器單元，其包括寫入時間為t 1和數據保持時間為τ1的第1存儲電路和寫入時間為t 2和數據保持時間為τ2(t 1<t 2，τ1<τ2)的第2存儲電路，電源控制電路，其控制向所述存儲器單元的電源供給，以及寫入數據供給電路，其向所述存儲器單元供給寫入數據，其中所述第1存儲電路的數據存儲節點與第2存儲電路的數據存儲節點相互連接，所述寫入數據供給電路以寫入時間t W 向所述存儲器單元供給寫入數據，向所述第1存儲電路寫入數據，在經過所述寫入時間t W 時，停止供給所述寫入數據，該寫入時間t W 比用於向所述第1存儲電路寫入數據所需的時間(寫入時間t 1)長，且比用於向所述第2存儲電路寫入數據所需的時間(寫入時間t 2)短，在從所述寫入數據供給電路向所述存儲器單元供給所述寫入數據時，所述電源控制電路以比所述第2存儲電路的寫入時間t 2更長的時間向所述存儲器單元供給電源，從所述寫入數據的供給停止開始，將寫入所述第1存儲電路中的數據寫入所述第2存儲電路，從所述寫入數據的供給開始起，經過所述第2存儲電路的寫入時間t 2之後停止向所述存儲器單元供給電源。
  2. 根據專利申請範圍第1項之存儲裝置，包括控制所述第2存儲電路的電源電壓的源極控制電路。
  3. 根據專利申請範圍第1或2項之存儲裝置，所述第1存儲電路由1個以上的存儲元件構成。
  4. 根據專利申請範圍第3項之存儲裝置，所述第1存儲電路包括使得CMOS逆變器交叉耦合的鎖存器。
  5. 根據專利申請範圍第1項之存儲裝置，所述第2存儲電路由1個以上的存儲元件構成。
  6. 根據專利申請範圍第5項之存儲裝置，所述第2存儲電路包括2個切換元件，切換所述2個切換元件的情況下，通過串聯連接所述2個切換元件且流通共通電流來執行切換。
  7. 根據專利申請範圍第5或6項之存儲裝置，所述第2存儲電路由電阻變化型的存儲元件構成。
  8. 根據專利申請範圍第5或6項之存儲裝置，所述第2存儲電路由自旋注入型MTJ元件構成。
  9. 根據專利申請範圍第8項之存儲裝置，所述自旋注入型MTJ元件的磁化方向為形成集成電路的大致面內方向，或與形成集成電路的面內大致垂直的方向。
  10. 根據專利申請範圍第5或6項之存儲裝置，所述第2存儲電路由相變型的存儲元件構成。
  11. 一種存儲器單元，其為包含於存儲裝置中的存儲器單元，存儲器單元包括寫入時間為t 1和數據保持時間為τ1的第1存儲電路和寫入時間為t 2和數據保持時間為τ2(t 1<t 2，τ1<τ2)的第2存儲電路，所述第1存儲電路的數據存儲節點與第2存儲電路的數據存儲節點相互連接，所述存儲裝置包括：所述存儲器單元、控制向所述存儲器單元的電源供給的電源控制電路、以及向所述存儲器單元供給寫入數據的寫入數據供給電路，其中所述寫入數據供給電路以寫入時間t W 向所述存儲器單元供給寫入數據，向所述第1存儲電路寫入數據，在經過所述寫入時間t W 時，停止供給所述寫入數據，該寫入時間t W 比用於向所述第1存儲電路寫入數據所需的時間(寫入時間t 1)長，且比用於向所述第2存儲電路寫入數據所需的時間(寫入時間t 2)短，在從所述寫入數據供給電路向所述存儲器單元供給所述寫入數據時，所述電源控制電路以比所述第2存儲電路的寫入時間t 2更長的時間向所述存儲器單元供給電源，從所述寫入數據的供給停止開始，將寫入第1存儲電路中的數據寫入所述第2存儲電路，從所述寫入數據的供給開始起，經過所述第2存儲電路的寫入時間t 2之後停止向所述存儲器單元供給電源。
  12. 根據專利申請範圍第11項之存儲器單元，所述第2存儲電路包括2個切換元件，切換所述2個切換元件的情況下，通過串聯連接所述2個切換元件且流通共通電流來執行切換。
  13. 一種數據寫入方法，其為向多數個存儲器單元寫入數據的方法，所述存儲器單元包括寫入時間為t 1和數據保持時間為τ1的第1存儲電路，和寫入時間為t 2和數據保持時間為τ2(t 1<t 2，τ1<τ2)的第2存儲電路，所述方法包括：選擇寫入對象的存儲器單元，開始向所述存儲器單元供給電源的同時，以寫入時間t W 向所述第1存儲電路和第2存儲電路並行寫入數據，所述寫入時間t W 比用於向所述第1存儲電路寫入數據所需的時間(寫入時間t 1)長，比用於向所述第2存儲電路寫入數據所需的時間(寫入時間t 2)短，數據寫入開始經過所述寫入時間t W 時終止所述存儲器單元的選擇，將寫入第1存儲電路的數據寫入所述第2存儲電路，所述數據寫入開始經過所述第2存儲電路的寫入時間t 2之後停止向所述存儲器單元供給電源。
  14. 一種存儲裝置，包括存儲器單元，其包括寫入時間為t 1和數據保持時間為τ1的第1存儲電路和寫入時間為t 2和數據保持時間為τ2(t 1<t 2，τ1<τ2)的第2存儲電路， 電源控制電路，其控制向所述存儲器單元的電源供給，以及寫入數據供給電路，其向所述存儲器單元供給寫入數據，其中所述寫入數據供給電路以寫入時間t W 向所述存儲器單元供給寫入數據，向所述第1存儲電路寫入數據，在經過所述寫入時間t W 時，停止供給所述寫入數據，該寫入時間t W 比用於向所述第1存儲電路寫入數據所需的時間(寫入時間t 1)長，且比用於向所述第2存儲電路寫入數據所需的時間(寫入時間t 2)短，在從所述寫入數據供給電路向所述存儲器單元供給所述寫入數據時，所述電源控制電路以比所述第2存儲電路的寫入時間t 2更長的時間向所述存儲器單元供給電源，從所述寫入數據的供給停止開始，將寫入所述第1存儲電路中的數據寫入所述第2存儲電路，從所述寫入數據的供給開始起，經過所述第2存儲電路的寫入時間t 2之後停止向所述存儲器單元供給電源。
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