JPH0897386A - 半導体不揮発性メモリセル及びその動作方法 - Google Patents
半導体不揮発性メモリセル及びその動作方法Info
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- JPH0897386A JPH0897386A JP6233357A JP23335794A JPH0897386A JP H0897386 A JPH0897386 A JP H0897386A JP 6233357 A JP6233357 A JP 6233357A JP 23335794 A JP23335794 A JP 23335794A JP H0897386 A JPH0897386 A JP H0897386A
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Abstract
(57)【要約】
【目的】本発明は不揮発性メモリセルにおける情報電荷
の書き換え回数の増加、動作電圧の低電圧化、更には強
誘電体膜の長寿命化を図る。 【構成】半導体基板上に形成された第１のＭＩＳ型ＦＥ
Ｔと、前記第１のＭＩＳ型ＦＥＴのゲート電極に接続さ
れる一電極上に強誘電体薄膜が形成され前記強誘電体薄
膜上に対向電極が形成されたキャパシタ構造の強誘電体
素子と、ソース・ドレイン領域のうちの一方の領域が前
記一電極に接続されソース・ドレイン領域のうちの他方
の領域が第１のビット線に接続されゲート電極が第１の
ワード線に接続された第２のＭＩＳ型ＦＥＴと、ソース
領域とドレイン領域がそれぞれ前記第１のＭＩＳ型ＦＥ
Ｔのドレイン領域と第２のビット線に接続されゲート電
極が第２のワード線に接続された第３のＭＩＳ型ＦＥＴ
とで構成される。
の書き換え回数の増加、動作電圧の低電圧化、更には強
誘電体膜の長寿命化を図る。 【構成】半導体基板上に形成された第１のＭＩＳ型ＦＥ
Ｔと、前記第１のＭＩＳ型ＦＥＴのゲート電極に接続さ
れる一電極上に強誘電体薄膜が形成され前記強誘電体薄
膜上に対向電極が形成されたキャパシタ構造の強誘電体
素子と、ソース・ドレイン領域のうちの一方の領域が前
記一電極に接続されソース・ドレイン領域のうちの他方
の領域が第１のビット線に接続されゲート電極が第１の
ワード線に接続された第２のＭＩＳ型ＦＥＴと、ソース
領域とドレイン領域がそれぞれ前記第１のＭＩＳ型ＦＥ
Ｔのドレイン領域と第２のビット線に接続されゲート電
極が第２のワード線に接続された第３のＭＩＳ型ＦＥＴ
とで構成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に強誘電体膜を用いた半導体不揮発性記憶装置の
メモリセルに関する。
し、特に強誘電体膜を用いた半導体不揮発性記憶装置の
メモリセルに関する。
【０００２】
【従来の技術】半導体の不揮発性記憶素子には、ＲＯ
Ｍ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等があり、特
にＥＥＰＲＯＭは電気的に記憶情報を書き換えることが
可能であり、フラッシュＥＥＰＲＯＭとして用途開発が
大々的に進められている。
Ｍ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等があり、特
にＥＥＰＲＯＭは電気的に記憶情報を書き換えることが
可能であり、フラッシュＥＥＰＲＯＭとして用途開発が
大々的に進められている。
【０００３】このＥＥＰＲＯＭにおいては、フローティ
ングゲート型トランジスタが使用され、２層のゲート電
極構造の第１層ゲート電極であるフローティングゲート
電極に記憶情報電荷が蓄積される。ここで、第２層ゲー
ト電極はコントロールゲート電極と呼ばれ、情報電荷の
書き換え制御に使用される。
ングゲート型トランジスタが使用され、２層のゲート電
極構造の第１層ゲート電極であるフローティングゲート
電極に記憶情報電荷が蓄積される。ここで、第２層ゲー
ト電極はコントロールゲート電極と呼ばれ、情報電荷の
書き換え制御に使用される。
【０００４】一方、前述の不揮発性記憶素子とは全く異
る記憶方法として、強誘電体の自発分極を利用する方法
が考えられている。そして、この強誘電体を利用する方
法では３通りの構造が検討されている。その１つがキャ
パシタ構造であり、他の１つがＭＦＳ（Ｍｅｔａｌ Ｆ
ｅｒｒｏｅｌｅｃｔｒｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）−ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）構造であり、そして３つ目が、このキャパ
シタ構造とＭＦＳ−ＦＥＴ構造を１体化したＭＦＭＩＳ
（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｔａ
ｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）構造である。
る記憶方法として、強誘電体の自発分極を利用する方法
が考えられている。そして、この強誘電体を利用する方
法では３通りの構造が検討されている。その１つがキャ
パシタ構造であり、他の１つがＭＦＳ（Ｍｅｔａｌ Ｆ
ｅｒｒｏｅｌｅｃｔｒｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）−ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）構造であり、そして３つ目が、このキャパ
シタ構造とＭＦＳ−ＦＥＴ構造を１体化したＭＦＭＩＳ
（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｔａ
ｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）構造である。
【０００５】キャパシタ構造は、強誘電体薄膜を電極で
挟む構造をしており、強誘電体の自発分極の分極反転に
よる反転電流の有無を検出し情報の読み出しを行うもの
である。ＭＦＳ−ＦＥＴ構造は、ＭＩＳ型ＦＥＴのゲー
ト絶縁膜を強誘電体薄膜で形成したもので、強誘電体の
自発分極の方向、大きさに応じてその自発分極を補償す
るように半導体表面に誘起される電荷により半導体表面
の電気伝導度が変化することを利用し、その情報の読み
出しを行うものである。ＭＦＭＩＳは、先述したフロー
ティングゲート型トランジスタの構造で、そのフローテ
ィングゲート電極とコントロールゲート電極との間の絶
縁膜を強誘電体薄膜で形成したものである。この場合の
記憶情報の読み出しは、前述のＭＦＳ−ＦＥＴ構造の場
合と同様にしてなされる。
挟む構造をしており、強誘電体の自発分極の分極反転に
よる反転電流の有無を検出し情報の読み出しを行うもの
である。ＭＦＳ−ＦＥＴ構造は、ＭＩＳ型ＦＥＴのゲー
ト絶縁膜を強誘電体薄膜で形成したもので、強誘電体の
自発分極の方向、大きさに応じてその自発分極を補償す
るように半導体表面に誘起される電荷により半導体表面
の電気伝導度が変化することを利用し、その情報の読み
出しを行うものである。ＭＦＭＩＳは、先述したフロー
ティングゲート型トランジスタの構造で、そのフローテ
ィングゲート電極とコントロールゲート電極との間の絶
縁膜を強誘電体薄膜で形成したものである。この場合の
記憶情報の読み出しは、前述のＭＦＳ−ＦＥＴ構造の場
合と同様にしてなされる。
【０００６】このような構造の不揮発性記憶素子を用い
たメモリセルとして種々のものが提案されている。キャ
パシタ構造は、通常のＤＲＡＭでの１トランジスタと１
キャパシタのメモリセルの１キャパシタに置き換えて用
いられる。又、ＭＦＳ−ＦＥＴ構造とＭＦＭＩＳ構造
は、フラッシュＥＥＰＲＯＭのメモリセルと同様であ
り、１トランジスタにして用いられるのが最も高集積化
に適するとされる。
たメモリセルとして種々のものが提案されている。キャ
パシタ構造は、通常のＤＲＡＭでの１トランジスタと１
キャパシタのメモリセルの１キャパシタに置き換えて用
いられる。又、ＭＦＳ−ＦＥＴ構造とＭＦＭＩＳ構造
は、フラッシュＥＥＰＲＯＭのメモリセルと同様であ
り、１トランジスタにして用いられるのが最も高集積化
に適するとされる。
【０００７】
【発明が解決しようとする課題】以上に述べた不揮発性
記憶素子あるいはこれらの素子を用いたメモリセルにお
いては、以下のような問題をそれぞれ有している。
記憶素子あるいはこれらの素子を用いたメモリセルにお
いては、以下のような問題をそれぞれ有している。
【０００８】電子のトンネル効果を利用するＥＰＲＯＭ
系においては、シリコン基板からのゲート電極への電荷
注入を行うために大きな電界が必要になる。更には、シ
リコン酸化膜中あるいはシリコン酸化膜／シリコン基板
の界面に電荷トラップが発生し書き変え回数が制限され
る。
系においては、シリコン基板からのゲート電極への電荷
注入を行うために大きな電界が必要になる。更には、シ
リコン酸化膜中あるいはシリコン酸化膜／シリコン基板
の界面に電荷トラップが発生し書き変え回数が制限され
る。
【０００９】強誘電体の自発分極を利用するキャパシタ
構造では、その書き変え回数は、前述のＥＰＲＯＭ系の
場合の１０6 回程度に対し、１０10回程度と大幅に増加
するが、現状のＤＲＡＭと同一の機能を実現するために
は未だ不足している。このキャパシタ構造を前述した通
常ＤＲＡＭメモリセルのキャパシタに適用する場合に
は、情報の読み出し動作時に蓄積された情報を破壊しな
ければならない。そこで、情報の読み出し後に再度同じ
情報を書き込まければならない。このために、必要とす
る情報の書き変え回数が増大するという欠点がある。
構造では、その書き変え回数は、前述のＥＰＲＯＭ系の
場合の１０6 回程度に対し、１０10回程度と大幅に増加
するが、現状のＤＲＡＭと同一の機能を実現するために
は未だ不足している。このキャパシタ構造を前述した通
常ＤＲＡＭメモリセルのキャパシタに適用する場合に
は、情報の読み出し動作時に蓄積された情報を破壊しな
ければならない。そこで、情報の読み出し後に再度同じ
情報を書き込まければならない。このために、必要とす
る情報の書き変え回数が増大するという欠点がある。
【００１０】ＭＦＳ−ＦＥＴ構造では、シリコン基板表
面の活性領域に直接に強誘電体薄膜を形成するために、
シリコン基板表面の界面準位を制御することが難しく、
不揮発性記憶素子が不安定になるという欠点を有してい
る。
面の活性領域に直接に強誘電体薄膜を形成するために、
シリコン基板表面の界面準位を制御することが難しく、
不揮発性記憶素子が不安定になるという欠点を有してい
る。
【００１１】ＭＦＭＩＳ構造では、強誘電体薄膜を自発
分極させるための電圧印加が前述したコントロールゲー
ト電極と半導体基板間で行われる。しかし、このコント
ロールゲート電極と半導体基板の間には、コントロール
ゲート電極を１電極としフローティングゲート電極を対
向電極とし前述の強誘電体薄膜を容量誘電体膜とする第
１のキャパシタと、フローティングゲート電極を１電極
とし半導体基板を対向電極としゲート絶縁膜を容量誘電
体膜とする第２のキャパシタとが直列に接続されて形成
される。このために、情報書き込み動作時、前述した自
発分極のための印加電圧が大きくなる。ここで、第１の
キャパシタにかかる電圧を上げるためには、第２のキャ
パシタの容量値を大きくしなければならない。しかし、
通常では強誘電体薄膜の誘電率はシリコン酸化膜等ゲー
ト絶縁膜に用いられる絶縁膜の誘電率に比べ非常に大き
い。このために、前述のゲート絶縁膜を極薄にするとか
第２のキャパシタ面積を広げることが必要になり、不揮
発性記憶装置の実現が難しくなる。
分極させるための電圧印加が前述したコントロールゲー
ト電極と半導体基板間で行われる。しかし、このコント
ロールゲート電極と半導体基板の間には、コントロール
ゲート電極を１電極としフローティングゲート電極を対
向電極とし前述の強誘電体薄膜を容量誘電体膜とする第
１のキャパシタと、フローティングゲート電極を１電極
とし半導体基板を対向電極としゲート絶縁膜を容量誘電
体膜とする第２のキャパシタとが直列に接続されて形成
される。このために、情報書き込み動作時、前述した自
発分極のための印加電圧が大きくなる。ここで、第１の
キャパシタにかかる電圧を上げるためには、第２のキャ
パシタの容量値を大きくしなければならない。しかし、
通常では強誘電体薄膜の誘電率はシリコン酸化膜等ゲー
ト絶縁膜に用いられる絶縁膜の誘電率に比べ非常に大き
い。このために、前述のゲート絶縁膜を極薄にするとか
第２のキャパシタ面積を広げることが必要になり、不揮
発性記憶装置の実現が難しくなる。
【００１２】更に、このＭＦＭＩＳ構造１個のトランジ
スタでメモリセルを構成する場合、情報の書き込み動作
時と同様に、情報の読み出し動作時にもＭＦＭＩＳのコ
ントロールゲート電極に所定の電圧を印加することが必
須になる。これは、所望のメモリセルを一義に選択する
ためには回避できないことである。このために、強誘電
体薄膜に電圧を印加する回数が増え、分極あるいは分極
反転の繰り返しによる強誘電体特性劣化の問題が生じ易
くなる。
スタでメモリセルを構成する場合、情報の書き込み動作
時と同様に、情報の読み出し動作時にもＭＦＭＩＳのコ
ントロールゲート電極に所定の電圧を印加することが必
須になる。これは、所望のメモリセルを一義に選択する
ためには回避できないことである。このために、強誘電
体薄膜に電圧を印加する回数が増え、分極あるいは分極
反転の繰り返しによる強誘電体特性劣化の問題が生じ易
くなる。
【００１３】本発明の目的は以上の課題を解決し、情報
電荷の書き換え回数の増加、動作電圧の低電圧化、更に
は強誘電体の長寿命化を可能にせんとするものである。
電荷の書き換え回数の増加、動作電圧の低電圧化、更に
は強誘電体の長寿命化を可能にせんとするものである。
【００１４】
【課題を解決するための手段】このために本発明では、
半導体基板上に形成された第１のＭＩＳ型ＦＥＴと、こ
の第１のＭＩＳ型ＦＥＴのゲート電極に接続される一電
極上に強誘電体薄膜が形成されこの強誘電体薄膜上に対
向電極が形成されたキャパシタ構造の強誘電体素子と、
ソース・ドレイン領域のうちの一方の領域が前記一電極
に接続されソース・ドレイン領域のうちの他方の領域が
第１のビット線に接続されゲート電極が第１のワード線
に接続された第２のＭＩＳ型ＦＥＴと、ソース領域とド
レイン領域がそれぞれ前記第１のＭＩＳ型ＦＥＴのドレ
イン領域と第２のビット線に接続されゲート電極が第２
のワード線に接続された第３のＭＩＳ型ＦＥＴとで不揮
発性メモリセルが構成されるようにする。
半導体基板上に形成された第１のＭＩＳ型ＦＥＴと、こ
の第１のＭＩＳ型ＦＥＴのゲート電極に接続される一電
極上に強誘電体薄膜が形成されこの強誘電体薄膜上に対
向電極が形成されたキャパシタ構造の強誘電体素子と、
ソース・ドレイン領域のうちの一方の領域が前記一電極
に接続されソース・ドレイン領域のうちの他方の領域が
第１のビット線に接続されゲート電極が第１のワード線
に接続された第２のＭＩＳ型ＦＥＴと、ソース領域とド
レイン領域がそれぞれ前記第１のＭＩＳ型ＦＥＴのドレ
イン領域と第２のビット線に接続されゲート電極が第２
のワード線に接続された第３のＭＩＳ型ＦＥＴとで不揮
発性メモリセルが構成されるようにする。
【００１５】ここで、好ましくは前記第１のＭＩＳ型Ｆ
ＥＴのしきい値電圧が０Ｖに設定されることである。
ＥＴのしきい値電圧が０Ｖに設定されることである。
【００１６】更に好ましくは、前記第１のＭＩＳ型ＦＥ
Ｔが前記半導体基板の表面に形成された絶縁膜上のシリ
コン薄膜に設けられることである。
Ｔが前記半導体基板の表面に形成された絶縁膜上のシリ
コン薄膜に設けられることである。
【００１７】前記半導体不揮発性メモリセルへの記憶情
報の書込み動作において、前記第２のＭＩＳ型ＦＥＴが
導通状態にされて前記第１のビット線と前記強誘電体素
子の前記対向電極間に電圧が印加され、その後、前記強
誘電体素子の前記一電極が０Ｖにされてから前記第２の
ＭＩＳ型ＦＥＴが非導通状態にされる。
報の書込み動作において、前記第２のＭＩＳ型ＦＥＴが
導通状態にされて前記第１のビット線と前記強誘電体素
子の前記対向電極間に電圧が印加され、その後、前記強
誘電体素子の前記一電極が０Ｖにされてから前記第２の
ＭＩＳ型ＦＥＴが非導通状態にされる。
【００１８】又、記憶情報の読出し動作においては、前
記強誘電体素子の前記対向電極に０Ｖが印加され、前記
第３のトランジスタが導通状態にされ、前記第２のビッ
ト線の電位が増幅され検知される。
記強誘電体素子の前記対向電極に０Ｖが印加され、前記
第３のトランジスタが導通状態にされ、前記第２のビッ
ト線の電位が増幅され検知される。
【００１９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のメモリセルの構成を説明する回路図
であり、図２及び図３はメモリセル情報の書込み／読出
し動作時のクロック信号のタイムチャートである。更
に、図４は本発明での蓄積情報読出し動作を示すための
図である。
る。図１は本発明のメモリセルの構成を説明する回路図
であり、図２及び図３はメモリセル情報の書込み／読出
し動作時のクロック信号のタイムチャートである。更
に、図４は本発明での蓄積情報読出し動作を示すための
図である。
【００２０】図１に示すように、１メモリセルは書込み
トランジスタＷ11と強誘電体素子Ｃ11と検出トランジス
タＳ11と読出しトランジスタＲ11とで構成される。ここ
で、強誘電体素子Ｃ11はキャパシタ構造のもので、２つ
の電極の間に強誘電体薄膜が形成された構造をしてお
り、以下この２つの電極を上部電極および下部電極と呼
称する。
トランジスタＷ11と強誘電体素子Ｃ11と検出トランジス
タＳ11と読出しトランジスタＲ11とで構成される。ここ
で、強誘電体素子Ｃ11はキャパシタ構造のもので、２つ
の電極の間に強誘電体薄膜が形成された構造をしてお
り、以下この２つの電極を上部電極および下部電極と呼
称する。
【００２１】このようなメモリセルの構成で、書込みト
ランジスタＷ11のゲート電極は書込みワード線ＷＷ１に
接続され、この書込みトランジスタＷ11のドレイン電極
及びソース電極は、それぞれ書込みビット線ＢＷ１及び
検出トランジスタＳ11のゲート電極および強誘電対素子
Ｃ11の下部電極にノードＮ11を介して接続される。更
に、前述の強誘電体素子Ｃ11の上部電極はコモンプレー
トＣＰ１に接続される。又、読出しトランジスタＲ11の
ゲート電極は読出しワード線ＷＲ１に接続され、この読
出しトランジスタＲ11のドレイン電極は読出しビット線
ＢＲ１に接続されソース電極は前述の検出トランジスタ
Ｓ11のドレイン電極に接続される。そして、この検出ト
ランジスタＳ11のソース電極は接地される。
ランジスタＷ11のゲート電極は書込みワード線ＷＷ１に
接続され、この書込みトランジスタＷ11のドレイン電極
及びソース電極は、それぞれ書込みビット線ＢＷ１及び
検出トランジスタＳ11のゲート電極および強誘電対素子
Ｃ11の下部電極にノードＮ11を介して接続される。更
に、前述の強誘電体素子Ｃ11の上部電極はコモンプレー
トＣＰ１に接続される。又、読出しトランジスタＲ11の
ゲート電極は読出しワード線ＷＲ１に接続され、この読
出しトランジスタＲ11のドレイン電極は読出しビット線
ＢＲ１に接続されソース電極は前述の検出トランジスタ
Ｓ11のドレイン電極に接続される。そして、この検出ト
ランジスタＳ11のソース電極は接地される。
【００２２】以上のようにして構成されるメモリセル
が、図１に示すようにして所定の数だけ繰り返して配列
される。図１では、４ビット分のメモリセルの配列され
る場合が示されている。ここで、書込みトランジスタＷ
21、Ｗ12、Ｗ22、強誘電体素子Ｃ21、Ｃ12、Ｃ22、検出
トランジスタＳ21、Ｓ12、Ｓ22及び読出しトランジスタ
Ｒ21、Ｒ12、Ｒ22の各電極は、先述した１メモリセルの
対応する素子の場合と同様にして接続される。
が、図１に示すようにして所定の数だけ繰り返して配列
される。図１では、４ビット分のメモリセルの配列され
る場合が示されている。ここで、書込みトランジスタＷ
21、Ｗ12、Ｗ22、強誘電体素子Ｃ21、Ｃ12、Ｃ22、検出
トランジスタＳ21、Ｓ12、Ｓ22及び読出しトランジスタ
Ｒ21、Ｒ12、Ｒ22の各電極は、先述した１メモリセルの
対応する素子の場合と同様にして接続される。
【００２３】次に、図１に示したメモリセルへの情報の
書込みの方法について説明する。図２は情報書込み動作
の場合のクロック信号のタイムチャートである。ここ
で、図１のトランジスタはｎチャネルＭＯＳトランジス
タで構成され、回路はポジティブロジックで動作させる
ものとする。
書込みの方法について説明する。図２は情報書込み動作
の場合のクロック信号のタイムチャートである。ここ
で、図１のトランジスタはｎチャネルＭＯＳトランジス
タで構成され、回路はポジティブロジックで動作させる
ものとする。
【００２４】書込み動作の場合は、初めｔ1 時に書込み
ワード線ＷＷ１に正電圧を印加し書込みトランジスタＷ
11を導通状態にする。このようにした後、強誘電体素子
Ｃ11に情報を書込む。情報の論理“１”を書込む場合に
は、図２に示すようにｔ2 時に書込みビット線ＢＷ１に
正電圧を印加し、ｔ3 時には０Ｖになるようにする。こ
の間、コモンプレートＣＰ１は０Ｖに固定される。この
ようにすることで、強誘電体素子Ｃ11に下部電極から上
部電極に向く自発分極を形成する。そして、この自発分
極を形成した後、ノードＮ11は０Ｖにされ、ｔ4 時に前
述の書込みワード線ＷＷ１は０Ｖにされて、書込みトラ
ンジスタＷ11は非導通状態にされる。同様に情報の論理
“０”を書込む場合には、図２に示すようにｔ5 時に書
込みワード線ＷＷ１に正電圧を印加する。このときは書
込みビット線ＢＷ１は０Ｖにされ、ｔ6 時にコモンプレ
ートＣＰ１に正電圧が印加される。このようにすること
で、強誘電体素子Ｃ11に上部電極から下部電極に向く自
発分極が形成される。そして、この自発分極を形成した
後、ｔ7 時にノードＮ11は０Ｖにされた後、ｔ8 時に書
込みワード線ＷＷ１は０Ｖにされて書込みトランジスタ
Ｗ11は非導通状態にされる。
ワード線ＷＷ１に正電圧を印加し書込みトランジスタＷ
11を導通状態にする。このようにした後、強誘電体素子
Ｃ11に情報を書込む。情報の論理“１”を書込む場合に
は、図２に示すようにｔ2 時に書込みビット線ＢＷ１に
正電圧を印加し、ｔ3 時には０Ｖになるようにする。こ
の間、コモンプレートＣＰ１は０Ｖに固定される。この
ようにすることで、強誘電体素子Ｃ11に下部電極から上
部電極に向く自発分極を形成する。そして、この自発分
極を形成した後、ノードＮ11は０Ｖにされ、ｔ4 時に前
述の書込みワード線ＷＷ１は０Ｖにされて、書込みトラ
ンジスタＷ11は非導通状態にされる。同様に情報の論理
“０”を書込む場合には、図２に示すようにｔ5 時に書
込みワード線ＷＷ１に正電圧を印加する。このときは書
込みビット線ＢＷ１は０Ｖにされ、ｔ6 時にコモンプレ
ートＣＰ１に正電圧が印加される。このようにすること
で、強誘電体素子Ｃ11に上部電極から下部電極に向く自
発分極が形成される。そして、この自発分極を形成した
後、ｔ7 時にノードＮ11は０Ｖにされた後、ｔ8 時に書
込みワード線ＷＷ１は０Ｖにされて書込みトランジスタ
Ｗ11は非導通状態にされる。
【００２５】以上のようにして、先述した１メモリセル
を一義に選択して強誘電体素子Ｃ11に自発分極として不
揮発性情報を書き込んで保持する。このような書込み動
作の場合は、読出しワード線ＷＲ１は０Ｖに固定され
る。
を一義に選択して強誘電体素子Ｃ11に自発分極として不
揮発性情報を書き込んで保持する。このような書込み動
作の場合は、読出しワード線ＷＲ１は０Ｖに固定され
る。
【００２６】次に、図１に示したメモリセルの情報の読
出しの方法について説明する。図３は情報読出し動作の
場合のクロック信号のタイムチャートである。
出しの方法について説明する。図３は情報読出し動作の
場合のクロック信号のタイムチャートである。
【００２７】読出し動作の場合は、図３に示すように書
込みワード線ＷＷ１を０Ｖにし、書込みトランジスタＷ
11を非導通状態にする。このようにして、書込みビット
線ＢＷ１は０Ｖにされ、コモンプレートＣＰ１は０Ｖに
設定される。この状態で読出しビット線ＢＲ１は、ある
正電位にプリチャージされている。ｔ9 時に読出しワー
ド線ＷＲ１に正電圧が印加される。これにより読出しト
ランジスタＲ11が導通状態になる。情報の“１”がノー
ドＮ11に書込まれている場合には、読出しビット線ＢＲ
１はｔ10時に正電圧の設定電位に昇圧し、情報の“０”
の場合には、０Ｖになる。ここで、読出しビット線ＢＲ
１にはセンスアンプが接続され（図示せず）、前述の検
出トランジスタＳ11のＯＦＦ状態及びＯＮ状態に対応す
る読出しビット線ＢＲ１の電位をこのセンスアンプが感
知し増幅するものとする。ここで、検出トランジスタＳ
11がＯＦＦ状態とはゲート電圧がしきい値電圧以下の電
流が流れている状態をいい、ＯＮ状態とはしきい値電圧
を超えるゲート電圧での電流が流れている状態をいうも
のとする。
込みワード線ＷＷ１を０Ｖにし、書込みトランジスタＷ
11を非導通状態にする。このようにして、書込みビット
線ＢＷ１は０Ｖにされ、コモンプレートＣＰ１は０Ｖに
設定される。この状態で読出しビット線ＢＲ１は、ある
正電位にプリチャージされている。ｔ9 時に読出しワー
ド線ＷＲ１に正電圧が印加される。これにより読出しト
ランジスタＲ11が導通状態になる。情報の“１”がノー
ドＮ11に書込まれている場合には、読出しビット線ＢＲ
１はｔ10時に正電圧の設定電位に昇圧し、情報の“０”
の場合には、０Ｖになる。ここで、読出しビット線ＢＲ
１にはセンスアンプが接続され（図示せず）、前述の検
出トランジスタＳ11のＯＦＦ状態及びＯＮ状態に対応す
る読出しビット線ＢＲ１の電位をこのセンスアンプが感
知し増幅するものとする。ここで、検出トランジスタＳ
11がＯＦＦ状態とはゲート電圧がしきい値電圧以下の電
流が流れている状態をいい、ＯＮ状態とはしきい値電圧
を超えるゲート電圧での電流が流れている状態をいうも
のとする。
【００２８】以上本発明の不揮発性メモリセルの動作
を、書込み動作と読出し動作をそれぞれ別々に行う場合
で説明したが、本発明の不揮発性メモリセルでは、情報
書込みのトランジスタと情報読出しのトランジスタとが
異るように構成されているために、情報の書込み動作と
読出し動作とを同時に行えることに言及しておく。
を、書込み動作と読出し動作をそれぞれ別々に行う場合
で説明したが、本発明の不揮発性メモリセルでは、情報
書込みのトランジスタと情報読出しのトランジスタとが
異るように構成されているために、情報の書込み動作と
読出し動作とを同時に行えることに言及しておく。
【００２９】次に、蓄積情報の書込み／読出し動作時の
強誘電体素子Ｃ11と検出トランジスタＳ11の特性につい
て述べる。図４は強誘電体素子Ｃ11の上部電極をコント
ロールゲート電極に、その下部電極（検出トランジスタ
Ｓ11のゲート電極）をフローティングゲート電極とする
フローティングゲート型トランジスタの特性として示し
たものである。ここでこの特性は、検出トランジスタＳ
11のドレイン電流と前述のコントロールゲート電極にか
かる電圧すなわちコントロールゲート電圧の関係につい
てのものである。図４に示されるように、情報の“１”
が記憶されている場合には前述のドレイン電流とコント
ロールゲート電圧の関係を示す曲線はコントロールゲー
ト電圧が正電圧側にシフトする。これは、強誘電体素子
Ｃ11に形成された自発分極がフローティングゲート電極
からコントロールゲート電極方向に形成されるために、
検出トランジスタＳ11のチャネル領域に正電荷が誘起さ
れるためである。
強誘電体素子Ｃ11と検出トランジスタＳ11の特性につい
て述べる。図４は強誘電体素子Ｃ11の上部電極をコント
ロールゲート電極に、その下部電極（検出トランジスタ
Ｓ11のゲート電極）をフローティングゲート電極とする
フローティングゲート型トランジスタの特性として示し
たものである。ここでこの特性は、検出トランジスタＳ
11のドレイン電流と前述のコントロールゲート電極にか
かる電圧すなわちコントロールゲート電圧の関係につい
てのものである。図４に示されるように、情報の“１”
が記憶されている場合には前述のドレイン電流とコント
ロールゲート電圧の関係を示す曲線はコントロールゲー
ト電圧が正電圧側にシフトする。これは、強誘電体素子
Ｃ11に形成された自発分極がフローティングゲート電極
からコントロールゲート電極方向に形成されるために、
検出トランジスタＳ11のチャネル領域に正電荷が誘起さ
れるためである。
【００３０】これに対し、情報の“０”が記憶されてい
る場合には、前述のドレイン電流とコントロールゲート
電圧の関係を示す曲線はコントロールゲート電圧が負電
圧側にシフトする。これは、この場合には強誘電体素子
Ｃ11に形成される自発分極がコントロールゲート電極か
らフローティングゲート電極方向に形成され、検出トラ
ンジスタＳ11のチャネル領域に負電荷すなわち電子が誘
起されるようになるからである。
る場合には、前述のドレイン電流とコントロールゲート
電圧の関係を示す曲線はコントロールゲート電圧が負電
圧側にシフトする。これは、この場合には強誘電体素子
Ｃ11に形成される自発分極がコントロールゲート電極か
らフローティングゲート電極方向に形成され、検出トラ
ンジスタＳ11のチャネル領域に負電荷すなわち電子が誘
起されるようになるからである。
【００３１】このようにして情報の“１”あるいは
“０”が書込まれてフローティングゲート型トランジス
タの特性が変化するが、このような情報の書込みの無い
状態でのフローティングゲート型トランジスタの特性
は、図４に示した破線の曲線になるように設定される。
すなわち、フローティングゲート型トランジスタのしき
い値電圧は０Ｖあるいはその近傍になるようにする。こ
のためには、前述の検出トラジスタのしきい値電圧が０
Ｖになるようにすればよい。これは、強誘電体薄膜の誘
電率は非常に高く、強誘電体素子Ｃ11の容量値が、検出
トランジスタＳ11のゲート絶縁膜の示す容量値に比べ非
常に大きくなるためである。
“０”が書込まれてフローティングゲート型トランジス
タの特性が変化するが、このような情報の書込みの無い
状態でのフローティングゲート型トランジスタの特性
は、図４に示した破線の曲線になるように設定される。
すなわち、フローティングゲート型トランジスタのしき
い値電圧は０Ｖあるいはその近傍になるようにする。こ
のためには、前述の検出トラジスタのしきい値電圧が０
Ｖになるようにすればよい。これは、強誘電体薄膜の誘
電率は非常に高く、強誘電体素子Ｃ11の容量値が、検出
トランジスタＳ11のゲート絶縁膜の示す容量値に比べ非
常に大きくなるためである。
【００３２】このようにして記憶された情報の読出し
は、図３で述べたように読出しトランジスタＲ11を導通
させて、前述したようなフローティングゲート型トラン
ジスタ特性の変化を検出することで行われる。ここで、
図４に示すようにコントロールゲート電圧（図３に示し
たＣＰ１の電圧に対応する）は０Ｖに設定される。先述
したように情報の“１”が記憶されている場合には、コ
ントロールゲート電圧が０Ｖでのドレイン電流すなわち
図４のＡ点でのドレイン電流であり、検出トランジスタ
Ｓ11はＯＦＦ状態になる。これに対し、情報の“０”が
記憶されている場合には、先述したと同様に考えると図
４のＢ点でのドレイン電流が検出トランジスタを流れよ
うになり、検出トランジスタＳ11はＯＮ状態になる。
は、図３で述べたように読出しトランジスタＲ11を導通
させて、前述したようなフローティングゲート型トラン
ジスタ特性の変化を検出することで行われる。ここで、
図４に示すようにコントロールゲート電圧（図３に示し
たＣＰ１の電圧に対応する）は０Ｖに設定される。先述
したように情報の“１”が記憶されている場合には、コ
ントロールゲート電圧が０Ｖでのドレイン電流すなわち
図４のＡ点でのドレイン電流であり、検出トランジスタ
Ｓ11はＯＦＦ状態になる。これに対し、情報の“０”が
記憶されている場合には、先述したと同様に考えると図
４のＢ点でのドレイン電流が検出トランジスタを流れよ
うになり、検出トランジスタＳ11はＯＮ状態になる。
【００３３】以上のようなフローティングゲート型トラ
ンジスタの特性の変化を利用することで情報の読出しが
行われる。
ンジスタの特性の変化を利用することで情報の読出しが
行われる。
【００３４】次に、本発明のメモリセルを作製した場合
のその構造について図５に基づいて説明する。図５は本
発明の１個のメモリセルの断面図である。シリコン基板
１の表面にその膜厚が約５００ｎｍの基板絶縁膜２が形
成される。この基板絶縁膜２上に単結晶の第１シリコン
薄膜３が形成される。ここでこの第１シリコン薄膜３の
膜厚は約２０ｎｍに設定される。このようなＳＯＩ（Ｓ
ｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔｏｒ）層上にメモリ
セルは作製される。
のその構造について図５に基づいて説明する。図５は本
発明の１個のメモリセルの断面図である。シリコン基板
１の表面にその膜厚が約５００ｎｍの基板絶縁膜２が形
成される。この基板絶縁膜２上に単結晶の第１シリコン
薄膜３が形成される。ここでこの第１シリコン薄膜３の
膜厚は約２０ｎｍに設定される。このようなＳＯＩ（Ｓ
ｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔｏｒ）層上にメモリ
セルは作製される。
【００３５】すなわち、第１シリコン薄膜３上に検出ト
ランジスタ用ゲート絶縁膜４が形成される。この検出ト
ラジスタ用ゲート絶縁膜４は、膜厚が約１０ｎｍのシリ
コン酸化膜である。又、この第１シリコン薄膜３には検
出トランジスタのドレイン領域となる検出用拡散層５と
ソース領域となる接地用拡散層６が形成される。そし
て、この検出トランジスタ用ゲート絶縁膜４及び第１層
間絶縁膜７上に第２シリコン薄膜８が形成される。ここ
で、この第２シリコン薄膜８は膜厚が約２０ｎｍのポリ
シリコン薄膜である。この第２シリコン薄膜８にヒ素不
純物をドープしてフローティングゲート電極９を形成す
る。ここで、このフローティングゲート電極９の表面に
酸化イリジウムあるいは酸化ルテニウムを形成してもよ
い。次にこのフローティングゲート電極９上に強誘電体
薄膜１０が形成される。この強誘電体薄膜１０は膜厚が
約１００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ）で構成
される。このような強誘電体薄膜１０上にコントロール
ゲート電極１１が形成される。このようにして先述の強
誘電体素子は、下部電極をフローティングゲート電極９
で、上部電極をコントロールゲート電極１１で、強誘電
体薄膜をＰＺＴでそれぞれ構成される。ここで、強誘電
体薄膜としてチタン酸鉛をはじめとするＰｂ系酸化物あ
るいはチタン酸ビスマスのようなＢｉ系酸化物の強誘電
体が用いられてもよい。
ランジスタ用ゲート絶縁膜４が形成される。この検出ト
ラジスタ用ゲート絶縁膜４は、膜厚が約１０ｎｍのシリ
コン酸化膜である。又、この第１シリコン薄膜３には検
出トランジスタのドレイン領域となる検出用拡散層５と
ソース領域となる接地用拡散層６が形成される。そし
て、この検出トランジスタ用ゲート絶縁膜４及び第１層
間絶縁膜７上に第２シリコン薄膜８が形成される。ここ
で、この第２シリコン薄膜８は膜厚が約２０ｎｍのポリ
シリコン薄膜である。この第２シリコン薄膜８にヒ素不
純物をドープしてフローティングゲート電極９を形成す
る。ここで、このフローティングゲート電極９の表面に
酸化イリジウムあるいは酸化ルテニウムを形成してもよ
い。次にこのフローティングゲート電極９上に強誘電体
薄膜１０が形成される。この強誘電体薄膜１０は膜厚が
約１００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ）で構成
される。このような強誘電体薄膜１０上にコントロール
ゲート電極１１が形成される。このようにして先述の強
誘電体素子は、下部電極をフローティングゲート電極９
で、上部電極をコントロールゲート電極１１で、強誘電
体薄膜をＰＺＴでそれぞれ構成される。ここで、強誘電
体薄膜としてチタン酸鉛をはじめとするＰｂ系酸化物あ
るいはチタン酸ビスマスのようなＢｉ系酸化物の強誘電
体が用いられてもよい。
【００３６】書込みトランジスタは第２シリコン薄膜８
上に形成される。書込みトランジスタ用ゲート絶縁膜１
２は膜厚が約１０ｎｍのシリコン酸化膜で構成される。
この書込みトランジスタ用ゲート絶縁膜１２上に書込み
トランジスタ用ゲート電極１３が形成される。この書込
みトランジスタ用ゲート電極１３はタングステンポリサ
イドで形成される。この第２シリコン薄膜８には、書込
み用拡散層１４が形成されこの拡散層は第２層間絶縁膜
１５上に形成された書込み用配線１６とコンタクト孔を
介して電気的に接続される。
上に形成される。書込みトランジスタ用ゲート絶縁膜１
２は膜厚が約１０ｎｍのシリコン酸化膜で構成される。
この書込みトランジスタ用ゲート絶縁膜１２上に書込み
トランジスタ用ゲート電極１３が形成される。この書込
みトランジスタ用ゲート電極１３はタングステンポリサ
イドで形成される。この第２シリコン薄膜８には、書込
み用拡散層１４が形成されこの拡散層は第２層間絶縁膜
１５上に形成された書込み用配線１６とコンタクト孔を
介して電気的に接続される。
【００３７】又、読出しトランジスタ用ゲート絶縁膜１
７は第１シリコン薄膜３上のシリコン酸化膜で形成され
る。ここで、このシリコン酸化膜の膜厚は１０ｎｍ程度
に設定される。そして、このシリコン酸化膜上に読出し
トランジスタ用ゲート電極１８が形成される。更に、読
出し用拡散層１９が第１シリコン薄膜３に形成され、こ
の拡散層は読出し用配線２０に電気的に接続される。こ
のようにして、読出しトランジスタのソース／ドレイン
領域は検出用拡散層５と読出し用拡散層１９とで構成さ
れる。以上のようにして本発明のメモリセルの構造がで
きあがるが、前述の検出トランジスタ、書込みトランジ
スタ及び読出しトランジスタのゲート絶縁膜が、シリコ
ン酸化膜以外にシリコン窒化膜などを含む絶縁膜で形成
されてもよいことに触れておく。
７は第１シリコン薄膜３上のシリコン酸化膜で形成され
る。ここで、このシリコン酸化膜の膜厚は１０ｎｍ程度
に設定される。そして、このシリコン酸化膜上に読出し
トランジスタ用ゲート電極１８が形成される。更に、読
出し用拡散層１９が第１シリコン薄膜３に形成され、こ
の拡散層は読出し用配線２０に電気的に接続される。こ
のようにして、読出しトランジスタのソース／ドレイン
領域は検出用拡散層５と読出し用拡散層１９とで構成さ
れる。以上のようにして本発明のメモリセルの構造がで
きあがるが、前述の検出トランジスタ、書込みトランジ
スタ及び読出しトランジスタのゲート絶縁膜が、シリコ
ン酸化膜以外にシリコン窒化膜などを含む絶縁膜で形成
されてもよいことに触れておく。
【００３８】次に、このようなメモリセル構造を図１で
説明したメモリセル配列と対応させて以下に説明する。
説明したメモリセル配列と対応させて以下に説明する。
【００３９】書込み用配線１６は書込みビット線ＢＷ
１、ＢＷ２に対応し、書込みトランジスタ用ゲート電極
１３は書込みワード線ＷＷ１、ＷＷ２に接続される。
又、コントロールゲート電極１１はコモンプレートＣＰ
１に接続される。更に、読出しトランジスタ用ゲート電
極１８は読出しワード線ＷＲ１、ＷＲ２に接続される。
読出し用配線２０は読出しビット線ＢＲ１、ＢＲ２に対
応する。
１、ＢＷ２に対応し、書込みトランジスタ用ゲート電極
１３は書込みワード線ＷＷ１、ＷＷ２に接続される。
又、コントロールゲート電極１１はコモンプレートＣＰ
１に接続される。更に、読出しトランジスタ用ゲート電
極１８は読出しワード線ＷＲ１、ＷＲ２に接続される。
読出し用配線２０は読出しビット線ＢＲ１、ＢＲ２に対
応する。
【００４０】次に、図５に示したメモリセル構造の場合
に得られる、図４で説明したコントロールゲート電圧の
シフト量について述べる。この電圧シフト量ΔＶｐは次
式で与えられる。
に得られる、図４で説明したコントロールゲート電圧の
シフト量について述べる。この電圧シフト量ΔＶｐは次
式で与えられる。
【００４１】
【００４２】ここで、Ｐｒは強誘電体薄膜１０の自発分
極の値であり、ε0 、εf 、εp はそれぞれ真空の誘電
率、強誘電体薄膜１０の比誘電率、検出トランジスタ用
ゲート絶縁膜４の比誘電率を表わす。又、ｄｆ、ｄｐは
それぞれ強誘電体薄膜１０、検出トランジスタ用ゲート
絶縁膜４の膜厚を表わす。
極の値であり、ε0 、εf 、εp はそれぞれ真空の誘電
率、強誘電体薄膜１０の比誘電率、検出トランジスタ用
ゲート絶縁膜４の比誘電率を表わす。又、ｄｆ、ｄｐは
それぞれ強誘電体薄膜１０、検出トランジスタ用ゲート
絶縁膜４の膜厚を表わす。
【００４３】ここで、ＰＺＴの自発分極値Ｐｒを１０μ
Ｃ／ｃｍ2 、比誘電率εｆを５００とし、検出トランジ
スタ用ゲート絶縁膜４の比誘電率を４とする。又、ＰＺ
Ｔの膜厚を１００ｎｍとし検出トランジスタ用ゲート絶
縁膜４の膜厚を１０ｎｍとしてΔＶｐを求めると、この
値は２Ｖ程度になる。この値は情報の読出し動作に十分
な値となっている。ここで、前述のＰＺＴの膜厚を５０
ｎｍ程度にすると、ΔＶｐは１Ｖ程度でこのような条件
でも十分に使用できることが判る。
Ｃ／ｃｍ2 、比誘電率εｆを５００とし、検出トランジ
スタ用ゲート絶縁膜４の比誘電率を４とする。又、ＰＺ
Ｔの膜厚を１００ｎｍとし検出トランジスタ用ゲート絶
縁膜４の膜厚を１０ｎｍとしてΔＶｐを求めると、この
値は２Ｖ程度になる。この値は情報の読出し動作に十分
な値となっている。ここで、前述のＰＺＴの膜厚を５０
ｎｍ程度にすると、ΔＶｐは１Ｖ程度でこのような条件
でも十分に使用できることが判る。
【００４４】先述したように、検出トランジスタをＳＯ
Ｉ上に形成することで、このトランジスタのサブスレッ
シーョルド特性においてゲート電圧に対するドレイン電
流の増加が急峻になる。このために、検出トランジスタ
のＯＦＦ状態とＯＮ状態での電流差が大きくなり、図４
のフローティングゲート型トランジスタ特性で示した情
報“１”と情報“０”の判定が容易になる。
Ｉ上に形成することで、このトランジスタのサブスレッ
シーョルド特性においてゲート電圧に対するドレイン電
流の増加が急峻になる。このために、検出トランジスタ
のＯＦＦ状態とＯＮ状態での電流差が大きくなり、図４
のフローティングゲート型トランジスタ特性で示した情
報“１”と情報“０”の判定が容易になる。
【００４５】
【発明の効果】以上に説明したように本発明では、メモ
リセルが、半導体基板上に形成されたＭＩＳ型ＦＥＴ
と、このＭＩＳ型ＦＥＴのゲート電極に接続される下部
電極上に強誘電体薄膜が形成され前記強誘電体薄膜上に
上部電極が形成されたキャパシタ構造の強誘電体素子
と、一方のソース・ドレイン領域が前記下部電極に接続
され他方のソース・ドレイン領域が情報書込み配線に接
続されたＭＩＳトランジスタと、ソース領域とドレイン
領域がそれぞれ前記ＭＩＳ型ＦＥＴのドレイン領域と情
報読出し配線に接続されたＭＩＳトランジスタとで構成
される。
リセルが、半導体基板上に形成されたＭＩＳ型ＦＥＴ
と、このＭＩＳ型ＦＥＴのゲート電極に接続される下部
電極上に強誘電体薄膜が形成され前記強誘電体薄膜上に
上部電極が形成されたキャパシタ構造の強誘電体素子
と、一方のソース・ドレイン領域が前記下部電極に接続
され他方のソース・ドレイン領域が情報書込み配線に接
続されたＭＩＳトランジスタと、ソース領域とドレイン
領域がそれぞれ前記ＭＩＳ型ＦＥＴのドレイン領域と情
報読出し配線に接続されたＭＩＳトランジスタとで構成
される。
【００４６】このように本発明のメモリセルの情報記憶
は強誘電体の自発分極で行われるため、先述したＥＰＲ
ＯＭ系の不揮発性記憶素子を用いたメモリセルに比し情
報の書き換え回数は１０10〜１０12回と大幅に増加す
る。
は強誘電体の自発分極で行われるため、先述したＥＰＲ
ＯＭ系の不揮発性記憶素子を用いたメモリセルに比し情
報の書き換え回数は１０10〜１０12回と大幅に増加す
る。
【００４７】又、本発明のメモリセルへの記憶情報の書
込みは、先述した従来のＭＦＭＩＳ構造のメモリセルと
異り、キャパシタ構造の強誘電体素子の前記下部電極と
上部電極間に直接に電圧を印加して行われるため、書込
み電圧の低電圧化が容易になる。例えば２Ｖ程度での書
込み動作が可能になる。
込みは、先述した従来のＭＦＭＩＳ構造のメモリセルと
異り、キャパシタ構造の強誘電体素子の前記下部電極と
上部電極間に直接に電圧を印加して行われるため、書込
み電圧の低電圧化が容易になる。例えば２Ｖ程度での書
込み動作が可能になる。
【００４８】更に、メモリセルの記憶情報の読出しで
は、先述したような通常ＤＲＡＭ型のメモリセルの場合
のような情報の破壊はなく、情報の再書込みの必要もな
い。又、情報の読出し時に先述したＭＦＭＩＳ構造１個
のメモリセルのように強誘電体膜に電圧が印加されない
ため、この強誘電体膜の分極反転疲労あるいは分極疲労
は大幅に低減される。このために、メモリセルの書込み
／読出し回数を増加させることが可能になり、メモリセ
ルの寿命を延ばすことができる。
は、先述したような通常ＤＲＡＭ型のメモリセルの場合
のような情報の破壊はなく、情報の再書込みの必要もな
い。又、情報の読出し時に先述したＭＦＭＩＳ構造１個
のメモリセルのように強誘電体膜に電圧が印加されない
ため、この強誘電体膜の分極反転疲労あるいは分極疲労
は大幅に低減される。このために、メモリセルの書込み
／読出し回数を増加させることが可能になり、メモリセ
ルの寿命を延ばすことができる。
【図１】本発明のメモリセルの構成を説明する回路図で
ある。
ある。
【図２】本発明のメモリセル情報の書込み動作を説明す
るタイムチャートである。
るタイムチャートである。
【図３】本発明のメモリセル情報の読出し動作を説明す
るタイムチャートである。
るタイムチャートである。
【図４】本発明のメモリセル動作を説明するトランジス
タ特性を示す図である。
タ特性を示す図である。
【図５】本発明のメモリセルの構造を説明する断面図で
ある。
ある。
Ｗ11，Ｗ12，Ｗ21，Ｗ22 書込みトランジスタ Ｃ11，Ｃ12，Ｃ21，Ｃ22 強誘電体素子 Ｓ11，Ｓ12，Ｓ21，Ｓ22 検出トランジスタ Ｒ11，Ｒ12，Ｒ21，Ｒ22 読出しトランジスタ ＷＷ１，ＷＷ２ 書込みワード線 ＢＷ１，ＢＷ２ 書込みビット線 Ｎ11，Ｎ12，Ｎ21，Ｎ22 ノード ＣＰ１，ＣＰ２ コモンプレート ＷＲ１，ＷＲ２ 読出しワード線 ＢＲ１，ＢＲ２ 読出しビット線 １ シリコン基板 ２ 基板絶縁膜 ３ 第１シリコン薄膜 ４ 検出トランジスタ用ゲート絶縁膜 ５ 検出用拡散層 ６ 接地用拡散層 ７ 第１層間絶縁膜 ８ 第２シリコン薄膜 ９ フローティングゲート電極 １０ 強誘電体薄膜 １１ コントロールゲート電極 １２ 書込みトランジスタ用ゲート絶縁膜 １３ 書込みトランジスタ用ゲート電極 １４ 書込み用拡散層 １５ 第２層間絶縁膜 １６ 書込み用配線 １７ 読出しトランジスタ用ゲート絶縁膜 １８ 読出しトランジスタ用ゲート電極 １９ 読出し用拡散層 ２０ 読出し用配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】 半導体基板上に形成された第１のＭＩＳ
型ＦＥＴと、前記第１のＭＩＳ型ＦＥＴのゲート電極に
接続される一電極上に強誘電体薄膜が形成され前記強誘
電体薄膜上に対向電極が形成されたキャパシタ構造の強
誘電体素子と、ソース・ドレイン領域のうちの一方の領
域が前記一電極に接続されソース・ドレイン領域のうち
の他方の領域が第１のビット線に接続されゲート電極が
第１のワード線に接続された第２のＭＩＳ型ＦＥＴと、
ソース領域とドレイン領域がそれぞれ前記第１のＭＩＳ
型ＦＥＴのドレイン領域と第２のビット線に接続されゲ
ート電極が第２のワード線に接続された第３のＭＩＳ型
ＦＥＴとで構成されていることを特徴とした半導体不揮
発性メモリセル。 - 【請求項２】 前記第１のＭＩＳ型ＦＥＴのしきい値電
圧が０Ｖであることを特徴とした請求項１記載の半導体
不揮発性メモリセル。 - 【請求項３】 前記第１のＭＩＳ型ＦＥＴが前記半導体
基板の表面に形成された絶縁膜上のシリコン薄膜に設け
られていることを特徴とした請求項１記載あるいは請求
項２記載の半導体不揮発性メモリセル。 - 【請求項４】 記憶情報の書込み動作において、前記第
２のＭＩＳ型ＦＥＴが導通状態にされて前記第１のビッ
ト線と前記強誘電体素子の前記対向電極間に電圧が印加
され、その後、前記強誘電体素子の前記一電極が０Ｖに
されてから前記第２のＭＩＳ型ＦＥＴが非導通状態にさ
れることを特徴とした請求項１記載の半導体不揮発性メ
モリセルの動作方法。 - 【請求項５】 記憶情報の読出し動作において、前記強
誘電体素子の前記対向電極に０Ｖが印加され、前記第３
のＭＩＳ型ＦＥＴが導通状態にされ、前記第２のビット
線の電位が検知されることを特徴とした請求項１記載の
半導体不揮発性メモリセルの動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6233357A JP2692610B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体不揮発性メモリセル及びその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6233357A JP2692610B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体不揮発性メモリセル及びその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897386A true JPH0897386A (ja) | 1996-04-12 |
| JP2692610B2 JP2692610B2 (ja) | 1997-12-17 |
Family
ID=16953888
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-
1994
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Patent Citations (1)
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