JP2010118417A - 半導体記憶装置、及びその製造方法 - Google Patents
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Abstract
【課題】メモリ特性のバラツキを抑制した半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体記憶装置100は、強誘電体キャパシタCとセルトランジスタTrを並列に接続したメモリセルMCを有するメモリセルアレイ1aを備える。メモリセルアレイ1aは、基板10の上層に設けられた第1導電層31と、第1導電層31の上面に形成された強誘電体層32と、強誘電体層32の上面に形成された第2導電層34と、強誘電体層32と同層に形成されたストッパー層33とを備える。化学機械研磨によるストッパー層33の選択比は、化学機械研磨による強誘電体層32の選択比よりも大きい。
【選択図】図4
【解決手段】半導体記憶装置100は、強誘電体キャパシタCとセルトランジスタTrを並列に接続したメモリセルMCを有するメモリセルアレイ1aを備える。メモリセルアレイ1aは、基板10の上層に設けられた第1導電層31と、第1導電層31の上面に形成された強誘電体層32と、強誘電体層32の上面に形成された第2導電層34と、強誘電体層32と同層に形成されたストッパー層33とを備える。化学機械研磨によるストッパー層33の選択比は、化学機械研磨による強誘電体層32の選択比よりも大きい。
【選択図】図4
Description
本発明は、強誘電体メモリ(FeRAM)等の半導体記憶装置、及びその製造方法に関する。
記憶媒体として強誘電体キャパシタを用いた記憶装置(強誘電体メモリ:FeRAM)が開発、及び実用化されている(例えば、特許文献1参照)。強誘電体メモリは不揮発性であり、電源をオフにした後も、記憶内容が失われない、膜厚が十分薄い場合には自発分極の反転速度が速いため高速の書き込み・読み出しが可能である、などの優れた特徴を有する。また、強誘電体メモリは1ビットのメモリセルを1つのトランジスタと1つの強誘電体キャパシタとで構成することが可能であるため、大容量化にも適している。
従来技術では、強誘電体膜(強誘電体キャパシタとして機能する膜)のモフォロジーのために、100nm以下の膜厚をウェハー面内に均一に得ることは困難である。そのため、強誘電体膜を化学機械研磨(CMP:Chemical Mechanical Polishing)にて平坦化することにより、100nm以下に加工している。強誘電体膜の成膜均一性は、一般に±5%程度である。
しかしながら、上記強誘電体膜の成膜均一性に、強誘電体膜のCMP後におけるウェハー面内均一性(±5%)が更に加算される。よって、CMP後には、強誘電体膜のウェハー面内の成膜均一性が、最大±10%程度になる可能性がある。すなわち、CMPにより、強誘電体膜のウェハー面は、成膜均一性は劣化する。このような成膜均一性の劣化は、強誘電体に印加される電界にバラツキを生じさせる。
強誘電体メモリにおいては、強誘電体膜を分極反転させて、情報として「1」、「0」をスイッチさせる。分極反転は、強誘電体キャパシタに印加する抗電界以上の電界で引き起こされる。したがって、強誘電体に印加される電界にバラツキが生じると、分極反転特性が不均一となる。すなわち、結果として、メモリ特性にバラツキが生じることになる。
特開2002−25247号公報
本発明は、メモリ特性のバラツキを抑制した半導体記憶装置、及びその製造方法を提供する。
本発明の一態様に係る半導体記憶装置は、強誘電体キャパシタとトランジスタを並列に接続したメモリセルを備え、前記メモリセルは、基板の上層に設けられた第1導電層と、前記第1導電層の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された第2導電層と、前記強誘電体層と同層に形成されたストッパー層とを備え、化学機械研磨による前記ストッパー層の選択比は、化学機械研磨による前記強誘電体層の選択比よりも大きいことを特徴とする。
また、本発明の一態様に係る半導体記憶装置の製造方法は、基板の上層に第1導電層を堆積させる工程と、前記第1導電層の上面に所定パターンにてストッパー層を堆積させる工程と、前記第1導電層及び前記ストッパー層を覆うように強誘電体層を堆積させる工程と、化学機械研磨により、前記ストッパー層の上面に揃うように前記強誘電体層を平坦化する工程と、前記ストッパー層の上面及び平坦化された前記強誘電体層の上面に第2導電層を堆積させる工程とを備え、前記ストッパー層は、前記強誘電体層と比較して化学機械研磨による選択比が大となるように構成することを特徴とする。
本発明は、メモリ特性のバラツキを抑制した半導体記憶装置、及びその製造方法を提供することが可能となる。
以下、図面を参照して、本発明に係る半導体記憶装置、及びその製造方法の一実施形態について説明する。
[第1実施形態]
(第1実施形態に係る半導体記憶装置100の回路構成)
先ず、図1を参照して、本発明の第1実施形態に係る半導体記憶装置100の回路構成を説明する。図1は、第1実施形態に係る半導体記憶装置100の構成を示すブロック図である。図1に示すように、半導体記憶装置100は、データを記憶するメモリセルアレイ1a、1b、読み出しデータを検知増幅するセンスアンプ回路2a、2b、プレート線駆動回路3a、3b、サブローデコーダ回路4a、4b、メインローデコーダ回路5から構成されている。
(第1実施形態に係る半導体記憶装置100の回路構成)
先ず、図1を参照して、本発明の第1実施形態に係る半導体記憶装置100の回路構成を説明する。図1は、第1実施形態に係る半導体記憶装置100の構成を示すブロック図である。図1に示すように、半導体記憶装置100は、データを記憶するメモリセルアレイ1a、1b、読み出しデータを検知増幅するセンスアンプ回路2a、2b、プレート線駆動回路3a、3b、サブローデコーダ回路4a、4b、メインローデコーダ回路5から構成されている。
メモリセルアレイ1a、1bは、各々、強誘電体キャパシタCとセルトランジスタTrとからなるメモリセルMCにより構成される。このメモリセルMCにおいて、強誘電体キャパシタCとセルトランジスタTrとは並列接続されている。この様なメモリセルMCが図1に示す例では8個直列接続されて、セルブロックMCB0、MCB1が構成される。すなわち、各セルブロックMCB0、MCB1は、TC並列ユニット直列接続型強誘電体メモリ(FeRAM)を構成している。図1では、一対のビット線BL、BBLに接続される二つのセルブロックMCB0、MCB1を示している。
セルブロックMCB0、MCB1の一端N1は、ブロック選択トランジスタBST0、BST1を介してビット線BL、BBLに接続され、他端N2は、プレート線PL、BPLに接続されている。各セルブロックMCB0、MCB1のセルトランジスタTrのゲートは、ワード線WL0〜WL7に接続されている。
ビット線BL、BBLには、センスアンプ回路2a(又は2b)が接続されている。また、プレート線PL、BPLには、プレート線駆動回路3a(又は3b)が接続され、ワード線WL0〜WL7にはサブローデコーダ回路4a(又は4b)が接続されている。また、サブローデコーダ回路4a、4b、及びメインローデコーダ回路5は、メインブロック選択線MBS0、MBS1により接続されている。
プレート線駆動回路3a(又は3b)は、プレート線PL、BPLを選択的に駆動する機能を有する。サブローデコーダ回路4a(又は4b)は、ワード線WL0〜WL7を選択的に駆動する機能を有する。メインローデコーダ回路5は、メインブロック選択線MBS0、MBS1を介した制御信号により、サブローデコーダ回路4a、4bを選択的に駆動する機能を有する。
(第1実施形態に係る半導体記憶装置100の動作)
次に、図2A、図2B、図3A、及び図3Bを参照し、第1実施形態に係る半導体記憶装置100の動作を説明する。なお、一例として、メモリセルアレイ1aのセルブロックMCB0の動作を説明する。図2A及び図2Bは、第1実施形態に係る半導体記憶装置100のスタンバイ状態の概要を示す図であり、図3A及び図3Bは、第1実施形態に係る半導体記憶装置100の動作状態の概要を示す図である。
次に、図2A、図2B、図3A、及び図3Bを参照し、第1実施形態に係る半導体記憶装置100の動作を説明する。なお、一例として、メモリセルアレイ1aのセルブロックMCB0の動作を説明する。図2A及び図2Bは、第1実施形態に係る半導体記憶装置100のスタンバイ状態の概要を示す図であり、図3A及び図3Bは、第1実施形態に係る半導体記憶装置100の動作状態の概要を示す図である。
図2Aに示すように、スタンバイ状態にあっては、サブローデコーダ回路4aは、ワード線WL0〜WL7を“H(ハイ)”状態に駆動する。この駆動により、各セルトランジスタTrは、オン状態となる。また、サブローデコーダ回路4aは、ブロック選択線BSを“L(ロー)”状態に駆動する。これにより、ブロック選択トランジスタBST0は、オフ状態となる。また、プレート線駆動回路3aは、プレート線PLを0Vとする。これら動作により、メモリセルMCの強誘電体キャパシタCは、短絡された状態となる。
ここで、メモリセルMC(FeRAM)は、読み出しのために、一つのワード線WLが“L”とされて、電圧が強誘電体キャパシタに印加されたとき、データ“0”、“1”の必ず一方は、自発分極の反転を伴う。従って、読み出し後には、読み出しデータによって、反転した自発分極を再度反転させるという再書き込み動作が必要となる。図2Bに示すように、強誘電体キャパシタのヒステリシス特性の自発分極Pr1、Pr2が例えば、データ“1”、“0”の記憶状態である。
続いて、図3Aに示すように、動作状態にあっては、サブローデコーダ回路4aは、ブロック選択線BSを“H(ハイ)”状態に駆動する。これにより、ブロック選択トランジスタBST0は、オン状態となる。ビット線BLは、図示しないプリチャージ回路により所定電位(0V)にプリチャージされて、その後、フローティング状態とされる。続いて、プレート線駆動回路3aは、プレート線PLをVintまで昇圧する。そして、サブローデコーダ回路4aは、選択されたワード線(この場合、WL5)を“L(ロー)”状態に駆動する。これにより、ワード線WL5が接続されたセルトランジスタTrのみが、オフ状態となり、並列接続された強誘電体キャパシタCからデータが読み出される。
上記動作により、ビット線BLに生じる電位の変化は、図3Bに示すように、“1”のデータの残留分極量、及び“0”のデータの残留分極量に応じて異なる。センスアンプ回路2aは、この信号量の違いを読み取る。
(第1実施形態に係る半導体記憶装置100のメモリセルアレイ1aの構造)
次に、図4、及び図5を参照して、第1実施形態に係る半導体記憶装置100のメモリセルアレイ1aの構造を説明する。図4は、メモリセルアレイ1aの断面図である。図5は、図4の一部概略上面図である。
次に、図4、及び図5を参照して、第1実施形態に係る半導体記憶装置100のメモリセルアレイ1aの構造を説明する。図4は、メモリセルアレイ1aの断面図である。図5は、図4の一部概略上面図である。
図4に示すように、メモリセルアレイ1aは、基板10上に順次積層されたトランジスタ層20、キャパシタ層30、及び配線層40を有する。トランジスタ層20は、上記セルトランジスタTrの機能を有する。キャパシタ層30は、強誘電体キャパシタCの機能を有する。また、トランジスタ層20及びキャパシタ層30は、上記メモリセルMCの機能を有する。
基板10は、図4に示すように、その上面に所定ピッチをもって設けられたソース/ドレイン層11を有する。なお、図示は省略するが、基板10は、その他に、その基板10内の素子分離を行うためのSTI(Shallow Trench Isolation)領域を有する。ソース/ドレイン層11は、セルトランジスタTrのソース/ドレインを構成する。
トランジスタ層20は、図4に示すように、ゲート絶縁層21、ゲート導電層22、第1、第2コンタクトプラグ層23、24、コンタクト層25、及び層間絶縁層26を有する。
ゲート絶縁層21、及びゲート導電層22は、基板10の面上に順次積層されている。ゲート絶縁層21、及びゲート導電層22は、積層方向に直交する第1方向に所定ピッチをもってソース/ドレイン層11を跨ぐように形成されている。第1、第2コンタクトプラグ層23、24は、ソース/ドレイン層11の上面から積層方向に延びるように形成されている。第1、第2コンタクトプラグ層23、24は、第1方向に所定ピッチをもって交互に形成されている。コンタクト層25は、第1コンタクトプラグ層23の上面に形成されている。層間絶縁層26は、上記の層21〜25を埋めるように、コンタクト層25(第2コンタクトプラグ層24)の上面まで形成されている。
ゲート絶縁層21は、酸化シリコン(SiO2)にて構成されている。ゲート導電層22は、ポリシリコンにて構成されている。第1、第2コンタクトプラグ層23、24は、タングステン(W)をドープした多結晶シリコンにて構成されている。コンタクト層25は、例えば、タングステンにて構成されている。層間絶縁層26は、BPSG(Boron Phosphorous Silicate Glass)、P−TEOS(Plasma-Tetra Ethoxy Silane)のいずれかにて構成されている。
上記トランジスタ層20の構成において、ゲート絶縁層21、ゲート導電層22は、ソース/ドレイン層11と共にセルトランジスタTrとして機能する。また、ゲート導電層22は、セルトランジスタTrの制御ゲート電極として機能する。
キャパシタ層30は、図4に示すように、第1導電層31、強誘電体層32、ストッパー層33、第2導電層34、保護層35、第3、第4コンタクトプラグ層36、37、及び層間絶縁層38を有する。
第1導電層31は、各々のコンタクト層25の上面に形成されている。強誘電体層32は、各々の第1導電層31の上面にて、第1方向に所定距離をもって2つ形成されている。ストッパー層33は、第1導電層31の上面、すなわち、強誘電体層32と同層に形成されている。ストッパー層33は、強誘電体層32の側面に接するように形成されている。第2導電層34は、強誘電体層32の上面及びストッパー層33の上面に形成されている。
保護層35は、第1導電層31の側面、ストッパー層33の側面、第2導電層34の側面及び上面を覆うように形成されている。第3コンタクトプラグ層36は、保護層35を貫通するように、第2コンタクトプラグ層24の上面から積層方向に延びるように形成されている。第4コンタクトプラグ層37は、保護層35を貫通するように、第2導電層34の上面から積層方向に延びるように形成されている。層間絶縁層38は、第3、第4コンタクトプラグ層36、37の上面まで、上記の層31〜37を埋めるように形成されている。
第1導電層31、及び第2導電層34は、Pt、Ir、IrO2、SRO、Ru、RuO2のいずれかを含むように構成されている。強誘電体層32は、チタン酸ジルコン酸鉛(PZT)、タンタル酸ストロンチウムビスマス(SBT)、ビスマスフェライト(BFO)のいずれかにて構成されている。
ストッパー層33は、強誘電体層32と比較して化学機械研磨による選択比が大とように構成されている。ストッパー層33は、例えば、アルミナ(Al2O3)、窒化シリコン(SiN)のいずれかにて構成されている。また、ストッパー層33は、アルミナと貴金属膜(Ir、Ot)とを積層させたものであってもよい。詳細は後述するが、ストッパー層33は、CMPにより平坦化を行って強誘電体層32を形成する際、ストッパーとして機能する。
保護層35は、いわゆる、水素拡散バリア層として機能する。保護層35は、Al2O3、SiN、TiO2のいずれかにて構成されている。第3、第4コンタクトプラグ層36、37は、タングステン(W)をドープした多結晶シリコンにて構成されている。層間絶縁層38は、P−TEOS、O3−TEOS、SGO、Low−k層(SiOF、SiOC)のいずれかにて構成されている。
上記キャパシタ層30の構成において、第1導電層31、強誘電体層32、及び第2導電層34は、強誘電体キャパシタCとして機能する。
配線層40は、図4に示すように、第1配線層41、及び層間絶縁層42を有する。なお、図示は省略するが、配線層40は、第1配線層41の上層にビット線BL、BBL、ワード線WL0〜WL7等として機能する層を有する。第1配線層41は、第3コンタクトプラグ層36の上面、及び1対の第4コンタクトプラグ層37の上面を接続するように形成されている。
第1配線層41は、アルミニウム(Al)、又は銅(Cu)にて構成されている。層間絶縁層42は、P−TEOS、O3−TEOS、SGO、Low−k層(SiOF、SiOC)のいずれかにて構成されている。
(第1実施形態に係るキャパシタ層30の第1製造工程)
次に、図5〜図11を参照して、第1実施形態に係るキャパシタ層30の第1製造工程を説明する。図5〜図11は、第1実施形態に係るキャパシタ層30の第1製造工程を示す図である。
次に、図5〜図11を参照して、第1実施形態に係るキャパシタ層30の第1製造工程を説明する。図5〜図11は、第1実施形態に係るキャパシタ層30の第1製造工程を示す図である。
先ず、図5に示すように、順次、Pt(又は、Ir、IrO2、SRO、Ru、RuO2のいずれか)、アルミナ(Al2O3)(又は、窒化シリコン(SiN))を堆積させ、層31a、33aを形成する。また、層33aは、アルミナと貴金属膜(Ir、Ot)とを積層させて形成してもよい。なお、層31aは、後の工程により第1導電層31となる。層33aは、後の工程によりストッパー層33となる。
続いて、図6に示すように、エッチングにより、層33aを貫通するように所定パターンの溝51を形成する。
次に、図7に示すように、溝51を埋め且つ層31a及び層33aを覆うように、有機金属気相成長法(MOCVD:Metal Organic Chemical Vapor Deposition)により、PZT(又は、SBT、BFOのいずれか)を堆積させ、層32aを形成する。なお、層32aは、後の工程により強誘電体層32となる。
続いて、図8に示すように、CMPにより、層32aを平坦化する。この工程により、層32aは、強誘電体層32となる。この工程において、層33aは、強誘電体層32(層32a)と比較して化学機械研磨による選択比が大となるように構成されている。したがって、CMPは、層33aの上面と揃うように行われる。
次に、図9に示すように、強誘電体層32、及び層33aの上面に、Pt(又は、Ir、IrO2、SRO、Ru、RuO2のいずれか)を堆積させ、層34aを形成する。なお、層34aは、後の工程により第2導電層34となる。
続いて、図10に示すように、層31a、層33a、及び層34aを貫通する所定パターンの溝52を形成する。また、層33a、及び層34aを貫通する所定パターンの溝53を形成する。この工程にて、層31aは、第1導電層31となる。層33aは、ストッパー層33となる。層34aは、第2導電層34となる。
次に、図11に示すように、Al2O3(又は、SiN、TiO2のいずれか)を堆積させ、保護層35を形成する。
図11に続いて、層間絶縁層38、第3、第4コンタクトプラグ層36、37を形成し、図4に示すキャパシタ層30が製造される。
(第1実施形態に係るキャパシタ層30の第2製造工程)
次に、図12を参照して、第1実施形態に係るキャパシタ層30の第2製造工程を説明する。図12は、第1実施形態に係るキャパシタ層30の第2製造工程を示す図である。
次に、図12を参照して、第1実施形態に係るキャパシタ層30の第2製造工程を説明する。図12は、第1実施形態に係るキャパシタ層30の第2製造工程を示す図である。
先ず、第1製造工程と同様に、図5及び図6に示す工程を行う。続いて、図12に示すように、層32aを堆積させる。図12に示す工程においては、層33a(後に、ストッパー層33となる層)の上面及び側面からの成長レートが、層31a(後に、第1導電層31となる層)の上面からの成長レートよりも遅くなるように層32a(後に、強誘電体層32となる層)を形成する。例えば、図12に示すように、層32aは、層31aの上面で高さH1となり、層33aの上面で高さH2(H2<H1)を持つように形成される。
例えば、層33aよりも熱伝導率の高い材料で層31aを構成すれば、層33aよりも層31aの表面温度を高くすることができる。これにより、表面温度の高い層31aにて、層32aの成長レートを速くすることができる。また、層33aよりも核形成密度の高い材料で層31aを構成すればよい。
続いて、図8〜図11に示す第1製造方法と同様の工程を行い、図4に示すキャパシタ層30が製造される。
(第1実施形態の効果)
次に、第1実施形態に係る半導体記憶装置100の効果について説明する。上述したように、第1実施形態において、キャパシタ層30は、強誘電体層32と同層にストッパー層33を有する。化学機械研磨によるストッパー層33の選択比は、化学機械研磨による強誘電体層32の選択比よりも大きい。このストッパー層33により、化学機械研磨を行う際、強誘電体層32の上面は、高精度に平坦化される。すなわち、半導体記憶装置100は、メモリ特性のバラツキを抑制することができる。
次に、第1実施形態に係る半導体記憶装置100の効果について説明する。上述したように、第1実施形態において、キャパシタ層30は、強誘電体層32と同層にストッパー層33を有する。化学機械研磨によるストッパー層33の選択比は、化学機械研磨による強誘電体層32の選択比よりも大きい。このストッパー層33により、化学機械研磨を行う際、強誘電体層32の上面は、高精度に平坦化される。すなわち、半導体記憶装置100は、メモリ特性のバラツキを抑制することができる。
続いて、図13を参照して、第1実施形態の第1製造工程と比較して、第1実施形態の第2製造工程による効果を説明する。一般に、層33a(後に、ストッパー層33となる層)から形成される層32a(32aA)の強誘電体特性は、層31a(後に、第1導電層31となる層)から形成される層32a(32aB)の強誘電体特性よりも悪い。ここで、第1製造工程A1において、層33aの上面及び側面からの層32a(32aA)の成長レートR1は、層31aの上面からの層32a(32aB)の成長レートR2と等しい。一方、第2製造工程A2において、層33aの上面及び側面からの層32a(32aA)の成長レートR3は、層31aの上面からの層32a(32aB)の成長レートR4よりも遅い。
これにより、第2製造工程A2を用いれば、第1製造工程A1よりも、最終的に強誘電体層32となる領域ARにおいて、層32aBに対する層32aAの割合を抑えることができる。すなわち、第2製造工程を用いれば、第1製造工程よりも層32a(強誘電体層32)の特性劣化を抑制することができる。
[第2実施形態]
(第2実施形態に係る半導体記憶装置の構造)
次に、図14を参照して第2実施形態に係る半導体記憶装置の構造について説明する。図14は、第2実施形態に係るメモリセルアレイ1aAの断面図である。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
(第2実施形態に係る半導体記憶装置の構造)
次に、図14を参照して第2実施形態に係る半導体記憶装置の構造について説明する。図14は、第2実施形態に係るメモリセルアレイ1aAの断面図である。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第2実施形態に係るメモリセルアレイ1aAは、図14に示すように、第1実施形態と異なるキャパシタ層30Aを有する。キャパシタ層30Aは、第1実施形態と異なる強誘電体層32A、及びストッパー層33Aを有する。
ストッパー層33Aに面する強誘電体層32Aの側面は、前傾形状(底面の長さが上面よりも小である略台形形状)に形成されている。強誘電体層32Aに面するストッパー層33Aの側面は、後傾形状に形成されている。なお、第2実施形態においては、強誘電体層32Aを第1実施形態の第2製造工程を用いて形成する。
(第2実施形態の効果)
次に、第2実施形態に係る半導体記憶装置の効果について説明する。ストッパー層33Aは、第1実施形態と同様に、強誘電体層32Aと同層に形成されている。したがって、第2実施形態に係る半導体記憶装置は、第1実施形態と同様の効果を奏する。
次に、第2実施形態に係る半導体記憶装置の効果について説明する。ストッパー層33Aは、第1実施形態と同様に、強誘電体層32Aと同層に形成されている。したがって、第2実施形態に係る半導体記憶装置は、第1実施形態と同様の効果を奏する。
続いて、図15を参照して、第1実施形態の第1製造工程A1と比較して、第2実施形態の製造工程A3の効果を説明する。第1実施形態の第1製造工程A1では、図15に示すように、最終的に強誘電体層32となる領域ARに、強誘電体特性の悪い層32aAが形成される。一方、第2実施形態の製造工程A3において、強誘電体層32Aに面するストッパー層33Aの側面は、後傾形状に形成されている。これにより、第2実施形態の製造工程A3は、図15に示すように、最終的に強誘電体層32Aとなる領域ARに、強誘電体特性の良い層32aBのみを形成することができる。すなわち、第2実施形態に係る半導体記憶装置は、第1実施形態よりも、更にメモリ特性のバラツキを抑制することができる。
[第3実施形態]
(第3実施形態に係る半導体記憶装置の構造)
次に、図16、及び図17を参照して第3実施形態に係る半導体記憶装置の構造について説明する。図16は、第3実施形態に係るメモリセルアレイ1aBの断面図である。図17は、第3実施形態に係る強誘電体層32B、ストッパー層33Bを示す上面図である。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
(第3実施形態に係る半導体記憶装置の構造)
次に、図16、及び図17を参照して第3実施形態に係る半導体記憶装置の構造について説明する。図16は、第3実施形態に係るメモリセルアレイ1aBの断面図である。図17は、第3実施形態に係る強誘電体層32B、ストッパー層33Bを示す上面図である。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第3実施形態に係るメモリセルアレイ1aBは、図16及び図17に示すように、第1及び第2実施形態と異なるキャパシタ層30Bを有する。キャパシタ層30Bは、第1及び第2実施形態と異なる強誘電体層32B、及びストッパー層33Bを有する。
強誘電体層32Bは、図17に示すように、第1方向、及び第2方向(積層方向、第1方向に直交する方向)にて構成される面内にて、千鳥状に配置されている。ストッパー層33Bは、図16及び図17に示すように、強誘電体層32Bの側面に形成されていない。ストッパー層33Bは、上方からみて、所定間隔をもって一対の強誘電体層32Bを取り囲むように、千鳥格子状に形成されている。
(第3実施形態の効果)
次に、第3実施形態に係る半導体記憶装置の効果について説明する。ストッパー層33Bは、第1及び第2実施形態と同様に、強誘電体層32Bと同層に形成されている。したがって、第3実施形態に係る半導体記憶装置は、第1及び第2実施形態と同様の効果を奏する。
次に、第3実施形態に係る半導体記憶装置の効果について説明する。ストッパー層33Bは、第1及び第2実施形態と同様に、強誘電体層32Bと同層に形成されている。したがって、第3実施形態に係る半導体記憶装置は、第1及び第2実施形態と同様の効果を奏する。
[その他実施形態]
以上、発明の一実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
以上、発明の一実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
例えば、上記第1実施形態においては、メモリセルアレイ1aは、ストッパー層33を有する。しかしながら、図10に示す工程で、ストッパー層33(層33a)を完全に除去し、メモリセルアレイ1aを形成してもよい。
また、上述した第1及び第2実施形態に係る半導体記憶装置は、TC並列ユニット直列接続型のFeRAMであるが、この他、1T型(トランジスタ型)のFeRAM、1T1C型(キャパシタ型)のFeRAM、或いは2T2C型のFeRAMの構成に用いてもよい。
1a、1b、1aA、1aB…メモリセルアレイ、 10…基板、 20…トランジスタ層、 30、30A…キャパシタ層、 31…第1導電層、 32、32A、32B…強誘電体層 33、33A、33B…ストッパー層、 34…第2導電層、 35…保護層、 50…配線層、 100…半導体記憶装置。
Claims (5)
- 強誘電体キャパシタとセルトランジスタを並列に接続したメモリセルを備え、
前記メモリセルは、
基板の上層に設けられた第1導電層と、
前記第1導電層の上面に形成された強誘電体層と、
前記強誘電体層の上面に形成された第2導電層と、
前記強誘電体層と同層に形成されたストッパー層とを備え、
化学機械研磨による前記ストッパー層の選択比は、化学機械研磨による前記強誘電体層の選択比よりも大きい
ことを特徴とする半導体記憶装置。 - 前記強誘電体層は、前記ストッパー層の側面に接するように形成され、
前記強誘電体層に面する前記ストッパー層の側面は、傾斜している
ことを特徴とする請求項1記載の半導体記憶装置。 - 基板の上層に第1導電層を堆積させる工程と、
前記第1導電層の上面に所定パターンにてストッパー層を堆積させる工程と、
前記第1導電層及び前記ストッパー層を覆うように強誘電体層を堆積させる工程と、
化学機械研磨により、前記ストッパー層の上面に揃うように前記強誘電体層を平坦化する工程と、
前記ストッパー層の上面及び平坦化された前記強誘電体層の上面に第2導電層を堆積させる工程とを備え、
前記ストッパー層は、前記強誘電体層と比較して化学機械研磨による選択比が大となるように構成する
ことを特徴とする半導体記憶装置の製造方法。 - 前記ストッパー層をパターニングする場合において、前記ストッパー層の側面が傾斜を有するするように前記ストッパー層を形成する
ことを特徴とする請求項3記載の半導体記憶装置の製造方法。 - 前記ストッパー層の上面及び側面からの前記強誘電体層の成長レートが、前記第1導電層の上面からの前記強誘電体層の成長レートよりも遅くなるように、前記強誘電体層を形成する
ことを特徴とする請求項3又は請求項4記載の半導体記憶装置の製造方法。
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