JPH1140768A - 半導体集積回路およびその製造方法 - Google Patents

半導体集積回路およびその製造方法

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JPH1140768A
JPH1140768A JP9192168A JP19216897A JPH1140768A JP H1140768 A JPH1140768 A JP H1140768A JP 9192168 A JP9192168 A JP 9192168A JP 19216897 A JP19216897 A JP 19216897A JP H1140768 A JPH1140768 A JP H1140768A
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film
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修 日高
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久美 奥和田
Hiroshi Mochizuki
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    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Abstract

(57)【要約】 【課題】ＦＲＡＭと他のデバイスとが混載されたＬＳＩ
において、Ｐｔ電極の加工、キャパシタ加工を容易なら
しめ、キャパシタ部の下部電極と他のデバイスの配線層
を形成するための工程数が減じ、デバイス相互間の段差
減少、配線形成が容易になり、強誘電体膜の特性を劣化
させない構造を提供する。 【解決手段】半導体基板上に形成された第１絶縁膜に掘
られた第１の溝に埋め込まれ、表面が平坦化された第１
の電極３ａと、第１絶縁膜上に堆積された第２絶縁膜４
と、第１の電極の上部に対応して第２絶縁膜に掘られた
第２の溝内に順次堆積された後に表面が平坦化された強
誘電体膜５ａおよび第２の電極６ａとを具備し、第１の
電極、強誘電体膜、第２の電極で構成される強誘電体キ
ャパシタ部を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よびその製造方法に係り、特に強誘電体膜をキャパシタ
絶縁膜として用いた不揮発性強誘電体メモリ（ＦＲＡＭ
セル）のアレイを有する不揮発性強誘電体メモリ（ＦＲ
ＡＭ）を含む大規模半導体集積回路（ＬＳＩ）およびそ
の製造方法に関する。
【０００２】
【従来の技術】ＦＲＡＭセルは、ＤＲＡＭセルのキャパ
シタを強誘電体キャパシタに置き換えた構成になってお
り、スイッチ用のＭＯＳトランジスタを介して強誘電体
キャパシタから分極反転あるいは非反転の際の電荷を取
りだす方式（データ破壊読み出し）を用いており、動作
電源をオフ状態にしてもメモリセルに書かれている記憶
データは失われない特徴がある。
【０００３】ＦＲＡＭは、大容量メモリの代表であるＤ
ＲＡＭと比較すると、不揮発性であるためにデータ保持
にリフレッシュ動作が不要であって待機時の消費電力が
不要であるという特徴を持つ。また、他の不揮発性メモ
リであるフラッシュメモリと比較すると、データ書換え
回数が多く、かつデータ書き換え速度が著しく速いとい
う特徴を持つ。また、メモリーカード等に使用される電
池バックアップが必要なＳＲＡＭと比較しても、消費電
力が小さく、セル面積を大幅に小さくできるという特徴
を持つ。
【０００４】上記のような特徴を持つＦＲＡＭは、バッ
テリーレスで高速動作が可能であるので、非接触カード
（例えばＲＦ−ＩＤ：Radio Frequency-Identificatio
n）への展開が始まりつつある。また、既存のＤＲＡ
Ｍ、フラッシュメモリ、ＳＲＡＭとの置き換え、ロジッ
ク混載デバイスへの適用等、その期待は大変大きい。
【０００５】なお、ＦＲＡＭの製造に際しては、下地絶
縁膜上に下部電極／強誘電体膜／上部電極のスタック構
造を有する強誘電体キャパシタを形成し、その上層の酸
化膜に開けたコンタクトホールを介してＡｌ、Ｃｕなど
の金属配線を施し、パッシベーション膜で保護する。
【０００６】ところで、前記したようにＦＲＡＭセルは
高速・低消費電力動作が可能であり、高集積化の実現が
期待されており、メモリセル面積の縮小や強誘電体の劣
化の少ない製造プロセスの検討が必要となっている。
【０００７】しかし、既存のＦＲＡＭデバイスは、ＤＲ
ＡＭ、ロジック等、他のデバイスとの混載並びに高集積
化に不可欠となる多層配線技術は未だ確立していない状
況である。
【０００８】ＦＲＡＭデバイスを搭載したＬＳＩの高集
積化、多層配線が難しい原因の１つとして、キャパシタ
の微細ドライエッチング加工技術が困難であることが挙
げられる。
【０００９】即ち、図３４に示すように、キャパシタの
微細ドライエッチング加工、特にキャパシタ電極に用い
られるＰｔ電極101 を例えば半導体基板100 上に形成す
る際、フォトリソグラフィ工程によるレジストパターン
102 を作成し、ＲＩＥ（反応性イオンエッチング）工程
によりＰｔ101 ′を加工すると、残査（フェンス）103
が形成されてしまい、その後のプロセスで上記フェンス
103 を除去することができない。また、現時点では、Ｐ
ｔ電極101 の加工は高々０．５μｍレベル（プロファイ
ル、７０度）であり、微細化する際の大きな問題となっ
ている。
【００１０】また、ＦＲＡＭデバイスを搭載したＬＳＩ
の高集積化、多層配線が難しい原因の１つとして、キャ
パシタに用いる強誘電体材料が還元雰囲気（特に水素雰
囲気）に大変弱いことが挙げられる。即ち、既存のＬＳ
Ｉ工程は水素が混入するプロセスが殆んどであり、その
一例として多層配線構造のビアを埋める工程において特
にアスペクト比が大きなビアを埋める方法としてＣＶＤ
法によるＷの埋め込みが主に用いられるが、このＷを埋
め込む工程では水素基が多く発生するので、強誘電体に
大きなダメージを与える。
【００１１】また、図３５に示すように、ＦＲＡＭデバ
イスと他のデバイスとを混載する場合にも課題がある。
通常、下部電極105 ／強誘電体膜106 ／上部電極107 の
スタック構造を有する強誘電体キャパシタをＦＲＡＭデ
バイスに形成する工程は、他のデバイスを形成した後に
実施される。この最大理由は、強誘電体膜106 が前述し
たように還元雰囲気に弱いためである。この結果、強誘
電体キャパシタ分の段差が相互デバイス間に生じ、この
段差上で下層あるいは上層の絶縁膜108 、108′に開け
たコンクタトホールを介して配線109 形成することは困
難となる。
【００１２】
【発明が解決しようとする課題】上記したように従来の
ＦＲＡＭデバイスを内蔵する半導体集積回路の構造は、
他のデバイスとの混載並びに高集積化が困難であるとい
う問題があった。
【００１３】本発明は上記の問題点を解決すべくなされ
たもので、高集積化および他のデバイスとの混載を容易
ならしめ、電極加工が容易で強誘電体キャパシタにダメ
ージが入らない構造を有する半導体集積回路およびその
製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】第１の発明に係る半導体
集積回路は、半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜に掘られた第１の溝に埋め込まれた後に
表面が平坦化された第１の電極と、前記第１の溝に第１
の電極が埋め込まれた状態の前記第１絶縁膜上に堆積さ
れた第２絶縁膜と、前記第１の電極の上部に対応して前
記第２絶縁膜に掘られた第２の溝内に順次堆積された後
に表面が平坦化された強誘電体膜および第２の電極とを
具備し、前記第１の電極、強誘電体膜、第２の電極で構
成される強誘電体キャパシタ部を有することを特徴とす
る。
【００１５】第２の発明に係る半導体集積回路は、半導
体基板上に形成された第１絶縁膜と、前記第１絶縁膜に
掘られた第１の溝内に順次堆積された後に表面が平坦化
された第１の電極および強誘電体膜と、前記第１の溝に
第１の電極および強誘電体膜が埋め込まれた状態の前記
第１絶縁膜上に堆積された第２絶縁膜と、前記強誘電体
膜の上部に対応して前記第２絶縁膜に掘られた第２の溝
に埋め込まれた後に表面が平坦化された第２の電極とを
具備し、前記第１の電極、強誘電体膜、第２の電極で構
成される強誘電体キャパシタ部を有することを特徴とす
る。
【００１６】第３の発明に係る半導体集積回路は、半導
体基板上に形成された第１絶縁膜と、前記第１絶縁膜に
掘られた第１の溝内に堆積された後に表面が平坦化され
た第１の電極と、前記第１の溝に第１の電極が埋め込ま
れた状態の前記第１絶縁膜上に堆積された第２絶縁膜
と、前記第１の電極の上部に対応して前記第２絶縁膜に
掘られた第２の溝内に堆積された後に表面が平坦化され
た強誘電体膜と、前記第２の溝に強誘電体膜が埋め込ま
れた状態の前記第２絶縁膜上に堆積された第３絶縁膜
と、前記強誘電体膜の上部に対応して前記第３絶縁膜に
掘られた第３の溝内に堆積された後に表面が平坦化され
た第２の電極とを具備し、前記第１の電極、強誘電体
膜、第２の電極で構成される強誘電体キャパシタ部を有
することを特徴とする。
【００１７】第４の発明に係る半導体集積回路の製造方
法は、半導体基板上に表面が平坦化された第１絶縁膜を
形成する工程と、前記第１絶縁膜に第１の溝を掘る工程
と、前記第１絶縁膜を含む半導体基板上に第１の電極膜
を堆積した後に表面を平坦化することにより、前記第１
の溝に第１の電極を埋め込み形成する工程と、前記第１
の電極が埋め込まれた第１絶縁膜上に第２絶縁膜を堆積
する工程と、前記第１の電極の上部に対応して前記第２
絶縁膜に第２の溝を掘る工程と、前記第２絶縁膜を含む
半導体基板上に強誘電体膜および第２の電極膜を順次堆
積した後に表面を平坦化することにより、前記第２の溝
に強誘電体膜および第２の電極を埋め込み形成する工程
とを具備し、前記第１の電極、強誘電体膜、第２の電極
で強誘電体メモリセルの強誘電体キャパシタ部を形成す
ることを特徴とする。
【００１８】第５の発明に係る半導体集積回路の製造方
法は、半導体基板上に表面が平坦化された第１絶縁膜を
形成する工程と、前記第１絶縁膜に第１の溝を掘る工程
と、前記第１絶縁膜を含む半導体基板上に第１の電極膜
および強誘電体膜を順次堆積した後に表面を平坦化する
ことにより、前記第１の溝に第１の電極および強誘電体
膜を埋め込み形成する工程と、前記第１の電極が埋め込
まれた第１絶縁膜上に第２絶縁膜を堆積する工程と、前
記強誘電体膜の上部に対応して前記第２絶縁膜に第２の
溝を掘る工程と、前記第２絶縁膜を含む半導体基板上に
第２の電極膜を堆積した後に表面を平坦化することによ
り、前記第２の溝に第２の電極を埋め込み形成する工程
とを具備し、前記第１の電極、強誘電体膜、第２の電極
で強誘電体メモリセルの強誘電体キャパシタ部を形成す
ることを特徴とする。
【００１９】第６の発明に係る半導体集積回路の製造方
法は、半導体基板上に表面が平坦化された第１絶縁膜を
形成する工程と、前記第１絶縁膜に第１の溝を掘る工程
と、前記第１絶縁膜を含む半導体基板上に第１の電極膜
を堆積した後に表面を平坦化することにより、前記第１
の溝に第１の電極を埋め込み形成する工程と、前記第１
の電極が埋め込まれた第１絶縁膜上に第２絶縁膜を堆積
する工程と、前記第１の電極の上部に対応して前記第２
絶縁膜に第２の溝を掘る工程と、前記第２絶縁膜を含む
半導体基板上に強誘電体膜を堆積した後に表面を平坦化
することにより、前記第２の溝に強誘電体膜を埋め込み
形成する工程と、前記強誘電体膜が埋め込まれた第２絶
縁膜上に第３絶縁膜を堆積する工程と、前記強誘電体膜
の上部に対応して前記第３絶縁膜に第３の溝を掘る工程
と、前記第３絶縁膜を含む半導体基板上に第２の電極膜
を堆積した後に表面を平坦化することにより、前記第３
の溝に第２の電極を埋め込み形成する工程とを具備し、
前記第１の電極、強誘電体膜、第２の電極で強誘電体メ
モリセルの強誘電体キャパシタ部を形成することを特徴
とする。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００２１】第１の実施の形態は、ＦＲＡＭと例えばロ
ジック回路とが混載された少なくとも二層配線構造を有
するＬＳＩにおけるＦＲＡＭの強誘電体キャパシタ部お
よび混載デバイスの配線を製造する際に強誘電体メモリ
セルの強誘電体キャパシタの下方部にビット線を形成す
る製造工程であり、以下、実施例１〜実施例３を説明す
る。
【００２２】（実施例１）（図１乃至図７） 図１乃至図７は、実施例１の製造工程の工程順における
ＬＳＩの断面構造および平面パターンを示している。
【００２３】まず、図１に示すように、半導体基板（例
えばシリコン基板）１０上にメモリセルの電荷転送用の
ＭＯＳトランジスタ（パストランジスタ）１２ａ、他の
デバイス（ロジック回路などの混載デバイス）用のＭＯ
Ｓトランジスタ１２ｂなどのＭＯＳトランジスタを形成
する。
【００２４】ここで、１１は基板表層部に選択的に形成
された素子分離領域、１３は基板表面に形成されたゲー
ト酸化膜、Ｇはゲート酸化膜１３上に形成されたＭＯＳ
トランジスタ用のゲート電極部（ワード線ＷＬの一部）
である。
【００２５】この場合、素子分離領域１１は、ＳＴＩ
（Shallow Trench Isolation）、ＬＯＣＯＳ膜（選択酸
化膜）など、任意の構造を採用してよい。また、各ワー
ド線ＷＬは、例えばＰドープ・ポリシリコンおよびＷＳ
ｉの２層構造になっており、表面が絶縁膜１５により保
護されている。なお、前記ＭＯＳトランジスタは、例え
ばＮチャネル型のものであり、そのドレイン・ソース領
域は、基板表層部の素子形成領域に選択的に形成された
基板あるいはウエル領域とは逆導電型の不純物拡散層か
らなる。
【００２６】次に、ゲート電極部Ｇ上を含む基板上に平
坦化用の第１の層間絶縁膜（例えばＢＰＳＧ膜）１７を
堆積した後、化学的機械研磨（ＣＭＰ）により表面を平
坦化する。
【００２７】次に、図２に示すように、第１の層間絶縁
膜１７に、ビット線用溝（点線で図示する）２２ａ、コ
ンタクト用溝およびロジック回路などの混載デバイスの
第１層配線用溝（点線で図示する）２２ｂなどを選択的
に形成し、さらに、配線・キャパシタ用のコンタクトホ
ール２１を形成する。この場合、前記ビット線用溝２２
ａの底面には、前記ＭＯＳトランジスタ１２ａのドレイ
ン領域上に対応する部分にビット線コンタクトホール２
１を形成し、前記コンタクト用溝の底面には、前記ＭＯ
Ｓトランジスタ１２ａのソース領域上に対応する部分に
キャパシタコンタクトプラグ用のコンタクトホール２１
を形成し、前記第１層配線用溝２２ｂの底面には、配線
コンタクトプラグ用のコンタクトホール２１を形成す
る。
【００２８】なお、上記ビット線コンタクトホール２２
ａ、ビット線用溝２２ｂなどは、紙面より背面側に位置
するので点線で図示している。
【００２９】次に、図３（ａ）に示すように、スパッタ
法を用いてバリアメタルとしてＴｉ、ＴｉＮを蒸着後、
ＣＶＤ法を用いてＷ膜を堆積することにより、前記配線
・キャパシタ用コンタクトホール２１、ビット線用溝２
２ａおよび混載デバイスの第１層配線用溝２２ｂに埋め
込み、ＣＭＰにより平坦化を行い、コンタクトプラグ３
１およびビット線（ＢＬ）（点線で図示する）３２ａ、
混載デバイスの第１層配線（点線で図示する）３２ｂを
形成する。この際、上記ビット線３２ａの形成と同時
に、隣接するロジック回路などの混載デバイスの第１層
配線３２ｂを形成することができる。これにより、従来
に比べて配線形成の工程数を削減できる。
【００３０】この後、第２層間絶縁膜４１を形成した
後、その表面に絶縁膜として窒化シリコン（ＳｉｘＮ
ｙ）膜３４、あるいは酸化チタン（ＴｉＯ2 ）膜を堆積
する。このＳｉｘＮｙ膜３４は、この後のキャパシタ形
成工程で用いる酸素処理の際の酸素に対するバリア膜と
なり、下地トランジスタを酸素から保護する役目を有す
る。
【００３１】なお、図３（ｂ）は、図３（ａ）中のＦＲ
ＡＭ部のセルアレイの一部を透視した平面パターンを示
しており、ＳＤＧはＭＯＳトランジスタ１２ａのソース
・ドレイン・ゲート領域、ＷＬはワード線、ＢＬはビッ
ト線３２ａ、３１ｃは第１のキャパシタコンタクトプラ
グ、３２ｃはビット線用コンタクトプラグである。
【００３２】次に、図４に示すように、前記ＳｉｘＮｙ
膜３４および第２層間絶縁膜４１の前記第１のキャパシ
タコンタクトプラグ３１の上部にコンタクトホールを形
成し、Ｔｉ／ＴｉＮ／Ｗを順次堆積させる。この後、Ｃ
ＭＰによりＳｉｘＮｙ膜３４の表面を露出させるととも
に平坦化することにより、前記第１のキャパシタコンタ
クトプラグ３１ｃの上部に連なる第２のキャパシタコン
タクトプラグ４２を形成する。
【００３３】次に、図５（ａ）に示すように、第３層間
絶縁膜５１を形成した後、前記第２のキャパシタコンタ
クトプラグ４２の上部にキャパシタ下部電極用の第１の
溝を形成する。この後、下部電極材料であるＴｉ、Ｐｔ
をスパッタ法により順次堆積し、ＣＭＰを用いて第３層
間絶縁膜５１の表面を露出させるとともに平坦化するこ
とによりキャパシタ下部電極５２を形成する。
【００３４】この際、上記キャパシタ下部電極５２の形
成と同時に、隣接する混載デバイスの第２層配線５３を
形成することができる。これにより、従来に比べて配線
形成の工程数を削減できる。
【００３５】なお、図５（ｂ）は、図５（ａ）中のＦＲ
ＡＭ部の一部を透視した平面パターンを示しており、図
３（ｂ）に示した平面パターンと比べて、追加分として
キャパシタ下部電極５２が形成されており、その他は同
じである。
【００３６】次に、図６（ａ）に示すように、第４層間
絶縁膜６１を形成した後、前記キャパシタ下部電極５２
上に対応する部分に強誘電体膜・キャパシタ上部電極用
の第２の溝を形成する。この後、強誘電体膜としてチタ
ン酸ジルコン酸鉛（ＰＺＴ；Ｐｂ（Ｚｒ1-x Ｔｉx ）Ｏ
3 ）および上部電極膜としてプラチナ（Ｐｔ）をスパッ
タ法により順次堆積し、ＣＭＰを用いて第４層間絶縁膜
６１の表面を露出させることにより平坦化することによ
り、強誘電体膜６２およびキャパシタ上部電極（キャパ
シタプレート線）６３を形成する。この際、８５０℃で
のＲＴＡ（高速熱処理）を行い、前記強誘電体膜６２の
ＰＺＴを結晶化した後、上部電極（Ｐｔ）を堆積する。
【００３７】この後、絶縁膜としてＳｉｘＮｙ膜６４
（あるいはＴｉＯ2 膜）を堆積させておく。このＳｉｘ
Ｎｙ膜６４は、この後のプラグ埋め込み工程プロセス中
に生じる水素のバリア膜となり、強誘電体キャパシタを
保護する役目を有する。
【００３８】なお、図６（ｂ）は、図６（ａ）中のＦＲ
ＡＭ部の一部を透視した平面パターンを示しており、図
５（ｂ）に示した平面パターンと比べて、追加分として
強誘電体膜６２および上部電極６３が形成されており、
上部電極６３はそれより幅が広い強誘電体膜６２を介し
て下層の前記キャパシタ下部電極（図５中の５２）に対
向しており、その他は同じである。この場合、上部電極
６３は、ワード線ＷＬに平行に連続的に形成され、キャ
パシタプレート線ＰＬとなっている。
【００３９】次に、図７に示すように、第５層間絶縁膜
７１を形成した後、配線用のコンタクトホールの形成、
Ａｌの堆積、ＲＩＥ加工を行ってＡｌ配線７２を形成す
る。この際、上記Ａｌ配線７２の形成と同時に、隣接す
る混載デバイスの第３層配線７３を形成することができ
る。これにより、従来に比べて配線形成の工程数を削減
できる。
【００４０】この後、二層配線構造のＬＳＩの場合は、
トップパッシベーション絶縁膜を堆積し、パッド部を開
口する。三層、四層配線以上の配線構造のＬＳＩの場合
は、前記したような層間絶縁膜を形成した後にＡｌリフ
ロー法による配線層を堆積し、パターニングを行う工程
を必要回数繰り返し、この後にトップパッシベーション
絶縁膜を堆積し、パッド部を開口する。
【００４１】上記実施例１の工程によれば、ＣＭＰを用
いて配線および強誘電体キャパシタを形成することによ
り、従来のＲＩＥを用いる場合に比べて強誘電体キャパ
シタの加工を容易化することができる。
【００４２】また、強誘電体キャパシタ部の下部電極５
２の形成時に、隣接する他のデバイスの配線層５３も形
成することにより工程数を減じさせることができ、しか
も強誘電体メモリ部と他デバイスとの段差が減じ、デバ
イス相互間の配線形成が容易になることは明白である。
【００４３】なお、上記実施例１の工程により形成され
たＦＲＡＭ部のセルアレイは、図７に示したように、半
導体基板１０上に形成された第１絶縁膜５１に掘られた
第１の溝に埋め込まれ、表面が平坦化された第１の電極
５２と、前記第１の電極が埋め込まれた状態の第１絶縁
膜５１上に堆積された第２絶縁膜６１と、前記第１の電
極の上部に対応して第２絶縁膜に掘られた第２の溝内に
順次堆積された後に表面が平坦化された強誘電体膜６２
および第２の電極６３とを具備し、前記第１の電極、強
誘電体膜、第２の電極で構成される強誘電体キャパシタ
部を有することを特徴とする。
【００４４】また、上記ＦＲＡＭ部のセルアレイは、図
３（ｂ）、図５（ｂ）、図６（ｂ）に示したように、シ
リコン基板の表層部に形成された電荷転送用の１個のＭ
ＯＳトランジスタと情報記憶用の１個の強誘電体キャパ
シタとが直列接続された構成を単位セルとし、複数個の
単位セルが平面的にみて行列状に配列されており、各素
子領域（活性化領域）ＳＤＧ間には素子間分離領域用の
酸化膜１１が形成されている。
【００４５】本例では、上記各列の素子領域ＳＤＧは１
列毎に素子領域ＳＤＧの１つ分の長さ（１ピッチ）ずつ
位置が偏移しており、各素子領域ＳＤＧが全体として市
松状の配置（正格子に対してジグザグ状の配置）で形成
されているが、このような配置に限らず、各素子領域Ｓ
ＤＧが全体として正格子状の配置で形成されてもよい。
【００４６】上記各素子領域ＳＤＧは、中央部から一端
側の領域に第１のＭＯＳトランジスタを構成する第１の
ドレイン・チャネル・ソース領域が直線方向に形成され
ており、上記中央部から他端側の領域に第２のＭＯＳト
ランジスタを構成する第２のドレイン・チャネル・ソー
ス領域が直線方向に形成されており、上記中央部は上記
第１、第２のＭＯＳトランジスタに共通のドレイン領域
となっている。
【００４７】そして、上記ＭＯＳトランジスタのチャネ
ル領域上にゲート酸化膜１３を介してゲート電極部Ｇが
形成され、同一行の複数個のＭＯＳトランジスタのゲー
ト電極部Ｇは連続的に連なってワード線ＷＬとして形成
され、ワード線ＷＬ群は互いに平行に形成されている。
また、ワード線ＷＬ群は、前記素子領域ＳＤＧの配列方
向に直交する方向に形成されている。
【００４８】さらに、上層の第１層間絶縁膜１７には前
記ワード線ＷＬ群の形成方向とそれぞれ直交する方向に
ビット線ＢＬ群が埋め込み形成されている。
【００４９】この場合、上記第１層間絶縁膜１７には、
素子領域ＳＤＧの各中央部の不純物拡散領域（ドレイン
領域、本例のＮチャネル型ＭＯＳトランジスタではｎ
型）上に対応してビット線コンタクトプラグが開口され
ており、前記第１層間絶縁膜１７に設けた溝内で上記ビ
ット線コンタクトプラグ上を通るようにビット線ＢＬが
形成されており、各ビット線ＢＬは上記ビット線コンタ
クトプラグコンタクトを介してそれぞれ同一列の複数個
の素子領域ＳＤＧの各ドレイン領域にコンタクトしてい
る。
【００５０】また、前記第１層間絶縁膜１７には、素子
領域ＳＤＧの各一端部の不純物拡散領域（ソース領域、
本例のＮチャネル型ＭＯＳトランジスタではｎ型）の上
に対応して第１のキャパシタコンタクトプラグ３１が形
成されている。
【００５１】そして、前記ビット線ＢＬの上面および前
記第１のキャパシタコンタクトプラグ３１の上面の一部
には、第２層間絶縁膜４１およびＳｉｘＮｙ膜（あるい
はＴｉＯ2 膜）３４が形成されている。上記第２層間絶
縁膜４１およびＳｉｘＮｙ膜３４には前記第１のキャパ
シタコンタクトプラグ３１に連なる第２のキャパシタコ
ンタクトプラグ４２が形成されている。
【００５２】さらに、基板表面平坦化用の第３層間絶縁
膜５１が形成されており、この上には、単位セル毎にＳ
ＤＧ領域のソース領域の上方を覆うようにスタック構造
の強誘電体キャパシタ（下部電極５２、強誘電体膜６
２、上部電極６３）が形成されている。この場合、列方
向に隣り合う複数の素子領域ＳＤＧは１ピッチずつ位置
が偏移しているが、それぞれのソース領域およびその上
方の下部電極５２は列方向に一直線上に配列されてお
り、それぞれの上部電極６３は対応する下部電極５２領
域上に強誘電体膜６２を介して前記ワード線ＷＬ群の形
成方向と平行な方向に（つまり、ビット線ＢＬに直交す
る方向に）連続的に形成され、キャパシタプレート線Ｐ
Ｌとなっている。
【００５３】次に、前記実施例１に示したようなＣＭＰ
を用いた強誘電体キャパシタ部の形成工程を取り出し、
その複数例を詳細に説明する。
【００５４】（強誘電体キャパシタ部の形成工程例１）
（図１０乃至図１２） まず、図１０に示すように、シリコン基板１上に形成さ
れた表面が平坦な第１絶縁膜（酸化膜）２にＲＩＥによ
り第１の溝２ａを形成する。この後、前記第１の溝内に
下部電極膜３を堆積して埋め込み、ＣＭＰを用いて表面
を平坦化することにより下部電極３ａを形成する。
【００５５】この後、図１１に示すように、前記下部電
極３ａが埋め込まれて平坦化された第１絶縁膜２上に第
２絶縁膜（酸化膜）４を堆積し、ＲＩＥにより第２の溝
４ａを形成する。この後、前記第２の溝内に強誘電体膜
５および上部電極膜６を順次堆積して埋め込み、ＣＭＰ
を用いて表面を平坦化することによりキャパシタ絶縁膜
５ａおよび上部電極６ａを形成する。
【００５６】図１２は、上記したように形成された強誘
電体キャパシタ部の平面パターンの一例を示している。
即ち、複数個の強誘電体キャパシタ部の各下部電極３ａ
が一直線上に配列されており、第２の溝およびそれに埋
め込まれた強誘電体膜５ａは、下部電極３ａの幅より広
い幅を有し、複数個の強誘電体キャパシタ部の各下部電
極の上部を含む領域に共通に形成されており、上部電極
６ａは、複数個の強誘電体キャパシタ部の各下部電極３
ａの上方でその配列方向に連続的に形成されている。
【００５７】上記した形成工程例１により形成された強
誘電体キャパシタ部によれば、下部電極３ａの面積を正
確に形成でき、この下部電極３ａの面積でキャパシタの
面積を正確に決定することが形成できる。
【００５８】（強誘電体キャパシタ部の形成工程例２）
（図１３乃至図１５） まず、図１３に示すように、シリコン基板１上に形成さ
れた表面が平坦な第１絶縁膜（酸化膜）２にＲＩＥによ
り第１の溝２ａを形成する。この後、前記第１の溝内に
下部電極膜３および強誘電体膜５を堆積して埋め込み、
ＣＭＰを用いて表面を平坦化することにより下部電極３
ｂおよびキャパシタ絶縁膜５ｂを形成する。
【００５９】この後、図１４に示すように、前記下部電
極３ｂおよびキャパシタ絶縁膜５ｂが埋め込まれて平坦
化された第１絶縁膜２上に第２絶縁膜（酸化膜）４を堆
積し、ＲＩＥにより第２の溝４ａを形成する。この後、
前記第２の溝内に上部電極膜６を堆積して埋め込み、Ｃ
ＭＰを用いて表面を平坦化することにより上部電極６ｂ
を形成する。
【００６０】図１５は、上記したように形成された強誘
電体キャパシタ部の平面パターンの一例を示している。
即ち、第１の溝に埋め込まれた複数個の強誘電体キャパ
シタ部の各下部電極３ｂおよび各キャパシタ絶縁膜５ｂ
が各セル毎に独立に形成されるとともに一直線上に配列
されている。そして、第２の溝およびそれに埋め込まれ
た上部電極６６は、各キャパシタ絶縁膜５ｂより小さい
面積を有するとともに各キャパシタ絶縁膜５ｂに個別に
対応して形成されている。さらに各上部電極６ｂは、電
極取り出し用配線８により接続される。
【００６１】上記した形成工程例２により形成された強
誘電体キャパシタ部によれば、上部電極６ｂの面積を正
確に形成でき、この上部電極６ｂの面積でキャパシタの
面積を正確に決定することが形成できる。
【００６２】（強誘電体キャパシタ部の形成工程例３）
（図１６乃至図１９） まず、図１６に示すように、シリコン基板１上に形成さ
れた表面が平坦な第１絶縁膜（酸化膜）２にＲＩＥによ
り第１の溝２ａを形成する。この後、前記第１の溝内に
下部電極膜３を堆積して埋め込み、ＣＭＰを用いて表面
を平坦化することにより下部電極３ｃを形成する。
【００６３】この後、図１７に示すように、前記下部電
極が埋め込まれて平坦化された第１絶縁膜２上に第２絶
縁膜（酸化膜）４を堆積し、ＲＩＥにより第２の溝４ａ
を形成する。この後、前記第２の溝内に強誘電体膜５を
堆積して埋め込み、ＣＭＰを用いて表面を平坦化するこ
とによりキャパシタ絶縁膜５ｃを形成する。
【００６４】この後、図１８に示すように、前記キャパ
シタ絶縁膜５ｃが埋め込まれて平坦化された第２絶縁膜
４上に第３絶縁膜（酸化膜）７を堆積し、ＲＩＥにより
第３の溝７ａを形成する。この後、前記第３の溝内に上
部電極膜６を堆積して埋め込み、ＣＭＰを用いて表面を
平坦化することにより上部電極６ｃを形成する。
【００６５】図１９は、上記したように形成された強誘
電体キャパシタ部の平面パターンの一例を示している。
即ち、複数個の強誘電体キャパシタ部の各下部電極３ｃ
が一直線上に配列されており、第２の溝およびそれに埋
め込まれた強誘電体膜５ｃは、下部電極３ｃより大きい
面積を有するとともに各下部電極３ｃに個別に対応して
形成されており、第３の溝およびそれに埋め込まれた上
部電極６ｃは、複数個の強誘電体キャパシタ部の各下部
電極３ｃの上方でその配列方向に連続的に形成されてい
る。
【００６６】上記した形成工程例３により形成された強
誘電体キャパシタ部によれば、下部電極３ｃの面積を正
確に形成でき、この下部電極３ｃの面積でキャパシタの
面積を正確に決定することが形成できる。
【００６７】なお、前記したような強誘電体キャパシタ
部の形成工程例１、２、３とは別の形成工程として、図
示しないが、表面が平坦化された下地絶縁膜に強誘電体
キャパシタ埋め込み用の溝を形成し、この溝内に下部電
極膜、強誘電体膜、上部電極膜を一括して順次埋め込ん
だ後にＣＭＰを用いて表面を平坦化することにより強誘
電体キャパシタ部を形成する方法があるが、この方法
は、上部電極の面積の制御が困難であり、強誘電体キャ
パシタの容量のばらつきが大きくなる。
【００６８】換言すれば、集積度がより高いＬＳＩで
は、ＣＭＰを用いた強誘電体キャパシタ部の形成方法の
中でも、前記強誘電体キャパシタ部の形成工程例１〜３
が特に適している。
【００６９】（実施例２）（図８） 実施例２の製造工程は、実施例１の強誘電体キャパシタ
部の形成工程として前記形成工程例１に代えて形成工程
例２を採用したものであり、それにより製造されたＬＳ
Ｉの一部の断面構造の一例を図８に示している。
【００７０】図８において、５２ｂは下部電極、６２ｂ
は強誘電体膜、６３ｂは上部電極であり、その他の図７
中と同一部分には同一符号を付している。
【００７１】（実施例３）（図９） 実施例３の製造工程は、実施例１の強誘電体キャパシタ
部の形成工程として前記形成工程例１に代えて形成工程
例３を採用したものであり、それにより製造されたＬＳ
Ｉの一部の断面構造の一例を図９に示している。
【００７２】図９において、５２ｃは下部電極、６２ｃ
は強誘電体膜、６３ｃは上部電極、６５は絶縁膜であ
り、その他の図７中と同一部分には同一符号を付してい
る。
【００７３】（第２の実施の形態）（実施例４〜実施例
６） 第２の実施の形態は、強誘電体メモリセルの強誘電体キ
ャパシタ部の上方部にビット線を形成する製造工程であ
り、以下、実施例４〜実施例６を説明する。
【００７４】（実施例４）（図２０乃至図２４） 図２０乃至図２４は、前記第１の実施の形態で述べた強
誘電体キャパシタ部の形成工程１と同様の工程を採用し
た場合の工程順におけるＬＳＩの断面構造および平面パ
ターンを示している。
【００７５】まず、図２０に示すように、フィールド酸
化膜１１、スイッチングＭＯＳトランジスタ１２ａ、１
２ｂ、ゲート電極表面絶縁膜１５を形成した後、第１層
間絶縁膜１７（例えばＢＰＳＧ）を形成し、ＣＭＰによ
り、前記第１層間絶縁膜１７の表面を平坦化する。この
後、キャパシタ用コンタクトホール２２および上部ビッ
ト線用のコンタクトホール２２ａを形成する。
【００７６】次に、図２１（ａ）に示すように、バリア
メタルとしてＴｉ、ＴｉＮを蒸着後、ＣＶＤ法を用いて
Ｗ膜を堆積し、前記コンタクトホールに埋め込み、コン
タクトプラグ３１、３２ａを形成する。この後、エッチ
バックあるいはＣＭＰを行い、第１層間絶縁膜１７の表
面を露出させる。
【００７７】次に、前記平坦化された表面に絶縁膜とし
てＳｉｘＮｙ膜（あるいはＴｉＯ2膜）３４を堆積させ
ておく。このＳｉｘＮｙ膜３４は、この後のキャパシタ
形成工程で用いる酸素処理の際の酸素に対するバリア膜
となり、下地トランジスタを酸素から保護する役目を有
する。
【００７８】なお、図２１（ｂ）は、図２１（ａ）中の
ＦＲＡＭ部のセルアレイの一部を透視した平面パターン
を示しており、ＳＤＧはＭＯＳトランジスタ１２ａのソ
ース・ドレイン・ゲート領域、ＷＬはワード線、３１ｃ
はキャパシタコンタクトプラグ、３２ａは第１のビット
線コンタクトプラグである。
【００７９】次に、図２２（ａ）に示すように、前記平
坦化されたＳｉｘＮｙ膜３４上に第２層間絶縁膜４１を
形成した後、キャパシタ下部電極形成予定領域にキャパ
シタ下部電極形成用の溝を形成するとともに第１のビッ
ト線コンタクトプラグのコンタクト部用の溝および混載
デバイスの第１層配線用の溝を形成し、下部電極膜とし
てＴｉ／Ｐｔを堆積させる。この後、ＣＭＰにより前記
第２層間絶縁膜４１の表面を露出させることにより、前
記溝内にキャパシタ下部電極４２が残る。この際、キャ
パシタ下部電極４２の形成と同時に、第１のビット線コ
ンタクトプラグのコンタクト部４２ａおよび隣接する混
載デバイスの第１層配線４３を形成することができる。
これにより、従来に比べて配線形成の工程数を削減でき
る。
【００８０】なお、図２２（ｂ）は、図２２（ａ）中の
ＦＲＡＭ部のセルアレイの一部を透視した平面パターン
を示しており、図２１（ｂ）に示した平面パターンと比
べて、キャパシタ下部電極４２および第１のビット線コ
ンタクトプラグのコンタクト部４２ａが付加されてお
り、その他は同じである。
【００８１】次に、図２３（ａ）に示すように、前記平
坦化された第２層間絶縁膜４１上に第３層間絶縁膜５１
を形成する。この後、前記第３層間絶縁膜５１の前記キ
ャパシタ下部電極４２上に対応する部分に強誘電体膜・
キャパシタ上部電極用の第２の溝を形成する。この後、
スパッタ法によりＰＺＴ膜、上部電極用のＰｔ膜を順次
堆積し、ＣＭＰを用いて第３層間絶縁膜５１の表面を露
出させることにより、前記溝内にキャパシタ絶縁膜５２
およびキャパシタ上部電極５３が残る。この後、８５０
℃でのＲＴＡを行い、前記ＰＺＴを結晶化する。
【００８２】この後、前記平坦化された第３間絶縁膜５
１の表面に、絶縁膜としてＳｉｘＮｙ膜（あるいはＴｉ
Ｏ2 膜）５４を堆積させておく。このＳｉｘＮｙ膜５４
は、この後のプラグ埋め込み工程プロセス中に生じる水
素のバリア膜となり、強誘電体キャパシタを保護する役
目を有する。
【００８３】なお、図２３（ｂ）は、図２３（ａ）中の
ＦＲＡＭ部の一部を透視した平面パターンを示してお
り、図２２（ｂ）に示した平面パターンと比べて、キャ
パシタ絶縁膜５２およびキャパシタ上部電極５３が付加
されており、その他は同じである。
【００８４】次に、図２４（ａ）に示すように、前記Ｓ
ｉｘＮｙ膜５４上に第４層間絶縁膜７１を形成し、この
絶縁膜７１、前記ＳｉｘＮｙ膜５４および第３層間絶縁
膜５１の前記第１のビット線コンタクトプラグのコンタ
クト部４２ａ上に対応する部分にコンタクトホールを形
成する。この後、バリアメタルとしてＴｉ、ＴｉＮを蒸
着した後、ＣＶＤ法を用いてＷ膜を堆積し、前記コンタ
クトホールに埋め込み、第２のビット線コンタクトプラ
グ６３を形成する。この後、エッチバックあるいはＣＭ
Ｐを行い、第４層間絶縁膜７１の表面を露出させる。
【００８５】次に、前記平坦化された第４層間絶縁膜７
１上に、ビット線用のＡｌ堆積、ＲＩＥ加工を行ってビ
ット線（ＢＬ）７２を形成する。この際、Ａｌ配線７２
の形成と同時に、隣接する混載デバイスの第２層配線７
３を形成することができる。これにより、従来に比べて
配線形成の工程数を削減できる。
【００８６】なお、図２４（ｂ）は、図２４（ａ）中の
ＦＲＡＭ部の一部を透視した平面パターンを示してお
り、図２３（ｂ）に示した平面パターンと比べて、ビッ
ト線７２が付加されており、その他は同じである。
【００８７】上記実施例４の工程によれば、ＣＭＰを用
いて強誘電体キャパシタおよび配線を形成することによ
り、従来のＲＩＥを用いる場合に比べてキャパシタ加工
を容易化することができる。
【００８８】また、キャパシタ部の下部電極の形成時に
隣接する他のデバイスの配線層も形成することにより工
程数を減じさせることができ、しかも強誘電体メモリ部
と他のデバイスとの段差は減じ、デバイス相互間の配線
形成が容易になることは明白である。
【００８９】なお、第２の実施の形態においても、強誘
電体キャパシタ部の形成に際して前記第１の実施の形態
で述べた強誘電体キャパシタ部の形成工程例２、３と同
様の工程を採用することが可能である。
【００９０】（実施例５）（図２５） 前記第１の実施の形態で述べた強誘電体キャパシタ部の
形成工程２と同様の工程を採用した場合以外は実施例４
と全く同様に製造したＬＳＩについて、強誘電体キャパ
シタ部の断面構造を図２５に示している。
【００９１】図２５において、４２ｂは下部電極、５２
ｂは強誘電体膜、５３ｂは上部電極であり、その他の図
２４中と同一部分には同一符号を付している。
【００９２】（実施例６）（図２６） 前記第１の実施の形態で述べた強誘電体キャパシタ部の
形成工程３と同様の工程を採用した場合以外は実施例４
と全く同様に製造したＬＳＩについて、強誘電体キャパ
シタ部の断面構造を図２６に示している。
【００９３】図２６において、４２ｃは下部電極、５２
ｃは強誘電体膜、５３ｃは上部電極、６１は絶縁膜であ
り、その他の図２４中と同一部分には同一符号を付して
いる。
【００９４】（第３の実施の形態）（実施例７〜実施例
９） 第３の実施の形態は、強誘電体キャパシタの下部あるい
は上部電極と同一配線層にビット線を形成する場合の製
造工程であり、以下、実施例７〜実施例９を説明する。
【００９５】（実施例７）（図２７乃至図３１） 図２７乃至図３１は、前記第１の実施の形態で述べた強
誘電体キャパシタ部の形成工程１と同様の工程を採用し
た場合の工程順におけるＬＳＩの断面構造および平面パ
ターンを示している。
【００９６】まず、図２７に示すように、フィールド酸
化膜１１、スイッチングＭＯＳトランジスタ１２ａ、１
２ｂ、ゲート電極保護膜１５を形成した後、第１層間絶
縁膜１７（例えばＢＰＳＧ）を形成し、ＣＭＰにより、
前記第１絶縁物質１７の表面を平坦化する。この後、キ
ャパシタ下部電極用のコンタクトホール２２、上部ビッ
ト線用のコンタクトホール２２ａを形成する。
【００９７】次に、図２８（ａ）に示すように、バリア
メタルとしてＴｉ、ＴｉＮを蒸着後、ＣＶＤ法を用いて
Ｗ膜を堆積し、前記コンタクトホールに埋め込み、キャ
パシタコンタクトプラグ３１、ビット線コンタクトプラ
グ３２ａを形成する。この後、エッチバックあるいはＣ
ＭＰを行い、第１層間絶縁膜１７の表面を露出させる。
【００９８】この後、前記平坦化された第１層間絶縁膜
１７の表面に絶縁膜としてＳｉｘＮｙ膜（あるいはＴｉ
Ｏ2 膜）３４を堆積させておく。このＳｉｘＮｙ膜３４
は、この後のキャパシタ形成工程で用いる酸素処理の際
の酸素に対するバリア膜となり、下地トランジスタを酸
素から保護する役目を有する。
【００９９】なお、図２８（ｂ）は、図２８（ａ）中の
ＦＲＡＭ部のセルアレイの一部を透視した平面パターン
を示しており、ＳＤＧはＭＯＳトランジスタ１２ａのソ
ース・ドレイン・ゲート領域、ＷＬはワード線、３１ｃ
はキャパシタプラグの３１コンタクト部、３２ｃはビッ
ト線コンタクトプラグである。
【０１００】次に、図２９（ａ）に示すように、前記Ｓ
ｉｘＮｙ膜３４上に第２層間絶縁膜４１を形成した後、
キャパシタ下部電極形成予定領域・ビット線形成予定領
域にそれぞれ溝（図示せず）を形成し、下部電極膜とし
てＴｉ／Ｐｔを堆積させる。この後、ＣＭＰにより前記
第２層間絶縁膜４１の表面を露出させることにより、前
記溝内にキャパシタ下部電極４２が残るとともにビット
線（図示せず）が残る。
【０１０１】この際、前記キャパシタ下部電極４２の形
成と同時に、隣接する混載デバイスの第１層配線４３を
形成することができる。これにより、従来に比べて配線
形成の工程数を削減できる。
【０１０２】なお、図２９（ｂ）は、図２９（ａ）中の
ＦＲＡＭ部のセルアレイの一部を透視した平面パターン
を示しており、図２８（ｂ）に示した平面パターンと比
べて、キャパシタ下部電極４２およびビット線ＢＬが付
加されており、その他は同じである。
【０１０３】次に、図３０（ａ）に示すように、前記平
坦化された第２層間絶縁膜４１上に第３層間絶縁膜５１
を形成する。この後、前記第３層間絶縁膜５１の前記キ
ャパシタ下部電極４２上に対応する部分に強誘電体膜・
キャパシタ上部電極用の第２の溝を形成する。この後、
スパッタ法によりＰＺＴ膜、上部電極用のＰｔ膜を順次
堆積し、ＣＭＰを用いて第３層間絶縁膜５１の表面を露
出させることにより、前記溝内にキャパシタ絶縁膜５２
が残るとともにキャパシタ上部電極５３が残る。この
後、８５０℃でのＲＴＡを行い、前記ＰＺＴを結晶化す
る。
【０１０４】次に、前記平坦化された第３層間絶縁膜５
１の表面に、絶縁膜として水素基を含まないＳｉｘＮｙ
膜（あるいはＴｉＯ2 膜）５４をスパッタ法により堆積
させておく。このＳｉｘＮｙ膜５４は、この後のプラグ
埋め込み工程で用いる水素処理の際の水素に対するバリ
ア膜となり、強誘電体キャパシタを水素から保護する役
目を有する。
【０１０５】なお、図３０（ｂ）は、図３０（ａ）中の
ＦＲＡＭ部のセルアレイの一部を透視した平面パターン
を示しており、図２９（ｂ）に示した平面パターンと比
べて、キャパシタ絶縁膜５２およびキャパシタ上部電極
５３（キャパシタプレート線ＰＬ）が付加されており、
その他は同じである。
【０１０６】次に、図３１に示すように、前記ＳｉｘＮ
ｙ膜５４上に第４層間絶縁膜７１を形成した後に平坦化
する。次に、前記平坦化された第４層間絶縁膜７１上
に、上部配線用のＡｌ堆積、ＲＩＥ加工を行って上部配
線（Ａｌ配線）７２を形成する。この際、上記Ａｌ配線
７２の形成と同時に、隣接する混載デバイスの第２層配
線７３を形成することができる。これにより、従来に比
べて配線形成の工程数を削減できる。
【０１０７】上記実施例７の工程によれば、ＣＭＰを用
いて強誘電体キャパシタおよび配線を形成することによ
り、従来のＲＩＥを用いる場合に比べてキャパシタ加工
を容易化することができる。
【０１０８】また、キャパシタ部の下部電極の形成時に
隣接する他のデバイスの配線層も形成することにより工
程数を減じさせることができ、しかも強誘電体メモリ部
と他のデバイスとの段差は減じ、相互デバイス上の平坦
化が可能になり、微細配線の形成が容易になることは明
白である。
【０１０９】（実施例８）（図３２） 前記第１の実施の形態で述べた強誘電体キャパシタ部の
形成工程２と同様の工程を採用した場合以外は実施例７
と全く同様に製造したＬＳＩについて、強誘電体キャパ
シタ部の断面構造を図３２に示している。
【０１１０】図３２において、４２ｂは下部電極、５２
ｂは強誘電体膜、５３ｂは上部電極であり、その他の図
３１中と同一部分には同一符号を付している。
【０１１１】（実施例９）（図３３） 前記第１の実施の形態で述べた強誘電体キャパシタ部の
形成工程３と同様の工程を採用した場合以外は実施例７
と全く同様に製造したＬＳＩについて、強誘電体キャパ
シタ部の断面構造を図３３に示している。
【０１１２】図３３において、４２ｃは下部電極、５２
ｃは強誘電体膜、５３ｃは上部電極、６１は絶縁膜であ
り、その他の図３１中と同一部分には同一符号を付して
いる。
【０１１３】なお、前記第１〜第３の実施の形態におい
て、前記各実施例１〜９に示したＳｉｘＮｙ膜（あるい
はＴｉＯ2 膜）を用いない場合には、ＣＶＤ法によるＷ
の埋め込みを用いてコンタクトプラグを形成すると、プ
ロセス中に生じる水素によって強誘電体膜を用いたキャ
パシタが劣化する。
【０１１４】そこで、このような場合には、ＣＶＤ法に
よるＷの埋め込みに代えてＡｌリフロー法を用いてコン
タクトプラグを形成するとよい。上記Ａｌリフロー法と
は、Ａｒ雰囲気中で基板温度を４００℃〜４７０℃に設
定して高周波マグネトロンスパッタによりＡｌを堆積す
る方法（Ａｌを高温で溶解し泳動的にビアを埋め込むＡ
ｌリフロー法）であり、プロセス中に水素を含まないの
で、強誘電体キャパシタ膜に対するダメージが少ない。
【０１１５】ところで、前記各実施例１〜９では、強誘
電体キャパシタの上部電極あるいは下部電極の材料とし
てＰｔを採用した。その理由は、Ｐｔは、高融点金属で
あり、かつ、酸化されない金属であるからであり、強誘
電体特性に関しても強誘電体キャパシタに適している。
【０１１６】他に、強誘電体キャパシタに適する材料と
しては、前記Ｐｔのほか、Ｉｒ、ＩｒＯｘ、Ｒｕ、Ｒｕ
Ｏｘ、Ｒｅ、ＲｅＯｘ、それらの化合物などの貴金属あ
るいは導電性酸化物が挙げられる。
【０１１７】ここで、Ｐｔの比抵抗は９．８１Ωｍ（Ｉ
ｒの比抵抗は４．８１Ωｍ）であり、従来のＬＳＩに用
いられているＡｌの比抵抗２．５０Ωｍ、現在実用化の
検討が進んでいるＣｕの比抵抗１．５５Ωｍと比較する
と、４〜６倍位高い。即ち、他の混載デバイスの配線を
強誘電体キャパシタの電極に従来用いられているＰｔあ
るいはＩｒで形成しようとすると、配線抵抗が大きくな
り、素子の高速動作が制限されてしまう。そこで、強誘
電体キャパシタの電極にＡｌ、Ｃｕのような低抵抗の材
質のものを用いることも考えられる。
【０１１８】しかし、強誘電体キャパシタを形成するた
めには、少なくとも６００℃以上の熱処理が必要なた
め、この温度以下の融点を有する元素は適さない。何故
なら、強誘電体キャパシタの形成時に融解が生じてしま
うためである。強誘電体膜を結晶化するのに必要な６０
０℃以上の融点を有し、低抵抗の材料としては、Ｃｕ
（融点１０８５℃）、Ｗ（融点３３８７℃）、Ｍｏ（融
点２６１０℃）が挙げられる。但し、強誘電体キャパシ
タの上部電極に関しては、強誘電体膜の形成後に形成す
るので、Ｃｕ、Ｗ、Ｍｏ等の材質のほか、Ａｌ材料を採
用することが可能になる。
【０１１９】一方で、前述したように強誘電体膜に直接
に接触する電極に関しては、酸化されないＰｔ、あるい
は酸化されても低抵抗のＩｒ、ＩｒＯｘ、Ｒｕ、ＲｕＯ
ｘ、Ｒｅ、ＲｅＯｘやそれらの化合物が適するので、電
極構造としては以下のような低抵抗の構造のものが適す
る。
【０１２０】即ち、強誘電体キャパシタの電極材料を用
いて低抵抗の配線を形成するには、上部電極として（Ｃ
ｕ／Ｔｉ／ＴｉＮ／Ｐｔ）、強誘電体膜としてＰＺＴ、
下部電極として（Ｐｔ／ＴｉＮ／Ｔｉ／Ｃｕ）が考えら
れる。ここで、Ｔｉ／ＴｉＮはＣｕ電極の酸化に対する
バリアメタルである。
【０１２１】また、上部電極として低抵抗メタル（Ｃ
ｕ、Ｗ、Ｍｏ、Ｒｈなど）／バリアメタル（Ｔｉ／Ｔｉ
Ｎ、Ｗ／ＷＮなど）／貴金属（Ｐｔ、Ｉｒ、Ｒｕ、Ｒｅ
およびその酸化物、あるいはこれらを少なくとも１つ有
する化合物）の層構造、下部電極として貴金属（Ｐｔ、
Ｉｒ、Ｒｕ、Ｒｅおよびその酸化物、あるいはこれらを
少なくとも１つ有する化合物）／バリアメタル（Ｔｉ／
ＴｉＮ、Ｗ／ＷＮなど）／低抵抗かつ高融点のメタル
（Ａｌ、Ｃｕ、Ｗ、Ｍｏ、Ｒｈなど）の層構造が考えら
れる。
【０１２２】上記したような電極構造を採用することに
より、強誘電体キャパシタの電極材料を用いた配線を低
抵抗で実現でき、素子の高速特性の制限を回避すること
ができる。
【０１２３】なお、本発明においては、強誘電体キャパ
シタにおいても、前記ＰＺＴ以外にＰＬＺＴ（Ｐｂ1-y
Ｌａy Ｚｒ1-x Ｔｉx Ｏ3 ）、ＢＩＴ（Ｂｉ4 Ｔｉ3 Ｏ
12）等のペロブスカイト構造を含む酸化物あるいはそれ
らの一部を置換元素に置換した酸化物のほか、ストロン
チウム・ビスマス・タンタル（ＳＢＴ；ＳｒＢｉ2 Ｔａ
2 Ｏ9 ）等のビスマス層状化合物を用いることができ
る。
【０１２４】
【発明の効果】上述したように本発明によれば、高集積
化および他のデバイスとの混載を容易ならしめ、電極加
工が容易で強誘電体キャパシタにダメージが入らない構
造を有する半導体集積回路およびその製造方法を提供す
ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＦＲＡＭと他
のデバイスとを混載したＬＳＩの製造工程の実施例１に
係る一部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】図２の工程に続く工程を示す断面図および平面
図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図および平面
図。
【図６】図５の工程に続く工程を示す断面図および平面
図。
【図７】図６の工程に続く工程を示す断面図。
【図８】本発明の第１の実施の形態に係るＬＳＩの製造
工程の実施例２に係る一部を示す断面図。
【図９】本発明の第１の実施の形態に係るＬＳＩの製造
工程の実施例３に係る一部を示す断面図。
【図１０】本発明のＬＳＩの製造工程におけるＣＭＰを
用いた強誘電体キャパシタ部の形成工程例１の一部を示
す断面図。
【図１１】図１０の工程に続く工程を示す断面図。
【図１２】図１０、図１１の工程により形成された強誘
電体キャパシタ部を示す平面図。
【図１３】本発明のＬＳＩの製造工程におけるＣＭＰを
用いた強誘電体キャパシタ部の形成工程例２の一部を示
す断面図。
【図１４】図１３の工程に続く工程を示す断面図。
【図１５】図１３、図１４の工程により形成された強誘
電体キャパシタ部を示す斜視図。
【図１６】本発明のＬＳＩの製造工程におけるＣＭＰを
用いた強誘電体キャパシタ部の形成工程例３の一部を示
す断面図。
【図１７】図１６の工程に続く工程を示す断面図。
【図１８】図１７の工程に続く工程を示す断面図。
【図１９】図１６乃至図１８の工程により形成された強
誘電体キャパシタ部を示す平面図。
【図２０】本発明の第２の実施の形態に係るＦＲＡＭと
他のデバイスとを混載したＬＳＩの製造工程の実施例４
に係る一部を示す断面図。
【図２１】図２０の工程に続く工程を示す断面図および
平面図。
【図２２】図２１の工程に続く工程を示す断面図および
平面図。
【図２３】図２２の工程に続く工程を示す断面図および
平面図。
【図２４】図２３の工程に続く工程を示す断面図。
【図２５】本発明の第２の実施の形態に係るＬＳＩの製
造工程の実施例５に係る一部を示す断面図。
【図２６】本発明の第２の実施の形態に係るＬＳＩの製
造工程の実施例６に係る一部を示す断面図。
【図２７】本発明の第３の実施の形態に係るＦＲＡＭと
他のデバイスとを混載したＬＳＩの製造工程の実施例７
に係る一部を示す断面図。
【図２８】図２７の工程に続く工程を示す断面図および
平面図。
【図２９】図２８の工程に続く工程を示す断面図および
平面図。
【図３０】図２９の工程に続く工程を示す断面図および
平面図。
【図３１】図３０の工程に続く工程を示す断面図。
【図３２】本発明の第３の実施の形態に係るＬＳＩの製
造工程の実施例８に係る一部を示す断面図。
【図３３】本発明の第３の実施の形態に係るＬＳＩの製
造工程の実施例９に係る一部を示す断面図。
【図３４】キャパシタＰｔ電極をＲＩＥ加工した時の
図。
【図３５】強誘電体メモリ部と混載デバイスの段差を説
明する図。
【符号の説明】
２…第１絶縁膜、 ３ａ…第１の電極、 ４…第２絶縁膜、 ５ａ…強誘電体膜、 ６ａ…第２の電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 望月 博 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された第１絶縁膜
    と、 前記第１絶縁膜に掘られた第１の溝に埋め込まれた後に
    表面が平坦化された第１の電極と、 前記第１の溝に第１の電極が埋め込まれた状態の前記第
    １絶縁膜上に堆積された第２絶縁膜と、 前記第１の電極の上部に対応して前記第２絶縁膜に掘ら
    れた第２の溝内に順次堆積された後に表面が平坦化され
    た強誘電体膜および第２の電極とを具備し、 前記第１の電極、強誘電体膜、第２の電極で構成される
    強誘電体キャパシタ部を有することを特徴とする半導体
    集積回路。
  2. 【請求項２】 半導体基板上に形成された第１絶縁膜
    と、 前記第１絶縁膜に掘られた第１の溝内に順次堆積された
    後に表面が平坦化された第１の電極および強誘電体膜
    と、 前記第１の溝に第１の電極および強誘電体膜が埋め込ま
    れた状態の前記第１絶縁膜上に堆積された第２絶縁膜
    と、 前記強誘電体膜の上部に対応して前記第２絶縁膜に掘ら
    れた第２の溝に埋め込まれた後に表面が平坦化された第
    ２の電極とを具備し、 前記第１の電極、強誘電体膜、第２の電極で構成される
    強誘電体キャパシタ部を有することを特徴とする半導体
    集積回路。
  3. 【請求項３】 半導体基板上に形成された第１絶縁膜
    と、 前記第１絶縁膜に掘られた第１の溝内に堆積された後に
    表面が平坦化された第１の電極と、 前記第１の溝に第１の電極が埋め込まれた状態の前記第
    １絶縁膜上に堆積された第２絶縁膜と、 前記第１の電極の上部に対応して前記第２絶縁膜に掘ら
    れた第２の溝内に堆積された後に表面が平坦化された強
    誘電体膜と、 前記第２の溝に強誘電体膜が埋め込まれた状態の前記第
    ２絶縁膜上に堆積された第３絶縁膜と、 前記強誘電体膜の上部に対応して前記第３絶縁膜に掘ら
    れた第３の溝内に堆積された後に表面が平坦化された第
    ２の電極とを具備し、 前記第１の電極、強誘電体膜、第２の電極で構成される
    強誘電体キャパシタ部を有することを特徴とする半導体
    集積回路。
  4. 【請求項４】 請求項１記載の半導体集積回路におい
    て、 複数個の強誘電体キャパシタ部の各第１の電極が一直線
    上に配列されており、前記第２の溝およびそれに埋め込
    まれた強誘電体膜は、前記第１の電極の幅より広い幅を
    有し、前記複数個の強誘電体キャパシタ部の各第１の電
    極の上部を含む領域に共通に形成されており、前記第２
    の電極は、前記複数個の強誘電体キャパシタ部の各第１
    の電極の上方でその配列方向に連続的に形成されている
    ことを特徴とする半導体集積回路。
  5. 【請求項５】 請求項２記載の半導体集積回路におい
    て、 複数個の強誘電体キャパシタ部の各第１の電極および強
    誘電体膜は一直線上に配列されており、前記第２の溝お
    よびそれに埋め込まれた各第２の電極は、前記キャパシ
    タ絶縁膜より小さい面積を有し、前記キャパシタ絶縁膜
    に個別に対応して形成されており、前記各第２の電極は
    電極取り出し用配線により接続されることを特徴とする
    半導体集積回路。
  6. 【請求項６】 請求項３記載の半導体集積回路におい
    て、 複数個の強誘電体キャパシタ部の各第１の電極が一直線
    上に配列されており、前記第２の溝およびそれに埋め込
    まれた強誘電体膜は、前記第１の電極より大きい面積を
    有し、前記各第１の電極に個別に対応して形成されてお
    り、前記第３の溝およびそれに埋め込まれた第２の電極
    は、前記複数個の強誘電体キャパシタ部の各第１の電極
    の上方でその配列方向に連続的に形成されていることを
    特徴とする半導体集積回路。
  7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
    半導体集積回路において、 前記強誘電体キャパシタ部の上層あるいは下層に窒化シ
    リコン膜および酸化チタン膜の一方が設けられているこ
    とを特徴とする半導体集積回路。
  8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
    半導体集積回路において、 前記強誘電体キャパシタ部を含む強誘電体メモリと同一
    半導体チップ上に混載され、前記第１の電極、第２の電
    極の少なくとも一方と同時に形成された金属配線を含む
    少なくとも２層以上の多層配線構造を有する他のデバイ
    スをさらに具備することを特徴とする半導体集積回路。
  9. 【請求項９】 請求項８記載の半導体集積回路におい
    て、 前記強誘電体メモリのビット線は、前記強誘電体キャパ
    シタ部の下方あるいは上方に位置することを特徴とする
    半導体集積回路。
  10. 【請求項１０】 請求項８記載の半導体集積回路におい
    て、 前記強誘電体メモリのビット線は、前記強誘電体キャパ
    シタ部の第１の電極あるいは第２の電極と同一配線層に
    位置することを特徴とする半導体集積回路。
  11. 【請求項１１】 半導体基板上に表面が平坦化された第
    １絶縁膜を形成する工程と、 前記第１絶縁膜に第１の溝を掘る工程と、 前記第１絶縁膜を含む半導体基板上に第１の電極膜を堆
    積した後に表面を平坦化することにより、前記第１の溝
    に第１の電極を埋め込み形成する工程と、 前記第１の電極が埋め込まれた第１絶縁膜上に第２絶縁
    膜を堆積する工程と、 前記第１の電極の上部に対応して前記第２絶縁膜に第２
    の溝を掘る工程と、 前記第２絶縁膜を含む半導体基板上に強誘電体膜および
    第２の電極膜を順次堆積した後に表面を平坦化すること
    により、前記第２の溝に強誘電体膜および第２の電極を
    埋め込み形成する工程とを具備し、 前記第１の電極、強誘電体膜、第２の電極で強誘電体メ
    モリセルの強誘電体キャパシタ部を形成することを特徴
    とする半導体集積回路の製造方法。
  12. 【請求項１２】 半導体基板上に表面が平坦化された第
    １絶縁膜を形成する工程と、 前記第１絶縁膜に第１の溝を掘る工程と、 前記第１絶縁膜を含む半導体基板上に第１の電極膜およ
    び強誘電体膜を順次堆積した後に表面を平坦化すること
    により、前記第１の溝に第１の電極および強誘電体膜を
    埋め込み形成する工程と、 前記第１の電極が埋め込まれた第１絶縁膜上に第２絶縁
    膜を堆積する工程と、 前記強誘電体膜の上部に対応して前記第２絶縁膜に第２
    の溝を掘る工程と、 前記第２絶縁膜を含む半導体基板上に第２の電極膜を堆
    積した後に表面を平坦化することにより、前記第２の溝
    に第２の電極を埋め込み形成する工程とを具備し、 前記第１の電極、強誘電体膜、第２の電極で強誘電体メ
    モリセルの強誘電体キャパシタ部を形成することを特徴
    とする半導体集積回路の製造方法。
  13. 【請求項１３】 半導体基板上に表面が平坦化された第
    １絶縁膜を形成する工程と、 前記第１絶縁膜に第１の溝を掘る工程と、 前記第１絶縁膜を含む半導体基板上に第１の電極膜を堆
    積した後に表面を平坦化することにより、前記第１の溝
    に第１の電極を埋め込み形成する工程と、 前記第１の電極が埋め込まれた第１絶縁膜上に第２絶縁
    膜を堆積する工程と、 前記第１の電極の上部に対応して前記第２絶縁膜に第２
    の溝を掘る工程と、 前記第２絶縁膜を含む半導体基板上に強誘電体膜を堆積
    した後に表面を平坦化することにより、前記第２の溝に
    強誘電体膜を埋め込み形成する工程と、 前記強誘電体膜が埋め込まれた第２絶縁膜上に第３絶縁
    膜を堆積する工程と、 前記強誘電体膜の上部に対応して前記第３絶縁膜に第３
    の溝を掘る工程と、 前記第３絶縁膜を含む半導体基板上に第２の電極膜を堆
    積した後に表面を平坦化することにより、前記第３の溝
    に第２の電極を埋め込み形成する工程とを具備し、 前記第１の電極、強誘電体膜、第２の電極で強誘電体メ
    モリセルの強誘電体キャパシタ部を形成することを特徴
    とする半導体集積回路の製造方法。
  14. 【請求項１４】 請求項１１乃至１３のいずれか１項に
    記載の半導体集積回路の製造方法において、 前記強誘電体キャパシタ部を含む強誘電体メモリと同一
    半導体チップ上に少なくとも２層以上の多層配線構造を
    有する他のデバイスを混載する際、前記多層配線の一部
    をなす金属配線を前記第１の電極、第２の電極の少なく
    とも一方の形成と同時に形成することを特徴とする半導
    体集積回路の製造方法。
  15. 【請求項１５】 請求項１４記載の半導体集積回路の製
    造方法において、 前記強誘電体メモリのビット線を前記強誘電体キャパシ
    タ部の下方あるいは上方に配置することを特徴とする半
    導体集積回路の製造方法。
  16. 【請求項１６】 請求項１４記載の半導体集積回路の製
    造方法において、 前記強誘電体メモリのビット線を前記強誘電体キャパシ
    タ部の第１の電極あるいは第２の電極と同一配線層に配
    置することを特徴とする半導体集積回路の製造方法。
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